JPH05235017A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05235017A JPH05235017A JP4038928A JP3892892A JPH05235017A JP H05235017 A JPH05235017 A JP H05235017A JP 4038928 A JP4038928 A JP 4038928A JP 3892892 A JP3892892 A JP 3892892A JP H05235017 A JPH05235017 A JP H05235017A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- polycrystalline silicon
- conductivity type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 89
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- 239000013078 crystal Substances 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 96
- 238000000034 method Methods 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】ベース層を選択的エピタキシャル成長によって
形成する自己整合バイポーラトランジスタで、真性ベー
スと電極ポリシリコンとの接触抵抗を低減する。 【構成】ひさし状の構造を有するベース電極用多結晶シ
リコン層８の開口側壁下部及び下面から真性ベース引き
出し用多結晶シリコン層１３を選択的に成長させ、真性
ベース層１２と接続させることにより、充分に広い接触
面積を確保する。
形成する自己整合バイポーラトランジスタで、真性ベー
スと電極ポリシリコンとの接触抵抗を低減する。 【構成】ひさし状の構造を有するベース電極用多結晶シ
リコン層８の開口側壁下部及び下面から真性ベース引き
出し用多結晶シリコン層１３を選択的に成長させ、真性
ベース層１２と接続させることにより、充分に広い接触
面積を確保する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にバイポーラトランジスタに関する。
特にバイポーラトランジスタに関する。
【０００２】
【従来の技術】従来のバイポーラ・トランジスタを図８
に示す。
に示す。
【０００３】比抵率が約１０Ω・ｃｍのｐ- 型シリコン
基板１にＡｓを拡散させたｎ+ 型埋込層２を有し、更に
濃度約５×１０15ｃｍ-3，厚さ約１．８μｍのｎ- 型エ
ピタキシャル層４を有する。素子を分離する為のロコス
層５，コレクタ電極引出し用としてのｎ+ 型リン拡散層
９，ベース電極用多結晶シリコン８とエピタキシャル層
とを分離する窒化膜２１，ｐ型３×１０18ｃｍ-3，６０
ｎｍ（ナノメータ）の単結晶シリコン真性ベース２４，
多結晶シリコン外部ベース２５及びｎ型不純物が添加さ
れた単結晶エミッタ２６とを有する。ベース，エミッタ
及びコレクタ領域は各々ベース電極用多結晶シリコン
８，コレクタ電極用多結晶シリコン７及びエミッタ用単
結晶シリコン２６を有し金属電極と電極用多結晶シリコ
ンとを分離している酸化膜２２，酸化膜２３とを介して
Ａｌ系電極１７を有する。
基板１にＡｓを拡散させたｎ+ 型埋込層２を有し、更に
濃度約５×１０15ｃｍ-3，厚さ約１．８μｍのｎ- 型エ
ピタキシャル層４を有する。素子を分離する為のロコス
層５，コレクタ電極引出し用としてのｎ+ 型リン拡散層
９，ベース電極用多結晶シリコン８とエピタキシャル層
とを分離する窒化膜２１，ｐ型３×１０18ｃｍ-3，６０
ｎｍ（ナノメータ）の単結晶シリコン真性ベース２４，
多結晶シリコン外部ベース２５及びｎ型不純物が添加さ
れた単結晶エミッタ２６とを有する。ベース，エミッタ
及びコレクタ領域は各々ベース電極用多結晶シリコン
８，コレクタ電極用多結晶シリコン７及びエミッタ用単
結晶シリコン２６を有し金属電極と電極用多結晶シリコ
ンとを分離している酸化膜２２，酸化膜２３とを介して
Ａｌ系電極１７を有する。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
では、ベース層を選択的成長技術で形成する工程におい
て、既に形成されているベース電極用多結晶シリコン層
が側壁絶縁膜で覆われているために、真性ベース層２４
とベース電極用多結晶シリコン層８とを接続する多結晶
シリコン外部ベース２５がベース電極用多結晶シリコン
層８の下部のみに形成されるため充分に低いコンタクト
抵抗とするためには、ひさしの奥まで多結晶シリコン外
部ベース２５を埋め込む必要があるが、技術的に非常な
困難であり、空洞ができてしまう。
では、ベース層を選択的成長技術で形成する工程におい
て、既に形成されているベース電極用多結晶シリコン層
が側壁絶縁膜で覆われているために、真性ベース層２４
とベース電極用多結晶シリコン層８とを接続する多結晶
シリコン外部ベース２５がベース電極用多結晶シリコン
層８の下部のみに形成されるため充分に低いコンタクト
抵抗とするためには、ひさしの奥まで多結晶シリコン外
部ベース２５を埋め込む必要があるが、技術的に非常な
困難であり、空洞ができてしまう。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
真性ベース及び接続用多結晶シリコンを選択的に成長さ
せる際に、ベース電極用多結晶シリコンの側壁絶縁膜の
下部が除去されている。すなわち選択成長する時、ひさ
し状構造となっているベース電極用多結晶シリコンの下
の面及び側壁下部に選択的に成長した多結晶シリコンを
介して選択的に成長させた真性ベース層と接続してい
る。
真性ベース及び接続用多結晶シリコンを選択的に成長さ
せる際に、ベース電極用多結晶シリコンの側壁絶縁膜の
下部が除去されている。すなわち選択成長する時、ひさ
し状構造となっているベース電極用多結晶シリコンの下
の面及び側壁下部に選択的に成長した多結晶シリコンを
介して選択的に成長させた真性ベース層と接続してい
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体装置の縦断面
図である。ｎｐｎ型バイポーラトランジスタについて説
明するがｐｎｐ型についても同様に適用できる。
る。図１は本発明の第１の実施例の半導体装置の縦断面
図である。ｎｐｎ型バイポーラトランジスタについて説
明するがｐｎｐ型についても同様に適用できる。
【０００７】室温での抵抗率が１０〜２０Ω・ｃｍであ
り、（１００）面方位を有するｐ-型シリコン基板１の
表面に、ｎ+ 型埋込層２及びチャネルストッパー用のｐ
+ 型埋込層３を形成し、それらの上に濃度約１×１０17
ｃｍ-3、厚さ約０．４μｍのｎ型シリコンエピタキシャ
ル層４を形成し、素子間を分離する厚い酸化膜のロコス
層５の下端は埋込層に達している。シリコン窒化膜６は
ロコス層５及びｎ型シリコンエピタキシャル層４上にあ
るが、コレクタ電極用多結晶シリコン７及び真性ベース
層１２の領域は除去されている。又、コレクタ電極用多
結晶シリコン層７の下面と、ｎ+ 型埋込層との間にｎ+
型リン拡散層を有する。
り、（１００）面方位を有するｐ-型シリコン基板１の
表面に、ｎ+ 型埋込層２及びチャネルストッパー用のｐ
+ 型埋込層３を形成し、それらの上に濃度約１×１０17
ｃｍ-3、厚さ約０．４μｍのｎ型シリコンエピタキシャ
ル層４を形成し、素子間を分離する厚い酸化膜のロコス
層５の下端は埋込層に達している。シリコン窒化膜６は
ロコス層５及びｎ型シリコンエピタキシャル層４上にあ
るが、コレクタ電極用多結晶シリコン７及び真性ベース
層１２の領域は除去されている。又、コレクタ電極用多
結晶シリコン層７の下面と、ｎ+ 型埋込層との間にｎ+
型リン拡散層を有する。
【０００８】ｎ型シリコンエピタキシャル層４上でシリ
コン窒化膜６が開口されている領域にはボロン濃度が約
３×１０18ｃｍ-3、厚さが約６０ｎｍであるシリコン層
すなわち真性ベース層１２を有する。この真性ベース層
の下面は、形成時には、シリコン窒化膜６の下面と一致
しているが形成後の熱処理によって数１０ｎｍの深さだ
けｎ型シリコンエピタキシャル層４の中へ広がってい
る。
コン窒化膜６が開口されている領域にはボロン濃度が約
３×１０18ｃｍ-3、厚さが約６０ｎｍであるシリコン層
すなわち真性ベース層１２を有する。この真性ベース層
の下面は、形成時には、シリコン窒化膜６の下面と一致
しているが形成後の熱処理によって数１０ｎｍの深さだ
けｎ型シリコンエピタキシャル層４の中へ広がってい
る。
【０００９】真性ベース層１２を有する、シリコン窒化
膜６の開口から一定の長さだけ開口上につき出したベー
ス電極用多結晶シリコン層８とを有し、ベース電極用多
結晶シリコン８及びコレクタ電極用多結晶シリコン７上
をシリコン酸化膜１０が覆い、シリコン酸化膜１０の側
壁部及びベース電極用多結晶シリコン８の側壁上部をシ
リコン酸化膜１１がおおっている。ベース電極用多結晶
シリコン８の側壁部のうちで、シリコン酸化膜１１で覆
われていない領域、及びベース電極用多結晶シリコン８
の下面のうちで、シリコン窒化膜に接していない領域に
接して尚かつベース電極用多結晶シリコン層８の開口端
よりも開口内側に延在している位置に、真性ベース引き
出し用多結晶シリコン１３を有する。
膜６の開口から一定の長さだけ開口上につき出したベー
ス電極用多結晶シリコン層８とを有し、ベース電極用多
結晶シリコン８及びコレクタ電極用多結晶シリコン７上
をシリコン酸化膜１０が覆い、シリコン酸化膜１０の側
壁部及びベース電極用多結晶シリコン８の側壁上部をシ
リコン酸化膜１１がおおっている。ベース電極用多結晶
シリコン８の側壁部のうちで、シリコン酸化膜１１で覆
われていない領域、及びベース電極用多結晶シリコン８
の下面のうちで、シリコン窒化膜に接していない領域に
接して尚かつベース電極用多結晶シリコン層８の開口端
よりも開口内側に延在している位置に、真性ベース引き
出し用多結晶シリコン１３を有する。
【００１０】真性ベース層１２が形成されている開口内
には、シリコン酸化膜１１及び真性ベース引き出し用多
結晶シリコン１３に対してその側面を接し、かつ真性ベ
ース層１２に対してその下面を接するシリコン酸化膜１
４が設けられている。
には、シリコン酸化膜１１及び真性ベース引き出し用多
結晶シリコン１３に対してその側面を接し、かつ真性ベ
ース層１２に対してその下面を接するシリコン酸化膜１
４が設けられている。
【００１１】真性ベース層１２内のシリコン酸化膜１４
によって形成される開口端下部領域には、単結晶であり
ｎ+ 型のエミッタ１６が設けられ、エミッタ１６及びシ
リコン酸化膜１４で囲まれた領域に、ｎ+ 型のエミッタ
電極用多結晶シリコン層１５を有し、コレクタ電極用多
結晶シリコン層７上、ベース電極用多結晶シリコン層８
上、及びエミッタ電極用多結晶シリコン層１５上にはア
ルミ系電極１７が設けられている。
によって形成される開口端下部領域には、単結晶であり
ｎ+ 型のエミッタ１６が設けられ、エミッタ１６及びシ
リコン酸化膜１４で囲まれた領域に、ｎ+ 型のエミッタ
電極用多結晶シリコン層１５を有し、コレクタ電極用多
結晶シリコン層７上、ベース電極用多結晶シリコン層８
上、及びエミッタ電極用多結晶シリコン層１５上にはア
ルミ系電極１７が設けられている。
【００１２】次に図２に本発明の第１の実施例の半導体
装置の主要作製工程を示す。
装置の主要作製工程を示す。
【００１３】図２（Ａ）では、ｐ- 型シリコン基板１に
ヒ素を拡散させたｎ+ 型埋込層２、及びボロンを拡散さ
せたｐ+ 型埋込層３を形成後、ｎ型エピタキシャルシリ
コン層４を成長させ、リソグラフィーとドライエッチン
グによってパターニングされたシリコン窒化膜（図中に
示さず）をマスクにして形成されたロコス層５によって
隣接素子間分離を行なった後に、シリコン窒化膜６を堆
積、コレクタ電極を形成する領域のみシリコン窒化膜６
を開口する。その後に無添加多結晶シリコン層をＬＰＣ
ＶＤ法によって表面に堆積させ、通常のフォトリソグラ
フィー及び異方性ドライエッチングによってコレクタ電
極用多結晶シリコン７及びベース電極用多結晶シリコン
層８を形成する。この多結晶シリコンの異方性ドライエ
ッチングの工程の直前ないしは直後に通常のフォトリス
グラフィー技術を用いてベース電極用多結晶シリコン層
８にだけ選択的にボロンを高濃度にイオン注入しておく
必要がある。次に表面をシリコン窒化膜（図に示さず）
で被覆後フォトリソグラフィー，ドライエッチングによ
ってコレクタ電極用多結晶シリコン層７上のシリコン窒
化膜を除去，開口し表面より燐を拡散させることにより
ｎ+ 型リン拡散層９を形成する。
ヒ素を拡散させたｎ+ 型埋込層２、及びボロンを拡散さ
せたｐ+ 型埋込層３を形成後、ｎ型エピタキシャルシリ
コン層４を成長させ、リソグラフィーとドライエッチン
グによってパターニングされたシリコン窒化膜（図中に
示さず）をマスクにして形成されたロコス層５によって
隣接素子間分離を行なった後に、シリコン窒化膜６を堆
積、コレクタ電極を形成する領域のみシリコン窒化膜６
を開口する。その後に無添加多結晶シリコン層をＬＰＣ
ＶＤ法によって表面に堆積させ、通常のフォトリソグラ
フィー及び異方性ドライエッチングによってコレクタ電
極用多結晶シリコン７及びベース電極用多結晶シリコン
層８を形成する。この多結晶シリコンの異方性ドライエ
ッチングの工程の直前ないしは直後に通常のフォトリス
グラフィー技術を用いてベース電極用多結晶シリコン層
８にだけ選択的にボロンを高濃度にイオン注入しておく
必要がある。次に表面をシリコン窒化膜（図に示さず）
で被覆後フォトリソグラフィー，ドライエッチングによ
ってコレクタ電極用多結晶シリコン層７上のシリコン窒
化膜を除去，開口し表面より燐を拡散させることにより
ｎ+ 型リン拡散層９を形成する。
【００１４】燐拡散のマスクに用いたシリコン窒化膜を
熱した燐酸を用いて除去後、表面をシリコン酸化膜１０
で覆う。通常のフォトリソグラフィー及びシリコン酸化
膜及び多結晶シリコンに対する異方性ドライエッチング
によってシリコン酸化膜１０及びベース電極用多結晶シ
リコン８に開口を形成する。次にフォトレジスト除去後
ＬＰＣＶＤ法によってシリコン酸化膜を堆積及び異方性
ドライエッチング技術を用いて先に堆積させたシリコン
酸化膜を開口内側壁のみに残し、シリコン酸化膜１１−
ａを形成する。その後熱した燐酸液を用いて、開口内の
シリコン窒化膜６を横方向へエッチングする。ここまで
の工程で図２（Ａ）となる。
熱した燐酸を用いて除去後、表面をシリコン酸化膜１０
で覆う。通常のフォトリソグラフィー及びシリコン酸化
膜及び多結晶シリコンに対する異方性ドライエッチング
によってシリコン酸化膜１０及びベース電極用多結晶シ
リコン８に開口を形成する。次にフォトレジスト除去後
ＬＰＣＶＤ法によってシリコン酸化膜を堆積及び異方性
ドライエッチング技術を用いて先に堆積させたシリコン
酸化膜を開口内側壁のみに残し、シリコン酸化膜１１−
ａを形成する。その後熱した燐酸液を用いて、開口内の
シリコン窒化膜６を横方向へエッチングする。ここまで
の工程で図２（Ａ）となる。
【００１５】次にベース層を形成した段階を図２（Ｂ）
に示す。図２（Ａ）に引き続きバッファード弗酸液に浸
積させることによりシリコン酸化膜１０，１１−ａはそ
の厚さが薄くなる。その結果としてシリコン酸化膜１１
−ａの底面が上昇して、ベース電極用多結晶シリコン層
側壁下部が露出する。
に示す。図２（Ａ）に引き続きバッファード弗酸液に浸
積させることによりシリコン酸化膜１０，１１−ａはそ
の厚さが薄くなる。その結果としてシリコン酸化膜１１
−ａの底面が上昇して、ベース電極用多結晶シリコン層
側壁下部が露出する。
【００１６】この状態でガスソースのＳｉＭＢＥ（分子
線エピタキシー）又は超高真空ＣＶＤ（ＵＨＶ／ＣＶ
Ｄ）技術によって選択的結晶成長を行なう。その結果、
真性ベース層１２及び真性ベース引き出し用多結晶シリ
コン１３が形成される。選択的結晶成長の一例としては
ガスソースＳｉＭＢＥによれば基板温度５６０℃、Ｓｉ
2 Ｈ6 ；７０ｓｃｃｍであり、真性ベース層１２はボロ
ン濃度約３×１０18ｃｍ-3、厚さ約６０ｎｍである。こ
の状態を図２（Ｂ）に示す。
線エピタキシー）又は超高真空ＣＶＤ（ＵＨＶ／ＣＶ
Ｄ）技術によって選択的結晶成長を行なう。その結果、
真性ベース層１２及び真性ベース引き出し用多結晶シリ
コン１３が形成される。選択的結晶成長の一例としては
ガスソースＳｉＭＢＥによれば基板温度５６０℃、Ｓｉ
2 Ｈ6 ；７０ｓｃｃｍであり、真性ベース層１２はボロ
ン濃度約３×１０18ｃｍ-3、厚さ約６０ｎｍである。こ
の状態を図２（Ｂ）に示す。
【００１７】引きつづきＬＰＣＶＤによりシリコン酸化
膜を形成後、異方性エッチングにより開口内にシリコン
酸化膜１４の側壁を形成する。次に選択的に開口内に多
結晶シリコン堆積し、ヒ素をイオン注入し熱処理するこ
とによりエミッタ電極用多結晶シリコン層１５から、ヒ
素が真性ベース層１２へと拡散してエミッタ１６が形成
される。次にコンタクト開口後、各電極用多結晶シリコ
ン層上にＡｌ系電極１７を形成すれば図１の半導体装置
を実現できる。
膜を形成後、異方性エッチングにより開口内にシリコン
酸化膜１４の側壁を形成する。次に選択的に開口内に多
結晶シリコン堆積し、ヒ素をイオン注入し熱処理するこ
とによりエミッタ電極用多結晶シリコン層１５から、ヒ
素が真性ベース層１２へと拡散してエミッタ１６が形成
される。次にコンタクト開口後、各電極用多結晶シリコ
ン層上にＡｌ系電極１７を形成すれば図１の半導体装置
を実現できる。
【００１８】又、本実施例の図１に関し、シリコン酸化
膜とシリコン窒化膜の組合せを逆としても同一の構造を
実現できることは言うまでもない。
膜とシリコン窒化膜の組合せを逆としても同一の構造を
実現できることは言うまでもない。
【００１９】図３に真性ベース層１２／ベース電極用多
結晶シリコン層８との間の規格化したコンタクト抵抗Ｒ
を、ベース電極用多結晶シリコン層側壁のうちシリコン
酸化膜１１で覆われていない領域の高さ（以下高さａと
呼ぶ）とベース電極用多結晶シリコン層下面のうちシリ
コン窒化膜６で覆われていない奥行きの長さ（以下奥行
きの長さｂと呼ぶ）との比（ａ／ｂ）について示す。も
ちろん両者の長さの和がほぼ一定であることは言うまで
もない。本実施例の場合、両者の和は約２００ｎｍであ
る。
結晶シリコン層８との間の規格化したコンタクト抵抗Ｒ
を、ベース電極用多結晶シリコン層側壁のうちシリコン
酸化膜１１で覆われていない領域の高さ（以下高さａと
呼ぶ）とベース電極用多結晶シリコン層下面のうちシリ
コン窒化膜６で覆われていない奥行きの長さ（以下奥行
きの長さｂと呼ぶ）との比（ａ／ｂ）について示す。も
ちろん両者の長さの和がほぼ一定であることは言うまで
もない。本実施例の場合、両者の和は約２００ｎｍであ
る。
【００２０】高さａ≒０ｎｍ、奥行き長さｂ＝２００ｎ
ｍの場合が従来技術であり、これに対して、高さａ，奥
行き長さｂともに約１００ｎｍの場合（すなわち図３の
横軸１．０の場合）は従来に比べ約３０％のコンタクト
抵抗を低減している。
ｍの場合が従来技術であり、これに対して、高さａ，奥
行き長さｂともに約１００ｎｍの場合（すなわち図３の
横軸１．０の場合）は従来に比べ約３０％のコンタクト
抵抗を低減している。
【００２１】高さａが奥行きｂよりも長い場合、すなわ
ちａ／ｂ＞１．０の時ａ／ｂ＝１．０の場合に比べてコ
ンタクト抵抗低減効果はあまり顕著ではなくなってく
る。極端な例としてベース電極用多結晶シリコン層８の
側壁が全く絶縁膜で覆われていない場合、選択的に成長
させる真性ベース引き出し用多結晶シリコン１３の横方
向の成長速度が下方向への成長速度に比べ１桁近く早く
なり、トランジスタ作成に不適切である。
ちａ／ｂ＞１．０の時ａ／ｂ＝１．０の場合に比べてコ
ンタクト抵抗低減効果はあまり顕著ではなくなってく
る。極端な例としてベース電極用多結晶シリコン層８の
側壁が全く絶縁膜で覆われていない場合、選択的に成長
させる真性ベース引き出し用多結晶シリコン１３の横方
向の成長速度が下方向への成長速度に比べ１桁近く早く
なり、トランジスタ作成に不適切である。
【００２２】図４に本発明の第２の実施例を示す。基本
的構造は第１の実施例と同じであるが第１の実施例では
ベース電極用多結晶シリコン層８の下の絶縁膜はシリコ
ン窒化膜６の一層構造であったがこの第２の実施例では
シリコン酸化膜６−ａ、シリコン窒化膜６−ｂ、シリコ
ン酸化膜６−ｃという三層構造となっている。本構造の
場合、シリコン窒化膜６−ｂを熱した燐酸によってエッ
チングする時、ベース電極用多結晶シリコン層８及びｎ
型エピタキシャル層４の表面がシリコン酸化膜６−ａ，
６−ｃによって保護されているので単結晶，多結晶層の
表面状態を良好に保つことができる。
的構造は第１の実施例と同じであるが第１の実施例では
ベース電極用多結晶シリコン層８の下の絶縁膜はシリコ
ン窒化膜６の一層構造であったがこの第２の実施例では
シリコン酸化膜６−ａ、シリコン窒化膜６−ｂ、シリコ
ン酸化膜６−ｃという三層構造となっている。本構造の
場合、シリコン窒化膜６−ｂを熱した燐酸によってエッ
チングする時、ベース電極用多結晶シリコン層８及びｎ
型エピタキシャル層４の表面がシリコン酸化膜６−ａ，
６−ｃによって保護されているので単結晶，多結晶層の
表面状態を良好に保つことができる。
【００２３】図５に本発明の第３の実施例を示す。本構
造はエミッタ１６をベースと同様に選択的にエピタキシ
ャル成長させている。
造はエミッタ１６をベースと同様に選択的にエピタキシ
ャル成長させている。
【００２４】図６に本発明の第４の実施例を示す。ベー
ス電極用多結晶シリコン層８−ｂ上にＷＳｉ（タングス
テン−シリコン）層８−ａが形成されているのでベース
電極引き出し部の抵抗を低減できる。
ス電極用多結晶シリコン層８−ｂ上にＷＳｉ（タングス
テン−シリコン）層８−ａが形成されているのでベース
電極引き出し部の抵抗を低減できる。
【００２５】図７に本発明の第５の実施例を示す。真性
ベースがｐ型ＳｉＧｅ（シリコン−ゲルマニウム）ベー
ス層１２−ａ及びｐ- 型シリコンベース層１２−ｂの２
層構造でありベース引き出し用多結晶が真性ベース引き
出し用多結晶ＳｉＧｅ混晶１３−ａ及び真性ベース引き
出し用多結晶シリコン１３−ｂからなる。本構造はコレ
クタ・ベース間のｐ−ｎ接合をＳｉＧｅ／Ｓｉとのヘテ
ロ接合の位置が一致するので、コレクタ側に少数キャリ
アの流れを阻害するポテンシャルは形成されず、かつエ
ミッタ・ベース間のｐ−ｎ接合はＳｉ（シリコン）中に
形成されるのでｈFEのバラツキはＳｉバイポーラトラン
ジスタと同等に抑えることができる。
ベースがｐ型ＳｉＧｅ（シリコン−ゲルマニウム）ベー
ス層１２−ａ及びｐ- 型シリコンベース層１２−ｂの２
層構造でありベース引き出し用多結晶が真性ベース引き
出し用多結晶ＳｉＧｅ混晶１３−ａ及び真性ベース引き
出し用多結晶シリコン１３−ｂからなる。本構造はコレ
クタ・ベース間のｐ−ｎ接合をＳｉＧｅ／Ｓｉとのヘテ
ロ接合の位置が一致するので、コレクタ側に少数キャリ
アの流れを阻害するポテンシャルは形成されず、かつエ
ミッタ・ベース間のｐ−ｎ接合はＳｉ（シリコン）中に
形成されるのでｈFEのバラツキはＳｉバイポーラトラン
ジスタと同等に抑えることができる。
【００２６】
【発明の効果】以上説明したように本発明は、真性ベー
ス層自身及び真性ベース層とベース電極用多結晶シリコ
ンとの間の多結晶シリコン層を選択的に成長させた自己
整合型バイポーラトランジスタにおいて、選択的に堆積
させる多結晶シリコン層が、ベース電極用多結晶シリコ
ン層の下面だけではなく、側壁の下部にも形成した。し
たがって （１）：ベース電極用多結晶シリコン層／選択的に成長
した多結晶シリコン層の接触面積が、ベース電極用多結
晶シリコン層下面にだけ多結晶シリコン層を選択成長さ
せた場合よりも広くなるので接続部の抵抗を小さくでき
る。
ス層自身及び真性ベース層とベース電極用多結晶シリコ
ンとの間の多結晶シリコン層を選択的に成長させた自己
整合型バイポーラトランジスタにおいて、選択的に堆積
させる多結晶シリコン層が、ベース電極用多結晶シリコ
ン層の下面だけではなく、側壁の下部にも形成した。し
たがって （１）：ベース電極用多結晶シリコン層／選択的に成長
した多結晶シリコン層の接触面積が、ベース電極用多結
晶シリコン層下面にだけ多結晶シリコン層を選択成長さ
せた場合よりも広くなるので接続部の抵抗を小さくでき
る。
【００２７】（２）：ベース電極用多結晶シリコン層下
面だけに多結晶シリコン層を選択的に成長させて充分に
小さな接触抵抗とするには、ひさし状構造のベース電極
用多結晶シリコン層下の空洞部が広くなるので、空洞を
残さずに成長させる事が困難であることは言うまでもな
いが、コレクタ・ベース間接合容量ＣCBはひさし構造の
空洞部面積に比例するので、本発明によればベース電極
用多結晶シリコン／選択的に成長させた多結晶シリコン
間の接触抵抗が同じ場合でもＣCBを小さくできるのでト
ランジスタの動作速度を向上させることができるという
効果を有する。
面だけに多結晶シリコン層を選択的に成長させて充分に
小さな接触抵抗とするには、ひさし状構造のベース電極
用多結晶シリコン層下の空洞部が広くなるので、空洞を
残さずに成長させる事が困難であることは言うまでもな
いが、コレクタ・ベース間接合容量ＣCBはひさし構造の
空洞部面積に比例するので、本発明によればベース電極
用多結晶シリコン／選択的に成長させた多結晶シリコン
間の接触抵抗が同じ場合でもＣCBを小さくできるのでト
ランジスタの動作速度を向上させることができるという
効果を有する。
【図１】本発明の第１の実施例の半導体装置を示す縦断
面図。
面図。
【図２】本発明の第１の実施例作製の主要工程の縦断面
図。
図。
【図３】図１に示した本発明の第１の実施例及び従来技
術による半導体装置のコンタクト抵抗の比較を示す図。
術による半導体装置のコンタクト抵抗の比較を示す図。
【図４】本発明の第２の実施例の半導体装置を示す縦断
面図。
面図。
【図５】本発明の第３の実施例の半導体装置を示す縦断
面図。
面図。
【図６】本発明の第４の実施例の半導体装置を示す縦断
面図。
面図。
【図７】本発明の第５の実施例の半導体装置を示す縦断
面図。
面図。
【図８】従来技術の半導体装置を示す縦断面図。
１ ｐ- 型シリコン基板 ２ ｎ+ 型埋込層 ３ ｐ+ 型埋込層 ４ ｎ型エピタキシャルシリコン層 ５ ロコス層 ６ シリコン窒化膜 ６−ａ シリコン酸化膜 ６−ｂ シリコン窒化膜 ６−ｃ シリコン酸化膜 ７ コレクタ電極用多結晶シリコン層 ８ ベース電極用多結晶シリコン層 ８−ａ ＷＳｉ層 ８−ｂ ベース電極用多結晶シリコン層 ９ ｎ+ 型リン拡散層 １０ シリコン酸化膜 １１ シリコン酸化膜 １２ 真性ベース層 １２−ａ ｐ型ＳｉＧｅベース層 １２−ｂ ｐ- 型シリコンベース層 １３ 真性ベース引き出し用多結晶シリコン層 １３−ａ 真性ベース引き出し用多結晶シリコン層 １３−ｂ 真性ベース引き出し用多結晶シリコン １４ シリコン酸化膜 １５ エミッタ電極用多結晶シリコン層 １６ エミッタ １７ Ａｌ系電極
Claims (10)
- 【請求項１】 第１の導電型の第一のシリコン単結晶基
板の表面に設けられた第一の絶縁膜に選択的に第一の開
口が形成され、この第一の絶縁膜上に第２の導電型の第
一の多結晶シリコン膜が設けられ、かつこの第一の多結
晶シリコン膜は前記第一の開口の全周囲から一定の長さ
で開口部内上へ延びた水平方向のせり出しを有し、前記
第一の開口内の前記第一のシリコン単結晶基板表面上に
は第２の導電型の第二のシリコン単結晶膜が設けられ、
前記第２の導電型の第一の多結晶シリコン膜のせり出し
側面下部から開口中央方向へかつ前記せり出しの底面か
ら下方へと第２の導電型の第二の多結晶シリコン膜が設
けられ、これらの第二の多結晶シリコン膜と第二のシリ
コン単結晶膜の領域が前記第一の絶縁膜開口段差の途中
で互いに接続されており、前記第一の多結晶シリコン膜
の表面に第二の絶縁膜、及び前記開口内側面に第三の絶
縁膜が形成され、前記第二のシリコン単結晶膜表面に前
記第一の開口端から一定の距離で縮小された前記第三の
絶縁膜で形成される第二の開口を有することを特徴とす
る半導体装置。 - 【請求項２】 前記第三の絶縁膜により形成される第二
の開口端または開口端から一定の長さで開口部外方向へ
延びた位置に横方向の境界が位置し、表面位置が第二の
シリコン単結晶膜と一致する、第１の導電型の第三のシ
リコン単結晶膜を有することを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 第２の導電型の第二の多結晶シリコン膜
及び第２の導電型の第二のシリコン単結晶膜が、ともに
第２の導電型の多結晶シリコン−ゲルマニウム混晶膜及
び第２の導電型のシリコン−ゲルマニウム単結晶混晶膜
であることを特徴とする請求項１もしくは請求項２に記
載の半導体装置。 - 【請求項４】 第２の導電型の第二のシリコン単結晶膜
が下層に第２の導電型のシリコン−ゲルマニウム単結晶
混晶膜及び、上層に第２の導電型のシリコン単結晶膜の
２層からなり、第２の導電型の第二のシリコン多結晶膜
のうち第２の導電型の第一のシリコン多結晶膜に接する
領域が第２の導電型のシリコン−ゲルマニウム多結晶膜
であり、遠い領域が第２の導電型のシリコン多結晶膜２
層から成ていることを特徴とする請求項１，請求項２も
しくは請求項３に記載の半導体装置。 - 【請求項５】 第２の導電型の第一の多結晶膜シリコン
膜が、下層に第２の導電型の多結晶シリコン膜及び上層
に高融点金属シリサイド膜の２層から成っている事を特
徴とする請求項１，請求項２，請求項３もしくは請求項
４に記載の半導体装置。 - 【請求項６】 第一の絶縁膜がシリコン酸化膜およびシ
リコン窒化膜からなる多層膜であることを特徴とする請
求項１乃至請求項５のいずれかに記載の半導体装置。 - 【請求項７】 第二の絶縁膜がシリコン酸化膜およびシ
リコン窒化膜からなる多層膜であることを特徴とする請
求項１乃至請求項６のいずれかに記載の半導体装置。 - 【請求項８】 第三の絶縁膜がシリコン酸化膜およびシ
リコン窒化膜からなる多層膜であることを特徴とする請
求項１乃至請求項７のいずれかに記載の半導体装置。 - 【請求項９】 第１の導電型のシリコン単結晶基板が
（１００）方位を有することを特徴とする請求項１乃至
請求項８のいずれかに記載の半導体装置。 - 【請求項１０】 第２の導電型の第一の多結晶シリコン
膜の側壁のうち第２の導電型の第二の多結晶シリコン膜
と接している高さを、第２の導電型の第一の多結晶シリ
コン膜の厚さで割った値が０より大きく０．５以下であ
ることを特徴とする請求項１乃至請求項９のいずれかに
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038928A JP2924417B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置 |
| US08/677,335 US5693979A (en) | 1992-02-26 | 1996-07-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038928A JP2924417B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235017A true JPH05235017A (ja) | 1993-09-10 |
| JP2924417B2 JP2924417B2 (ja) | 1999-07-26 |
Family
ID=12538895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038928A Expired - Lifetime JP2924417B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5693979A (ja) |
| JP (1) | JP2924417B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080631A (en) * | 1997-05-23 | 2000-06-27 | Nec Corporation | Method for manufacturing self-alignment type bipolar transistor having epitaxial base layer |
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897358A (en) * | 1997-11-28 | 1999-04-27 | Advanced Micro Devices | Semiconductor device having fluorine-enhanced transistor with elevated active regions and fabrication thereof |
| JP3015822B2 (ja) * | 1998-03-06 | 2000-03-06 | 工業技術院長 | 固体選択成長用マスク及びその製造方法 |
| US6060400A (en) * | 1998-03-26 | 2000-05-09 | The Research Foundation Of State University Of New York | Highly selective chemical dry etching of silicon nitride over silicon and silicon dioxide |
| US6521974B1 (en) * | 1999-10-14 | 2003-02-18 | Hitachi, Ltd. | Bipolar transistor and manufacturing method thereof |
| US6531369B1 (en) * | 2000-03-01 | 2003-03-11 | Applied Micro Circuits Corporation | Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe) |
| DE10038955C2 (de) * | 2000-08-09 | 2002-07-11 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors |
| US6489206B2 (en) * | 2001-03-22 | 2002-12-03 | United Microelectronics Corp. | Method for forming self-aligned local-halo metal-oxide-semiconductor device |
| DE10164176B4 (de) * | 2001-12-27 | 2007-12-27 | Austriamicrosystems Ag | Bipolartransistor |
| FR2858877B1 (fr) * | 2003-08-11 | 2005-10-21 | St Microelectronics Sa | Transistor bipolaire a heterojonction |
| EP3547371A1 (en) | 2018-03-27 | 2019-10-02 | NXP USA, Inc. | Bipolar transistor and method of manufacturing a bipolar tranistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3915767A (en) * | 1973-02-05 | 1975-10-28 | Honeywell Inc | Rapidly responsive transistor with narrowed base |
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| US5214302A (en) * | 1987-05-13 | 1993-05-25 | Hitachi, Ltd. | Semiconductor integrated circuit device forming on a common substrate MISFETs isolated by a field oxide and bipolar transistors isolated by a groove |
| US5204276A (en) * | 1988-12-06 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5117271A (en) * | 1990-12-07 | 1992-05-26 | International Business Machines Corporation | Low capacitance bipolar junction transistor and fabrication process therfor |
-
1992
- 1992-02-26 JP JP4038928A patent/JP2924417B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-02 US US08/677,335 patent/US5693979A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080631A (en) * | 1997-05-23 | 2000-06-27 | Nec Corporation | Method for manufacturing self-alignment type bipolar transistor having epitaxial base layer |
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924417B2 (ja) | 1999-07-26 |
| US5693979A (en) | 1997-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296391A (en) | Method of manufacturing a bipolar transistor having thin base region | |
| JP2971246B2 (ja) | ヘテロバイポーラトランジスタの製造方法 | |
| JP2746225B2 (ja) | 半導体装置及びその製造方法 | |
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPH0562991A (ja) | 半導体装置及びその製造方法 | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| JP2629644B2 (ja) | 半導体装置の製造方法 | |
| JP2924417B2 (ja) | 半導体装置 | |
| JP3172031B2 (ja) | 半導体装置の製造方法 | |
| JP2705344B2 (ja) | 半導体装置及びその製造方法 | |
| JP2550906B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001023998A (ja) | セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JPH0669225A (ja) | バイポーラトランジスタの製造方法 | |
| JP3301390B2 (ja) | ヘテロ接合バイポーラトランジスタを備えた半導体装置およびその製造方法 | |
| JP3168622B2 (ja) | 半導体装置及びその製造方法 | |
| JP2850669B2 (ja) | 半導体装置 | |
| JP3472486B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP3131986B2 (ja) | バイポーラトランジスタ | |
| JP2812282B2 (ja) | 半導体装置の製造方法 | |
| JPH11354530A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JPH0136709B2 (ja) | ||
| JP2003124225A (ja) | 半導体装置及びその製造方法 | |
| JPH04287329A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPH04137733A (ja) | バイポーラトランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110507 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |