JPH11354530A - バイポーラ型半導体装置およびその製造方法 - Google Patents
バイポーラ型半導体装置およびその製造方法Info
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- JPH11354530A JPH11354530A JP15579298A JP15579298A JPH11354530A JP H11354530 A JPH11354530 A JP H11354530A JP 15579298 A JP15579298 A JP 15579298A JP 15579298 A JP15579298 A JP 15579298A JP H11354530 A JPH11354530 A JP H11354530A
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- polycrystalline silicon
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Abstract
(57)【要約】
【課題】 ベース層を選択的エピタキシャル成長によっ
て形成する自己整合バイポーラトランジスタで、真性ベ
ースと電極ポリシリコンとの接続抵抗を低減する。 【解決手段】 ひさし状の構造を有するベース電極用多
結晶シリコン層８の開口側壁下部および側面に多結晶シ
リコン層１３を選択的に成長させ、真性ベース層１２と
接続させる際、多結晶シリコン層８を上部の絶縁層より
も多結晶シリコン層１３の厚みの１／２以上サイドエッ
チさせることにより、低ベース抵抗と十分な耐圧を有す
るバイポーラトランジスタを形成する。
て形成する自己整合バイポーラトランジスタで、真性ベ
ースと電極ポリシリコンとの接続抵抗を低減する。 【解決手段】 ひさし状の構造を有するベース電極用多
結晶シリコン層８の開口側壁下部および側面に多結晶シ
リコン層１３を選択的に成長させ、真性ベース層１２と
接続させる際、多結晶シリコン層８を上部の絶縁層より
も多結晶シリコン層１３の厚みの１／２以上サイドエッ
チさせることにより、低ベース抵抗と十分な耐圧を有す
るバイポーラトランジスタを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ型半導
体装置に関し、特に、真性ベースと引き出し電極との接
続抵抗を低減した半導体装置に関する。
体装置に関し、特に、真性ベースと引き出し電極との接
続抵抗を低減した半導体装置に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタの例が公
開特許公報平０５−２３５０１７に開示されている。こ
れを図３に示す。
開特許公報平０５−２３５０１７に開示されている。こ
れを図３に示す。
【０００３】開示された従来のバイポーラトランジスタ
は、抵抗率が１０〜２０Ω・ｃｍでありかつ（１００）
面方位を有するｐ- 型シリコン基板１０１の表面に、ｎ
+ 型埋込層１０２およびチャネルストッパ用のｐ+ 型埋
込層１０３を有し、それらの上に濃度約１×１０17ｃｍ
-3、厚さ約０．４μｍのｎ型シリコンエピタキシャル層
１０４を有し、素子間を分離するためのロコス層１０
５、コレクタ電極引き出し用としてのｎ+ 型リン拡散層
１０９、ベース電極用多結晶シリコン層１０８とエピタ
キシャル層とを分離するシリコン窒化膜１０６ａ、ｐ型
３×１０18ｃｍ-3、厚さ６０ｎｍ（ナノメータ）の単結
晶シリコン真性ベース層１１２、真性ベース層１１２と
多結晶シリコン層１０８とを接続する多結晶シリコン膜
１１３およびｎ型不純物が添加された単結晶エミッタ１
１６とを有する。ベース、エミッタおよびコレクタ領域
は各々ベース電極用多結晶シリコン層１０８、コレクタ
電極用多結晶シリコン層１０７およびエミッタ用多結晶
シリコン層１１５を有し、金属電極と電極用多結晶シリ
コンとを分離しているシリコン酸化膜１１０ａを介して
Ａｌ系電極１１７を有する。
は、抵抗率が１０〜２０Ω・ｃｍでありかつ（１００）
面方位を有するｐ- 型シリコン基板１０１の表面に、ｎ
+ 型埋込層１０２およびチャネルストッパ用のｐ+ 型埋
込層１０３を有し、それらの上に濃度約１×１０17ｃｍ
-3、厚さ約０．４μｍのｎ型シリコンエピタキシャル層
１０４を有し、素子間を分離するためのロコス層１０
５、コレクタ電極引き出し用としてのｎ+ 型リン拡散層
１０９、ベース電極用多結晶シリコン層１０８とエピタ
キシャル層とを分離するシリコン窒化膜１０６ａ、ｐ型
３×１０18ｃｍ-3、厚さ６０ｎｍ（ナノメータ）の単結
晶シリコン真性ベース層１１２、真性ベース層１１２と
多結晶シリコン層１０８とを接続する多結晶シリコン膜
１１３およびｎ型不純物が添加された単結晶エミッタ１
１６とを有する。ベース、エミッタおよびコレクタ領域
は各々ベース電極用多結晶シリコン層１０８、コレクタ
電極用多結晶シリコン層１０７およびエミッタ用多結晶
シリコン層１１５を有し、金属電極と電極用多結晶シリ
コンとを分離しているシリコン酸化膜１１０ａを介して
Ａｌ系電極１１７を有する。
【０００４】
【発明が解決しようとする課題】この従来技術では、ベ
ース電極用多結晶シリコン層１０８と真性ベース層１１
２を接続する眞性ベース引出し用多結晶シリコン層１１
３はベース電極用多結晶シリコン層１０８の底面および
側面に設けられているが、多結晶シリコン層１０８側面
全面に設けていないため、接続抵抗が充分に小さくなら
ない。また、真性ベース層１１２との接続は、主に多結
晶シリコン層１１３の下部のみでなされ、この領域は面
と面が接触することにより接続されるため、成長膜厚の
不均一性に基因して一部でしか接触しておらず、接触抵
抗が充分に小さくならないという問題点があった。
ース電極用多結晶シリコン層１０８と真性ベース層１１
２を接続する眞性ベース引出し用多結晶シリコン層１１
３はベース電極用多結晶シリコン層１０８の底面および
側面に設けられているが、多結晶シリコン層１０８側面
全面に設けていないため、接続抵抗が充分に小さくなら
ない。また、真性ベース層１１２との接続は、主に多結
晶シリコン層１１３の下部のみでなされ、この領域は面
と面が接触することにより接続されるため、成長膜厚の
不均一性に基因して一部でしか接触しておらず、接触抵
抗が充分に小さくならないという問題点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
真性ベース層および接続用ｐ+型多結晶シリコン膜を選
択的に成長させる際に、ベース電極用ｐ+型多結晶シリ
コン層の側面全体を露出し、さらに上部のシリコン窒化
膜等の絶縁層の側面よりも後退させ、接続用ｐ +型多結
晶シリコン膜は、真性ベース層と側面および底面にて接
続され、またｐ+型多結晶シリコン膜側面での接続幅を
広くするために、ベース電極用ｐ+型多結晶シリコン膜
の下部にあるシリコン酸化膜等の絶縁膜を従来の技術よ
りも薄くするものである。
真性ベース層および接続用ｐ+型多結晶シリコン膜を選
択的に成長させる際に、ベース電極用ｐ+型多結晶シリ
コン層の側面全体を露出し、さらに上部のシリコン窒化
膜等の絶縁層の側面よりも後退させ、接続用ｐ +型多結
晶シリコン膜は、真性ベース層と側面および底面にて接
続され、またｐ+型多結晶シリコン膜側面での接続幅を
広くするために、ベース電極用ｐ+型多結晶シリコン膜
の下部にあるシリコン酸化膜等の絶縁膜を従来の技術よ
りも薄くするものである。
【０００６】すなわち、本発明は、ベース電極用ｐ+型
多結晶シリコン層が接続用ｐ+型多結晶シリコン膜を介
して眞性ベース層と接続されるバイポーラ型半導体装置
において、該ｐ+型多結晶シリコン層の側面を該ｐ+型多
結晶シリコン層上部に形成された第２の絶縁膜の側面位
置より後退させ、該ｐ+型多結晶シリコン層の全側面と
ｐ+型多結晶シリコン層下部の第１の絶縁膜とにより形
成されるひさし状構造部分に、該ｐ+型多結晶シリコン
膜が形成されてなるバイポーラ型半導体装置である。
多結晶シリコン層が接続用ｐ+型多結晶シリコン膜を介
して眞性ベース層と接続されるバイポーラ型半導体装置
において、該ｐ+型多結晶シリコン層の側面を該ｐ+型多
結晶シリコン層上部に形成された第２の絶縁膜の側面位
置より後退させ、該ｐ+型多結晶シリコン層の全側面と
ｐ+型多結晶シリコン層下部の第１の絶縁膜とにより形
成されるひさし状構造部分に、該ｐ+型多結晶シリコン
膜が形成されてなるバイポーラ型半導体装置である。
【０００７】上記した本発明において前記第二の絶縁膜
よりの後退量が前記接続用ｐ+型多結晶シリコン膜の膜
の厚みの１／２以上であることが好ましい。
よりの後退量が前記接続用ｐ+型多結晶シリコン膜の膜
の厚みの１／２以上であることが好ましい。
【０００８】上記または前記において、第一の絶縁膜が
シリコン酸化膜またはシリコン窒化膜、あるいはこれら
の複合膜であることが好ましい。
シリコン酸化膜またはシリコン窒化膜、あるいはこれら
の複合膜であることが好ましい。
【０００９】上記または前記において、第二の絶縁膜が
シリコン窒化膜またはシリコン酸化膜、あるいはこれら
の多層膜であることが好ましい。
シリコン窒化膜またはシリコン酸化膜、あるいはこれら
の多層膜であることが好ましい。
【００１０】本発明は更に、ｎ型半導体層上に第一の絶
縁膜、ｐ+型多結晶シリコン層および第二の絶縁膜を順
次形成する工程と、ＰＲにより第二の絶縁膜とｐ+型多
結晶シリコン層の一部を順次異方性エッチングし開口を
形成する工程と、ｐ+型多結晶シリコン層の側面をエッ
チングして第２の絶縁膜の側面位置より後退させる工程
と、前記第一の絶縁膜を等方性エッチングし前記ｎ型半
導体層表面を露出し、かつ第一の絶縁膜側面をｐ+型多
結晶シリコン層の側面より後退させてひさし状構造部分
を形成させる工程と、選択的結晶成長法によりｎ型半導
体層表面に眞性ベース層を成長させ、かつ開口内に露出
したｐ+型多結晶シリコン層の全側面および底面にｐ+型
多結晶シリコン膜を成長させ、かつ前記ｎ型半導体層が
前記ｐ+型多結晶シリコン膜の底面と側面とで接続され
るように形成する工程と、前記開口内の前記第二の絶縁
膜および前記ｐ+型多結晶シリコン膜の側面にシリコン
酸化膜を形成する工程とを有することを特徴とする半導
体装置の製造方法をも提供するものである。
縁膜、ｐ+型多結晶シリコン層および第二の絶縁膜を順
次形成する工程と、ＰＲにより第二の絶縁膜とｐ+型多
結晶シリコン層の一部を順次異方性エッチングし開口を
形成する工程と、ｐ+型多結晶シリコン層の側面をエッ
チングして第２の絶縁膜の側面位置より後退させる工程
と、前記第一の絶縁膜を等方性エッチングし前記ｎ型半
導体層表面を露出し、かつ第一の絶縁膜側面をｐ+型多
結晶シリコン層の側面より後退させてひさし状構造部分
を形成させる工程と、選択的結晶成長法によりｎ型半導
体層表面に眞性ベース層を成長させ、かつ開口内に露出
したｐ+型多結晶シリコン層の全側面および底面にｐ+型
多結晶シリコン膜を成長させ、かつ前記ｎ型半導体層が
前記ｐ+型多結晶シリコン膜の底面と側面とで接続され
るように形成する工程と、前記開口内の前記第二の絶縁
膜および前記ｐ+型多結晶シリコン膜の側面にシリコン
酸化膜を形成する工程とを有することを特徴とする半導
体装置の製造方法をも提供するものである。
【００１１】前記第二の絶縁膜よりの後退量が前記接続
用ｐ+型多結晶シリコン膜の膜の厚みの１／２以上であ
ることが好ましい。
用ｐ+型多結晶シリコン膜の膜の厚みの１／２以上であ
ることが好ましい。
【００１２】第一の絶縁膜がシリコン酸化膜またはシリ
コン窒化膜、あるいはこれらの複合膜であることが好ま
しい。
コン窒化膜、あるいはこれらの複合膜であることが好ま
しい。
【００１３】第二の絶縁膜がシリコン窒化膜またはシリ
コン酸化膜、あるいはこれらの多層膜であることが好ま
しい。
コン酸化膜、あるいはこれらの多層膜であることが好ま
しい。
【００１４】
【発明の実施の形態】本発明では、ｎ型半導体層である
ｎ型シリコン層４上に第一の絶縁膜であるシリコン酸化
膜６、ベース電極用半導体膜であるｐ+型多結晶シリコ
ン層８、第二の絶縁膜であるシリコン窒化膜１０を順次
形成し（例えば図２の（ａ）参照）、ＰＲおよび異方性
エッチングにより第二の絶縁膜であるシリコン窒化膜１
０およびｐ+型多結晶シリコン層８の一部を除去する。
ｎ型シリコン層４上に第一の絶縁膜であるシリコン酸化
膜６、ベース電極用半導体膜であるｐ+型多結晶シリコ
ン層８、第二の絶縁膜であるシリコン窒化膜１０を順次
形成し（例えば図２の（ａ）参照）、ＰＲおよび異方性
エッチングにより第二の絶縁膜であるシリコン窒化膜１
０およびｐ+型多結晶シリコン層８の一部を除去する。
【００１５】次に、ｐ+型多結晶シリコン層８の全側面
を第二の絶縁膜であるシリコン窒化膜１０の側面よりも
後退させることにより、真性ベース層１２を選択的に成
長させる際にｐ+型多結晶シリコン層８の全側面に同時
に形成されるｐ+型多結晶シリコン膜１３が開口内部に
過度に飛び出さないようにする。シリコン窒化膜の側面
より後退させる量は、好ましくはｐ+型多結晶シリコン
膜１３の膜厚の１／２以上、より好ましくは膜厚と同程
度の後退をさせる。過度の後退は電極までの抵抗が大き
くなり、不都合が生じる。
を第二の絶縁膜であるシリコン窒化膜１０の側面よりも
後退させることにより、真性ベース層１２を選択的に成
長させる際にｐ+型多結晶シリコン層８の全側面に同時
に形成されるｐ+型多結晶シリコン膜１３が開口内部に
過度に飛び出さないようにする。シリコン窒化膜の側面
より後退させる量は、好ましくはｐ+型多結晶シリコン
膜１３の膜厚の１／２以上、より好ましくは膜厚と同程
度の後退をさせる。過度の後退は電極までの抵抗が大き
くなり、不都合が生じる。
【００１６】その後、第一の絶縁膜であるシリコン酸化
膜６を等方性エッチングすることによりｎ型シリコン層
４を露出し、かつｐ+型多結晶シリコン層８の下部にひ
さし状構造部分を形成し、その後選択的結晶成長を行う
ことにより、ｎ型シリコン層４表面にボロンを含む真性
ベース層１２を形成し、同時にｐ+型多結晶シリコン層
８の露出した全側面および下部にｐ+型多結晶シリコン
膜１３を形成する。
膜６を等方性エッチングすることによりｎ型シリコン層
４を露出し、かつｐ+型多結晶シリコン層８の下部にひ
さし状構造部分を形成し、その後選択的結晶成長を行う
ことにより、ｎ型シリコン層４表面にボロンを含む真性
ベース層１２を形成し、同時にｐ+型多結晶シリコン層
８の露出した全側面および下部にｐ+型多結晶シリコン
膜１３を形成する。
【００１７】真性ベース層１２の上面とｐ+型多結晶シ
リコン膜１３の底面は成長途中で接触し、更に成長する
ことでｐ+型多結晶シリコン膜１３と真性ベース層であ
るｐ+型多結晶シリコン層８表面が界面を挟むことなく
連続し、確実に接続される。これにより、接続により生
じるベース抵抗を更に低減することができる。
リコン膜１３の底面は成長途中で接触し、更に成長する
ことでｐ+型多結晶シリコン膜１３と真性ベース層であ
るｐ+型多結晶シリコン層８表面が界面を挟むことなく
連続し、確実に接続される。これにより、接続により生
じるベース抵抗を更に低減することができる。
【００１８】ｐ+型多結晶シリコン層８は、単結晶でも
よく、また、高融点金属シリサイド層等の９５０℃程度
の耐熱性を有する低抵抗膜との複合膜でもよい。
よく、また、高融点金属シリサイド層等の９５０℃程度
の耐熱性を有する低抵抗膜との複合膜でもよい。
【００１９】第一の絶縁膜であるシリコン酸化膜６と第
二の絶縁膜であるシリコン窒化膜１０の構成は、第一の
絶縁膜であるシリコン酸化膜６を等方性エッチングする
際に第二の絶縁膜であるシリコン窒化膜１０がほとんど
エッチングされないようにする。第一の絶縁膜であるシ
リコン酸化膜６は少なくとも表面がシリコン酸化膜、第
二の絶縁膜であるシリコン窒化膜１０は少なくとも表面
がシリコン窒化膜となるようにするのが一般的である
が、他の構成も可能である。
二の絶縁膜であるシリコン窒化膜１０の構成は、第一の
絶縁膜であるシリコン酸化膜６を等方性エッチングする
際に第二の絶縁膜であるシリコン窒化膜１０がほとんど
エッチングされないようにする。第一の絶縁膜であるシ
リコン酸化膜６は少なくとも表面がシリコン酸化膜、第
二の絶縁膜であるシリコン窒化膜１０は少なくとも表面
がシリコン窒化膜となるようにするのが一般的である
が、他の構成も可能である。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】実施例１ 図１は本発明の第一の実施例となる半導体装置の縦断面
図である。ｎｐｎ型バイポーラトランジスタについて説
明するが、ｐｎｐ型についても同様である。
図である。ｎｐｎ型バイポーラトランジスタについて説
明するが、ｐｎｐ型についても同様である。
【００２２】本発明の半導体装置は、抵抗率が１０〜２
０Ω・ｃｍであり、（１００）面方位のｐ- 型シリコン
基板１表面にｎ+ 型埋込層２およびチャンネルストッパ
となるｐ+ 型埋込層３を有し、それらの上に濃度約１×
１０17ｃｍ-3、厚さ約０．４μｍのｎ型シリコン層４を
有し、ｎ型シリコン層４表面から半導体基板に達する酸
化膜のロコス層５を部分的に有する。
０Ω・ｃｍであり、（１００）面方位のｐ- 型シリコン
基板１表面にｎ+ 型埋込層２およびチャンネルストッパ
となるｐ+ 型埋込層３を有し、それらの上に濃度約１×
１０17ｃｍ-3、厚さ約０．４μｍのｎ型シリコン層４を
有し、ｎ型シリコン層４表面から半導体基板に達する酸
化膜のロコス層５を部分的に有する。
【００２３】第一の絶縁膜であるシリコン酸化膜６がｎ
型シリコン層４およびロコス層５上に設けられており、
ロコス層のない領域に部分的に設けられた開口の一方に
コレクタ電極となるｎ+ 型多結晶シリコン層７を有し、
ｎ+ 型多結晶シリコン層７と接するｎ型シリコン層４の
表面から下方にｎ+ 型シリコン領域９を有する。
型シリコン層４およびロコス層５上に設けられており、
ロコス層のない領域に部分的に設けられた開口の一方に
コレクタ電極となるｎ+ 型多結晶シリコン層７を有し、
ｎ+ 型多結晶シリコン層７と接するｎ型シリコン層４の
表面から下方にｎ+ 型シリコン領域９を有する。
【００２４】他方の開口の周囲上部には、開口から一定
の長さだけ開口上に水平に突き出したベース電極用ｐ+
型多結晶シリコン層８を有し、その上にｐ+ 型多結晶シ
リコン層８よりも開口上に水平に突き出した第二の絶縁
膜であるシリコン窒化膜１０を有する。
の長さだけ開口上に水平に突き出したベース電極用ｐ+
型多結晶シリコン層８を有し、その上にｐ+ 型多結晶シ
リコン層８よりも開口上に水平に突き出した第二の絶縁
膜であるシリコン窒化膜１０を有する。
【００２５】開口内部のｎ型シリコン層４上にはボロン
濃度が約３×１０18ｃｍ-3、厚さが約６０ｎｍである真
性ベース層１２を有し、ｐ+ 型多結晶シリコン層８の全
側面および底面に設けられたｐ+ 型多結晶シリコン膜１
３の底面および側面と接続されている。
濃度が約３×１０18ｃｍ-3、厚さが約６０ｎｍである真
性ベース層１２を有し、ｐ+ 型多結晶シリコン層８の全
側面および底面に設けられたｐ+ 型多結晶シリコン膜１
３の底面および側面と接続されている。
【００２６】真性ベース層１２の周囲の開口側面には真
性ベース層１２に接するシリコン酸化膜１４を有し、シ
リコン酸化膜１４によって形成された開口内の真性ベー
ス層１２表面にエミッタ１６を有し、その上部にｎ+ 型
多結晶シリコン層１５を有し、ｎ+ 型多結晶シリコン層
７およびｐ+ 型多結晶シリコン層８の上部に部分的に設
けられた開口部内、およびｎ+ 型多結晶シリコン層１５
上にＡｌ系電極１７を有する。
性ベース層１２に接するシリコン酸化膜１４を有し、シ
リコン酸化膜１４によって形成された開口内の真性ベー
ス層１２表面にエミッタ１６を有し、その上部にｎ+ 型
多結晶シリコン層１５を有し、ｎ+ 型多結晶シリコン層
７およびｐ+ 型多結晶シリコン層８の上部に部分的に設
けられた開口部内、およびｎ+ 型多結晶シリコン層１５
上にＡｌ系電極１７を有する。
【００２７】次に、図２を用いて本発明の第１の実施例
となる半導体装置の主要な作製工程を示す。
となる半導体装置の主要な作製工程を示す。
【００２８】図１に示すｐ- 型シリコン基板１にヒ素を
拡散させたｎ+ 型埋込層２、およびボロンを拡散させた
ｐ+ 型埋込層３を形成後、エピタキシャル成長によりｎ
型半導体（ｎ型シリコン層４）を形成し、窒化膜とＰＲ
による選択酸化法によりロコス層５を形成する。その
後、厚さ約４０ｎｍのシリコン酸化膜６を成長し、コレ
クタ電極を形成する領域のみシリコン酸化膜６を開口す
る。
拡散させたｎ+ 型埋込層２、およびボロンを拡散させた
ｐ+ 型埋込層３を形成後、エピタキシャル成長によりｎ
型半導体（ｎ型シリコン層４）を形成し、窒化膜とＰＲ
による選択酸化法によりロコス層５を形成する。その
後、厚さ約４０ｎｍのシリコン酸化膜６を成長し、コレ
クタ電極を形成する領域のみシリコン酸化膜６を開口す
る。
【００２９】次に厚さ約２００ｎｍの多結晶シリコン層
８を成長後ＰＲによりコレクタ電極およびベース電極と
なる部分を形成し、コレクタ電極部にはリンを、ベース
電極部にはボロンをイオン注入し、全面にシリコン窒化
膜１０を形成後、熱処理を施すことでコレクタ電極とな
るｎ+ 型多結晶シリコン層７下部にｎ+ 型シリコン領域
９を形成する。
８を成長後ＰＲによりコレクタ電極およびベース電極と
なる部分を形成し、コレクタ電極部にはリンを、ベース
電極部にはボロンをイオン注入し、全面にシリコン窒化
膜１０を形成後、熱処理を施すことでコレクタ電極とな
るｎ+ 型多結晶シリコン層７下部にｎ+ 型シリコン領域
９を形成する。
【００３０】次に、ｐ+ 型多結晶シリコン層８上にＰＲ
を施し、異方性エッチングによりシリコン窒化膜１０お
よびｐ+ 型多結晶シリコン層８に開口を設ける（図２
（ａ））。
を施し、異方性エッチングによりシリコン窒化膜１０お
よびｐ+ 型多結晶シリコン層８に開口を設ける（図２
（ａ））。
【００３１】次に、ｐ+ 型多結晶シリコン層８を等方性
エッチングすることによりｐ+ 型多結晶シリコン層側面
位置をシリコン窒化膜１０の側面位置より後退させ、次
いで希釈弗酸液を用いて酸化膜をエッチングすることに
よりｎ型シリコン層４を露出させ、更にｐ+ 型多結晶シ
リコン層８下部にひさし状構造部分を設ける（図２
（ｂ））。ｐ+ 型多結晶シリコン層８を後退させる方法
の例としては、等方性プラズマガスにさらす方法、弗酸
と硝酸の混合液で等方性エッチングする方法がある。
エッチングすることによりｐ+ 型多結晶シリコン層側面
位置をシリコン窒化膜１０の側面位置より後退させ、次
いで希釈弗酸液を用いて酸化膜をエッチングすることに
よりｎ型シリコン層４を露出させ、更にｐ+ 型多結晶シ
リコン層８下部にひさし状構造部分を設ける（図２
（ｂ））。ｐ+ 型多結晶シリコン層８を後退させる方法
の例としては、等方性プラズマガスにさらす方法、弗酸
と硝酸の混合液で等方性エッチングする方法がある。
【００３２】次に、ガスソースのＳｉＭＢＥ（分子線エ
ピタキシー）または超高真空ＣＶＤ（ＵＨＶ／ＣＶＤ）
技術により選択的結晶成長を行う。その結果、ｎ型半導
体層（ｎ型シリコン層４）表面に真性ベース層１２、ｐ
+ 型多結晶シリコン層８全側面および底面にｐ+ 型多結
晶シリコン膜１３が形成される。この際、成長途中で真
性ベース層１２とｐ+ 型多結晶シリコン膜１３が接触
し、更に真性ベース層１２を成長させることでｐ+型多
結晶シリコン膜側面と真性ベース層表面が界面を挟むこ
となく連続し、確実に接続される。また、ｐ+ 型多結晶
シリコン層８の全側面に成長したｐ+ 型多結晶シリコン
膜１３（図２（ｃ））の選択的結晶成長の一例として
は、ガスソースＳｉＭＢＥによる場合は基板温度５６０
℃、Ｓｉ2 Ｈ 6 ：７０ｓｃｃｍ程度である。
ピタキシー）または超高真空ＣＶＤ（ＵＨＶ／ＣＶＤ）
技術により選択的結晶成長を行う。その結果、ｎ型半導
体層（ｎ型シリコン層４）表面に真性ベース層１２、ｐ
+ 型多結晶シリコン層８全側面および底面にｐ+ 型多結
晶シリコン膜１３が形成される。この際、成長途中で真
性ベース層１２とｐ+ 型多結晶シリコン膜１３が接触
し、更に真性ベース層１２を成長させることでｐ+型多
結晶シリコン膜側面と真性ベース層表面が界面を挟むこ
となく連続し、確実に接続される。また、ｐ+ 型多結晶
シリコン層８の全側面に成長したｐ+ 型多結晶シリコン
膜１３（図２（ｃ））の選択的結晶成長の一例として
は、ガスソースＳｉＭＢＥによる場合は基板温度５６０
℃、Ｓｉ2 Ｈ 6 ：７０ｓｃｃｍ程度である。
【００３３】次に、全面にシリコン酸化膜を形成後、異
方性エッチングにより開口内側壁にシリコン酸化膜１４
を形成する。次いで開口内シリコン表面に選択的に多結
晶シリコンを成長させ、ヒ素をイオン注入し熱処理する
ことでｎ+ 型多結晶シリコン層１５が形成され、更にそ
れからヒ素が真性ベース層１２へと拡散してエミッタ１
６が形成される（図２（ｄ））。次にシリコン窒化膜１
０にコンタクト開口後、各電極用多結晶シリコン層上に
Ａｌ系電極１７を形成することで図１の半導体装置を実
現できる。
方性エッチングにより開口内側壁にシリコン酸化膜１４
を形成する。次いで開口内シリコン表面に選択的に多結
晶シリコンを成長させ、ヒ素をイオン注入し熱処理する
ことでｎ+ 型多結晶シリコン層１５が形成され、更にそ
れからヒ素が真性ベース層１２へと拡散してエミッタ１
６が形成される（図２（ｄ））。次にシリコン窒化膜１
０にコンタクト開口後、各電極用多結晶シリコン層上に
Ａｌ系電極１７を形成することで図１の半導体装置を実
現できる。
【００３４】ｐ+ 型多結晶シリコン層８の後退量は、ｐ
+ 型多結晶シリコン膜１３の側面への成長量の１／２以
上が好ましく、より好ましくは成長量と同程度を後退さ
せる。この際、ｐ+ 型多結晶シリコン膜１３はｐ+ 型多
結晶シリコン層８の全側面に露出したシリコン結晶の面
方位によって厚さにばらつきが出るが、所望の膜厚に応
じてｐ+ 型多結晶シリコン層８を後退させることによ
り、開口内部に多結晶シリコン膜が過度に飛び出すこと
を押さえ、開口寸法を安定化させることができ、また、
シリコン酸化膜１４の寸法を安定させることができるこ
とから、エミッタ−ベース間耐圧を安定化できる。
+ 型多結晶シリコン膜１３の側面への成長量の１／２以
上が好ましく、より好ましくは成長量と同程度を後退さ
せる。この際、ｐ+ 型多結晶シリコン膜１３はｐ+ 型多
結晶シリコン層８の全側面に露出したシリコン結晶の面
方位によって厚さにばらつきが出るが、所望の膜厚に応
じてｐ+ 型多結晶シリコン層８を後退させることによ
り、開口内部に多結晶シリコン膜が過度に飛び出すこと
を押さえ、開口寸法を安定化させることができ、また、
シリコン酸化膜１４の寸法を安定させることができるこ
とから、エミッタ−ベース間耐圧を安定化できる。
【００３５】実施例２ この実施例は、シリコン窒化膜１０の代わりにシリコン
酸化膜を用いる場合である。この場合には、シリコン酸
化膜６の代わりに、下部をシリコン酸化膜６、上部をシ
リコン窒化膜６ａの二層構造とし、図２（ｂ）において
シリコン酸化膜６を等方性エッチングする代わりにシリ
コン窒化膜６ａを等方性エッチングし、その後露出した
シリコン酸化膜をエッチングすることにより、シリコン
酸化膜１０ａのエッチング量を最小限にとどめることが
できる。
酸化膜を用いる場合である。この場合には、シリコン酸
化膜６の代わりに、下部をシリコン酸化膜６、上部をシ
リコン窒化膜６ａの二層構造とし、図２（ｂ）において
シリコン酸化膜６を等方性エッチングする代わりにシリ
コン窒化膜６ａを等方性エッチングし、その後露出した
シリコン酸化膜をエッチングすることにより、シリコン
酸化膜１０ａのエッチング量を最小限にとどめることが
できる。
【００３６】また、本発明では、エミッタ１６を真性ベ
ース層１２と同様に選択的にエピタキシャル成長しても
よい。
ース層１２と同様に選択的にエピタキシャル成長しても
よい。
【００３７】また、ｐ+ 型多結晶シリコン層８上をその
上面にＷＳｉ（タングステンシリサイド）層等の９５０
℃以上の耐熱性を有する膜を形成した２層構造とするこ
とでベース電極の抵抗を低減できる。
上面にＷＳｉ（タングステンシリサイド）層等の９５０
℃以上の耐熱性を有する膜を形成した２層構造とするこ
とでベース電極の抵抗を低減できる。
【００３８】
【発明の効果】以上に示したように、本発明によれば、 （１）ベース引き出し抵抗を充分に低減できる。シリコ
ン酸化膜６を更に薄くすれば側面での接続が更に増え、
更に抵抗を下げることができ、また、シリコン酸化膜６
のサイドエッチを少なくすることができるためベース−
コレクタ接合面積が小さくなり小型化、低容量化も同時
に実現できる。 （２）ベース電極側面を上部の窒化膜より後退させてい
るため、ベース電極側面からのポリ成長厚が面方位によ
りばらつきが生じても、エミッタ寸法やエミッタ−ベー
ス間耐圧に影響を与えないため、安定したトランジスタ
を提供できる。
ン酸化膜６を更に薄くすれば側面での接続が更に増え、
更に抵抗を下げることができ、また、シリコン酸化膜６
のサイドエッチを少なくすることができるためベース−
コレクタ接合面積が小さくなり小型化、低容量化も同時
に実現できる。 （２）ベース電極側面を上部の窒化膜より後退させてい
るため、ベース電極側面からのポリ成長厚が面方位によ
りばらつきが生じても、エミッタ寸法やエミッタ−ベー
ス間耐圧に影響を与えないため、安定したトランジスタ
を提供できる。
【図面の簡単な説明】
【図１】本発明の第一の実施例による半導体装置の縦断
面図。
面図。
【図２】本発明の第一の実施例作製方法を示す主要工程
の断面図。
の断面図。
【図３】従来技術の半導体装置を示す断面図。
１ ｐ- 型シリコン基板 ２ ｎ+ 型埋込層 ３ ｐ+ 型埋込層 ４ ｎ型シリコン層 ５ ロコス層 ６ シリコン酸化膜 ６ａ シリコン窒化膜 ７ ｎ+ 型多結晶シリコン層 ８ ｐ+ 型多結晶シリコン層 ９ ｎ+ 型シリコン領域 １０ シリコン窒化膜 １０ａ シリコン酸化膜 １１ シリコン酸化膜 １２ 真性ベース層 １３ ｐ+ 型多結晶シリコン膜 １４ シリコン酸化膜 １５ ｎ+ 型多結晶シリコン層 １６ エミッタ １７ Ａｌ系電極
Claims (8)
- 【請求項１】 ベース電極用ｐ+型多結晶シリコン層が
接続用ｐ+型多結晶シリコン膜を介して眞性ベース層と
接続されるバイポーラ型半導体装置において、該ｐ+型
多結晶シリコン層の側面を該ｐ+型多結晶シリコン層上
部に形成された第２の絶縁膜の側面位置より後退させ、
該ｐ+型多結晶シリコン層の全側面とｐ+型多結晶シリコ
ン層下部の第１の絶縁膜とにより形成されるひさし状構
造部分に、該ｐ+型多結晶シリコン膜が形成されてなる
バイポーラ型半導体装置。 - 【請求項２】 前記第二の絶縁膜よりの後退量が前記接
続用ｐ+型多結晶シリコン膜の膜の厚みの１／２以上で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 第一の絶縁膜がシリコン酸化膜またはシ
リコン窒化膜、あるいはこれらの複合膜であることを特
徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 第二の絶縁膜がシリコン窒化膜またはシ
リコン酸化膜、あるいはこれらの多層膜であることを特
徴とする請求項１ないし３の何れか１項に記載の半導体
装置。 - 【請求項５】 ｎ型半導体層上に第一の絶縁膜、ｐ+型
多結晶シリコン層および第二の絶縁膜を順次形成する工
程と、ＰＲにより第二の絶縁膜とｐ+型多結晶シリコン
層の一部を順次異方性エッチングし開口を形成する工程
と、ｐ+型多結晶シリコン層の側面をエッチングして第
２の絶縁膜の側面位置より後退させる工程と、前記第一
の絶縁膜を等方性エッチングし前記ｎ型半導体層表面を
露出し、かつ第一の絶縁膜側面をｐ+型多結晶シリコン
層の側面より後退させてひさし状構造部分を形成させる
工程と、選択的結晶成長法によりｎ型半導体層表面に眞
性ベース層を成長させ、かつ開口内に露出したｐ+型多
結晶シリコン層の全側面および底面にｐ+型多結晶シリ
コン膜を成長させ、かつ前記ｎ型半導体層が前記ｐ+型
多結晶シリコン膜の底面と側面とで接続されるように形
成する工程と、前記開口内の前記第二の絶縁膜および前
記ｐ+型多結晶シリコン膜の側面にシリコン酸化膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項６】 前記第二の絶縁膜よりの後退量が前記接
続用ｐ+型多結晶シリコン膜の膜の厚みの１／２以上で
あることを特徴とする請求項５に記載の半導体装置の製
造方法。 - 【請求項７】 第一の絶縁膜がシリコン酸化膜またはシ
リコン窒化膜、あるいはこれらの複合膜であることを特
徴とする請求項５または６に記載の半導体装置の製造方
法。 - 【請求項８】 第二の絶縁膜がシリコン窒化膜またはシ
リコン酸化膜、あるいはこれらの多層膜であることを特
徴とする請求項５〜７の何れかに記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15579298A JPH11354530A (ja) | 1998-06-04 | 1998-06-04 | バイポーラ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15579298A JPH11354530A (ja) | 1998-06-04 | 1998-06-04 | バイポーラ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354530A true JPH11354530A (ja) | 1999-12-24 |
Family
ID=15613543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15579298A Pending JPH11354530A (ja) | 1998-06-04 | 1998-06-04 | バイポーラ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013252A1 (de) * | 2000-08-09 | 2002-02-14 | Infineon Technologies Ag | Verfahren zur herstellung eines bipolartransistors |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1998
- 1998-06-04 JP JP15579298A patent/JPH11354530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013252A1 (de) * | 2000-08-09 | 2002-02-14 | Infineon Technologies Ag | Verfahren zur herstellung eines bipolartransistors |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
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