JPH03171632A - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法Info
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- JPH03171632A JPH03171632A JP2217251A JP21725190A JPH03171632A JP H03171632 A JPH03171632 A JP H03171632A JP 2217251 A JP2217251 A JP 2217251A JP 21725190 A JP21725190 A JP 21725190A JP H03171632 A JPH03171632 A JP H03171632A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66272—Silicon vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ．産業上の利用分野
本発明は、半導体デバイスに関するものであり、特に、
バイポーラ・トランジスタとその製法に関するものであ
る。
バイポーラ・トランジスタとその製法に関するものであ
る。
Ｂ．従来の技術
縦型バイポーラ・トランジスタを製造する場合、一般に
デバイスのフレクタ・ベース間キャパシタンスＣｃｂ
（すなわち、隣接するベース領域とコレクタ領域の間の
キャバシタンス）を最小にすることが望ましい。このキ
ャパシタンスは、一般にデバイスのスイッチング速度を
減少させ、デバイスのスイッチ電圧を増大させるという
好ましくない影響を与える。また、デバイスのベースの
幅を最小にすることも望ましく、ベースの幅が狭いと一
般に性能が改善される。
デバイスのフレクタ・ベース間キャパシタンスＣｃｂ
（すなわち、隣接するベース領域とコレクタ領域の間の
キャバシタンス）を最小にすることが望ましい。このキ
ャパシタンスは、一般にデバイスのスイッチング速度を
減少させ、デバイスのスイッチ電圧を増大させるという
好ましくない影響を与える。また、デバイスのベースの
幅を最小にすることも望ましく、ベースの幅が狭いと一
般に性能が改善される。
望ましくないコレクタ・ベース間キャバシタンスを最小
にするための方法の１つは、デバイスノベース領域とコ
レクタ領域の間のＰ−Ｎ接合領域を最小にすることであ
る。このキャパシタンスＣｃｂはまた、ベース接点とデ
バイスのコレクタ領域の間隔が増大するにつれて減少す
る。しかし、この目的は、一般にベース領域に対して信
頼性のある抵抗の低い電気的接続を行なうという要件と
矛盾する。このような接続は、大型の付随的ベース領域
と、デバイスの表面に近い位置にある大型の付随的ベー
ス接点とを使用して行なうことが多く、ベース・コレク
タのＰ−Ｎ接合の面積が増大する。
にするための方法の１つは、デバイスノベース領域とコ
レクタ領域の間のＰ−Ｎ接合領域を最小にすることであ
る。このキャパシタンスＣｃｂはまた、ベース接点とデ
バイスのコレクタ領域の間隔が増大するにつれて減少す
る。しかし、この目的は、一般にベース領域に対して信
頼性のある抵抗の低い電気的接続を行なうという要件と
矛盾する。このような接続は、大型の付随的ベース領域
と、デバイスの表面に近い位置にある大型の付随的ベー
ス接点とを使用して行なうことが多く、ベース・コレク
タのＰ−Ｎ接合の面積が増大する。
米国特許第３ＥＩＯ０６５ １号明細書には、マスクを
かけた半導体領域の上に多結晶層を付着させたトランジ
スタ構造が開示されている。この付着の結果、半導体材
料の上は単結晶領域が得られ、マスクをかけた絶縁材料
の上に連続した多結晶領域が得られる。次に、単結晶領
域中に能動デバイス領域を形成し、多結晶領域へのデバ
イス接点を形成する。
かけた半導体領域の上に多結晶層を付着させたトランジ
スタ構造が開示されている。この付着の結果、半導体材
料の上は単結晶領域が得られ、マスクをかけた絶縁材料
の上に連続した多結晶領域が得られる。次に、単結晶領
域中に能動デバイス領域を形成し、多結晶領域へのデバ
イス接点を形成する。
米国特許第４４８３７２８号明細書には、基板シリコン
を酸化して、デバイスのエミッタと付随的ベース領域／
接点の間に分離スペーサを形成した、縦型バイポーラ・
トランジスタが開示されている。
を酸化して、デバイスのエミッタと付随的ベース領域／
接点の間に分離スペーサを形成した、縦型バイポーラ・
トランジスタが開示されている。
米国特許第４４２８ １ １ １号明細書には、能動性
のベース、コレクタ、およびエミッタ領域を形成する層
を分子線エピタキシ（ＭＢＥ）によって成長させた、縦
型パイポーラ・トランジスタが開示されている。次に、
これらの層を加工して、トランジスタおよびトランジス
タへのデバイス接点を形成する。
のベース、コレクタ、およびエミッタ領域を形成する層
を分子線エピタキシ（ＭＢＥ）によって成長させた、縦
型パイポーラ・トランジスタが開示されている。次に、
これらの層を加工して、トランジスタおよびトランジス
タへのデバイス接点を形成する。
Ｃ．発明が解決しようとする課題
本発明の目的は、新規の改良された縦型パイボーラ・ト
ランジスタを提供することにある。
ランジスタを提供することにある。
本発明の目的には、従来の技術と比較してコレクタ・ベ
ース間キャパシタンスが低下した、トランジスタを提供
することも含まれる。
ース間キャパシタンスが低下した、トランジスタを提供
することも含まれる。
本発明の目的には、極めて狭く、高度に均一なベース領
域を有する、上記のトランジスタを提供することも含ま
れる。
域を有する、上記のトランジスタを提供することも含ま
れる。
本発明の目的には、実質的ベース領域への電気的接触を
行なうための、細くて抵抗の低い付随的ベース領域を有
する、上記のトランジスタを提供することも含まれる。
行なうための、細くて抵抗の低い付随的ベース領域を有
する、上記のトランジスタを提供することも含まれる。
本発明の目的には、このようなトランジスタを製造する
方法を提供することも含まれる。
方法を提供することも含まれる。
Ｄ．課題を解決するための手段
本発明の１実施例によれば、第１の導電型の領域を有す
る半導体材料の基板を設け、この領域上に、第２の導電
型のエピタキシャル半導体材料の第１の層を形成し、第
１の層の上に、第１の層よりドーパント濃度が高い第２
の導電型のエピタキシャル半導体材料の第２の層を形成
し、第２の層の一部を酸化し、第２の層の酸化した部分
を除去して、第１の層の一部を露出させ、第１の層の露
出した部分で実質的ベース領域を形成する工程からなる
、トランジスタの製造に使用する新規な改良された方法
が提供される。第１および第２の層を形成する工程は、
低温、超高真空のエピタキシャル付着工程を使用して行
なうことが好ましい。
る半導体材料の基板を設け、この領域上に、第２の導電
型のエピタキシャル半導体材料の第１の層を形成し、第
１の層の上に、第１の層よりドーパント濃度が高い第２
の導電型のエピタキシャル半導体材料の第２の層を形成
し、第２の層の一部を酸化し、第２の層の酸化した部分
を除去して、第１の層の一部を露出させ、第１の層の露
出した部分で実質的ベース領域を形成する工程からなる
、トランジスタの製造に使用する新規な改良された方法
が提供される。第１および第２の層を形成する工程は、
低温、超高真空のエピタキシャル付着工程を使用して行
なうことが好ましい。
本発明の他の実施例によれば、第１の導電型の領域を含
む半導体材料の基板と、この領域を被覆する第２の導電
型のエピタキシャル半導体材料の第１の層と、第１の層
を被覆する第１の履よりドーパント濃度が高い第２の導
電型のエピタキシャル半導体材料の第２の層からなり、
第２の層が第１の層を露出する開口を画定し、第１の層
の露出部分が実質的ベース領域を形成することを特徴と
する、縦型バイポーラ・トランジスタが提供される。
む半導体材料の基板と、この領域を被覆する第２の導電
型のエピタキシャル半導体材料の第１の層と、第１の層
を被覆する第１の履よりドーパント濃度が高い第２の導
電型のエピタキシャル半導体材料の第２の層からなり、
第２の層が第１の層を露出する開口を画定し、第１の層
の露出部分が実質的ベース領域を形成することを特徴と
する、縦型バイポーラ・トランジスタが提供される。
Ｅ．実施例
第１Ａ図を参照すると、半導体チップ１０の一部がＰ型
単結晶シリコン半導体材料の基板１１を有し、この基板
はその上にＮ＋型シリコンのサブコレクタ領域１２、お
よびこれを覆うＮ一型シリコンのエピタキシャルＪ１１
４が設けられている。
単結晶シリコン半導体材料の基板１１を有し、この基板
はその上にＮ＋型シリコンのサブコレクタ領域１２、お
よびこれを覆うＮ一型シリコンのエピタキシャルＪ１１
４が設けられている。
″Ｎ″および”Ｐ″型半導体材料とは、ドーパントの導
電型、および該当する場合には材料のドーパントの相対
濃度を示す。
電型、および該当する場合には材料のドーパントの相対
濃度を示す。
１対の間隔を置いた分離トレンチ１８Ａ１ １ＢＢが、
エピタキシャル層１４の表面から下方に延び、サブコレ
クタ層１２を貫通して基板１１に達し、これにより後で
製作するトランジスタを含むデバイス領域ｌ８を電気的
に分離する。トレンチ１６Ａ１ １ＢＢはそれぞれ、電
気絶縁性のライニングまたは壁２ＯＡ１２０Ｂを含む。
エピタキシャル層１４の表面から下方に延び、サブコレ
クタ層１２を貫通して基板１１に達し、これにより後で
製作するトランジスタを含むデバイス領域ｌ８を電気的
に分離する。トレンチ１６Ａ１ １ＢＢはそれぞれ、電
気絶縁性のライニングまたは壁２ＯＡ１２０Ｂを含む。
壁２ＯＡ１２０Ｂ内のトレンチには、適当な材料、たと
えば、２２Ａ１２２Ｂで示すような実質的多結晶シリコ
ンを充填する。
えば、２２Ａ１２２Ｂで示すような実質的多結晶シリコ
ンを充填する。
高度にドーピングしたＮ＋型シリコンのサブコレクタの
リ−チスルー領域２４は、エピタキシャル層１４の表面
から下方に延び、サブコレクタ領域１２と接している。
リ−チスルー領域２４は、エピタキシャル層１４の表面
から下方に延び、サブコレクタ領域１２と接している。
このリーチスルー領域は、デバイス領域１８の右側に位
置している。連続した、厚み４００オングストロームの
二酸化シリコ７（ＳｉＯ２）層２６と、窒化シリコン（
ｓｉ３Ｎ４）層２８が、エピタキシャル層１４および分
離トレン．チ１８Ａ１ １６Ｂを含むチップ１ｏの表面
を覆っている。酸化物層２６および窒化物層２８は、パ
ターン付けされ、デバイス領域１８中の分離トレンチＩ
Ｅ３Ａと１８Ｂのほぼ中間に、エピタキシャル層１４の
一部を露出させる開口３ｏを形成する。
置している。連続した、厚み４００オングストロームの
二酸化シリコ７（ＳｉＯ２）層２６と、窒化シリコン（
ｓｉ３Ｎ４）層２８が、エピタキシャル層１４および分
離トレン．チ１８Ａ１ １６Ｂを含むチップ１ｏの表面
を覆っている。酸化物層２６および窒化物層２８は、パ
ターン付けされ、デバイス領域１８中の分離トレンチＩ
Ｅ３Ａと１８Ｂのほぼ中間に、エピタキシャル層１４の
一部を露出させる開口３ｏを形成する。
上記の第ＩＡ図の構造は、一般に従来型のものであり、
周知の多数の半導体技術のいずれかにより形成すること
ができることは、当業者には容易に理解できよう。たと
えば、米国特許第４４７３５９８号および第４１０４０
８６号明細書は、それぞれ第１図に示すタイプのトレン
チで分離した、ドーピングしたシリコン領域を形成する
方法を開示している。サブコレクタ・リーチスルー領域
２４は、従来のイオン注入（Ｉ／Ｉ）または拡散技術に
より形成し、層２６、２８は、従来の化学蒸着（ＣＶＤ
）法により成長させることができる。
周知の多数の半導体技術のいずれかにより形成すること
ができることは、当業者には容易に理解できよう。たと
えば、米国特許第４４７３５９８号および第４１０４０
８６号明細書は、それぞれ第１図に示すタイプのトレン
チで分離した、ドーピングしたシリコン領域を形成する
方法を開示している。サブコレクタ・リーチスルー領域
２４は、従来のイオン注入（Ｉ／Ｉ）または拡散技術に
より形成し、層２６、２８は、従来の化学蒸着（ＣＶＤ
）法により成長させることができる。
層２６等の酸化物層は、従来の熱酸化法で形成すること
かできる。下記の工程のより詳しい考察からも理解され
るように、ＪＩ２Ｂ、２８の正確な厚みは、本発明の実
施にとって重要ではない。
かできる。下記の工程のより詳しい考察からも理解され
るように、ＪＩ２Ｂ、２８の正確な厚みは、本発明の実
施にとって重要ではない。
本発明の方法をわかりやすく図示するため、第ＩＢ図な
いし第ＩＭ図に第ＩＡ図を拡大して、開口３０の周囲の
領域を示す。第ＩＥ図ないし第１Ｌ図は、対称形のデバ
イスの左側を示す。
いし第ＩＭ図に第ＩＡ図を拡大して、開口３０の周囲の
領域を示す。第ＩＥ図ないし第１Ｌ図は、対称形のデバ
イスの左側を示す。
第ＩＢ図を参照すると、厚み約４００オングストローム
のＰ型エピタキシャル・シリコンの層３２をデバイスの
表面上に形成する。層３２は、Ｂ．Ｓ．マイヤーソン（
Ｍｅｙｅｒｓｏｎ）、「超高真空化学蒸着による低温シ
リコン・エビタキシ（Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ
Ｓｉｌｉｃｏｎ Ｅｐｆｔａｘｙ ｂｙ Ｕｌｔｒａ
ｈｆｇｈＶａｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）Ｊ １ＡｐｐｌｉｅｄＰｈｙ
ｓｉｃｓ Ｌｅｔｔｅｒ、Ｖｏｌ．４８、Ｎｏ．１２、
１９８６年３月２４日、ｐｐ．７９７〜７９９に記載の
低温超高真空エピタキシャル技術によって形成すること
が好ましい。この方法で形成したエピタキシャル・シリ
コン層は、きわめて鋭利に画定されたドーピング・プロ
フィルを持つことが知られている。このように形成した
層３２は、開口３０内のエピタキシャル層１４を覆う単
結晶構造と、窒化物層２８を覆う多結晶構造を有する。
のＰ型エピタキシャル・シリコンの層３２をデバイスの
表面上に形成する。層３２は、Ｂ．Ｓ．マイヤーソン（
Ｍｅｙｅｒｓｏｎ）、「超高真空化学蒸着による低温シ
リコン・エビタキシ（Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ
Ｓｉｌｉｃｏｎ Ｅｐｆｔａｘｙ ｂｙ Ｕｌｔｒａ
ｈｆｇｈＶａｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）Ｊ １ＡｐｐｌｉｅｄＰｈｙ
ｓｉｃｓ Ｌｅｔｔｅｒ、Ｖｏｌ．４８、Ｎｏ．１２、
１９８６年３月２４日、ｐｐ．７９７〜７９９に記載の
低温超高真空エピタキシャル技術によって形成すること
が好ましい。この方法で形成したエピタキシャル・シリ
コン層は、きわめて鋭利に画定されたドーピング・プロ
フィルを持つことが知られている。このように形成した
層３２は、開口３０内のエピタキシャル層１４を覆う単
結晶構造と、窒化物層２８を覆う多結晶構造を有する。
層３２のドーバント濃度は、約Ｉ Ｘ １ ０１９原子
／ｃｍ３未満とすることが好ましい。
／ｃｍ３未満とすることが好ましい。
一例として、この低温エビタキシ法は、デバイスを流動
するＳ ｉ Ｈ４／Ｈ２とＢ２Ｈ６（ドーパント）の混
合気体中に入れ、温度約７００℃、圧力は約１０−３ト
ル未満で、所期の厚みが得られる時間だけ処理する。一
般に、このような低温超高真空エピタキシャル法では、
温度約５００〜８００℃、圧力約１０−４〜１０−２ト
ルで付着を行なう。
するＳ ｉ Ｈ４／Ｈ２とＢ２Ｈ６（ドーパント）の混
合気体中に入れ、温度約７００℃、圧力は約１０−３ト
ル未満で、所期の厚みが得られる時間だけ処理する。一
般に、このような低温超高真空エピタキシャル法では、
温度約５００〜８００℃、圧力約１０−４〜１０−２ト
ルで付着を行なう。
領域１４と層３２との境界にヘテロ接合を形成するため
に、任意選択により限定された量のＧｅを導入する場合
も、ほぼ同じ方法を用いることができる。周知のように
、上記のへテロ接合は、そのトランジスタ接合における
禁止帯の幅を小さくする利点がある。
に、任意選択により限定された量のＧｅを導入する場合
も、ほぼ同じ方法を用いることができる。周知のように
、上記のへテロ接合は、そのトランジスタ接合における
禁止帯の幅を小さくする利点がある。
上述のものと（Ｂ２Ｈ６ドーパントを使用しないことを
除いて）ほぼ同じ低温エピタキシャル法により、層３２
の表面上に、任意選択で厚み約３００オングストローム
の実質的（ドーピングしない）エピタキシャル・シリコ
ンの層３４を形成する。
除いて）ほぼ同じ低温エピタキシャル法により、層３２
の表面上に、任意選択で厚み約３００オングストローム
の実質的（ドーピングしない）エピタキシャル・シリコ
ンの層３４を形成する。
やはり同一の方法を用いて、層３４の表面上に、厚み約
１０００オングストロームの高度にドーピングしたＰ＋
＋型のエピタキシャル・シリコンの層３６を形成する。
１０００オングストロームの高度にドーピングしたＰ＋
＋型のエピタキシャル・シリコンの層３６を形成する。
層３６は、ドーバントの濃度を約５Ｘ１０２０原子／ｃ
ｍ３を超える濃度に調整して形成することが好ましい。
ｍ３を超える濃度に調整して形成することが好ましい。
この低温エピタキシャル法の使用により、ドーバント濃
度の異なる少なくとも２種類の比較的薄いエピタキシャ
ル・シリコン層を形成することが、下記に詳述する本発
明の主要な特長である。
度の異なる少なくとも２種類の比較的薄いエピタキシャ
ル・シリコン層を形成することが、下記に詳述する本発
明の主要な特長である。
次に第ｔＣ図を参照すると、層３６の表面上に、厚み約
２５０オングストロームのドーピングしないシリコン層
３８をコンフォーマルに形成する。
２５０オングストロームのドーピングしないシリコン層
３８をコンフォーマルに形成する。
層３８は、低温法、たとえば従来のＣＶＤ法（多結晶シ
リコンを生成）または低温エピタキシャル成長法（単結
晶シリコンを生成）のいずれかによって形成し、層３２
、３４、３Ｂのドーパント・プロフィルに影響を与えな
いようにする。層３８としては、後の酸化工程に耐える
材料、たとえば、上述の僅かにドーピングしたシリコン
、または窒化物を選択する。層３８を使用することは、
本発明の特長の１つであり、次に述べるように、後に絶
縁側壁を形成することができる。
リコンを生成）または低温エピタキシャル成長法（単結
晶シリコンを生成）のいずれかによって形成し、層３２
、３４、３Ｂのドーパント・プロフィルに影響を与えな
いようにする。層３８としては、後の酸化工程に耐える
材料、たとえば、上述の僅かにドーピングしたシリコン
、または窒化物を選択する。層３８を使用することは、
本発明の特長の１つであり、次に述べるように、後に絶
縁側壁を形成することができる。
層３２、３４、３Ｂ、３８を形成した後、これらの層の
、開口３０の真上に延びた領域を従来のフォトレジスト
・マスキングおよびエッチングにより除去する（図示せ
ず）。層３２、３４，３Ｂ、３８の位置決めされた部分
は、周知の方法で金属の電気的接続を行なうのに十分な
距離だけ、開口３０を越えて横方向に延ばしておく。
、開口３０の真上に延びた領域を従来のフォトレジスト
・マスキングおよびエッチングにより除去する（図示せ
ず）。層３２、３４，３Ｂ、３８の位置決めされた部分
は、周知の方法で金属の電気的接続を行なうのに十分な
距離だけ、開口３０を越えて横方向に延ばしておく。
層３２、３４、３Ｂ、３８のエッチングに続いて、デバ
イスの上に、厚み約５００オングストロームの二酸化シ
リコン層４０をコンフォーマルに形成する。層４０の上
には、窒化シリコンの層４２をコンフォーマルに形成す
る。層４０，４２はいずれも、従来の低温プラズマＣＶ
Ｄ法によって形或することができる。
イスの上に、厚み約５００オングストロームの二酸化シ
リコン層４０をコンフォーマルに形成する。層４０の上
には、窒化シリコンの層４２をコンフォーマルに形成す
る。層４０，４２はいずれも、従来の低温プラズマＣＶ
Ｄ法によって形或することができる。
次に、第ＩＤ図を参照すると、異方性反応性イオン・エ
ッチング（Ｒ Ｉ Ｅ）を従来のフォトレジスト・マス
ク（図示されていない）と併用して、開口３０内に中心
を持つ開口４４を形成する。開口４４は、層３８、４０
，４２を貫通し、層３６のほぼ半分（５００オングスト
ローム）まで延びている。開口４４のエッチングには、
たとえば、ＣＦ４プラズマを使用する。
ッチング（Ｒ Ｉ Ｅ）を従来のフォトレジスト・マス
ク（図示されていない）と併用して、開口３０内に中心
を持つ開口４４を形成する。開口４４は、層３８、４０
，４２を貫通し、層３６のほぼ半分（５００オングスト
ローム）まで延びている。開口４４のエッチングには、
たとえば、ＣＦ４プラズマを使用する。
次に、第ＩＥ図を参照すると、エピタキシャル・シリコ
ン層３６の、開口４４中に露出した部分を熱酸化して、
領域４６を二酸化シリコンに変換する。この熱酸化は、
下のシリコン層のドーバント・プロフィルが熱の影響を
受けないように、低温、高圧で行なうことが好ましい。
ン層３６の、開口４４中に露出した部分を熱酸化して、
領域４６を二酸化シリコンに変換する。この熱酸化は、
下のシリコン層のドーバント・プロフィルが熱の影響を
受けないように、低温、高圧で行なうことが好ましい。
酸化工程は、たとえば、温度６００℃、圧力約１０気圧
の水蒸気に約２５分間露出して行なう。この酸化工程の
温度を約７００℃未満に制御することにより、工程はシ
リコン層３８と３４の両方に対して高度に選択的（約１
０倍）になる。
の水蒸気に約２５分間露出して行なう。この酸化工程の
温度を約７００℃未満に制御することにより、工程はシ
リコン層３８と３４の両方に対して高度に選択的（約１
０倍）になる。
層３６は、実質的の層３４よりはるかに速く酸化するた
め、酸化工程は層３４でかなり遅くなる。
め、酸化工程は層３４でかなり遅くなる。
得られた酸化物領域４６は、開口４４中に露出した層３
６（酸化物領域４６も上方に成長する）、きわめて薄い
層３４の上部、および多結晶層３８の下の、開口４４の
周囲より約５００オングストローム横方向に延びた層３
６の部分のすべてを含んでいる。この熱酸化工程により
、層３８の縁部３８Ａが、さらに約１００オングストロ
ームの厚みに酸化される。
６（酸化物領域４６も上方に成長する）、きわめて薄い
層３４の上部、および多結晶層３８の下の、開口４４の
周囲より約５００オングストローム横方向に延びた層３
６の部分のすべてを含んでいる。この熱酸化工程により
、層３８の縁部３８Ａが、さらに約１００オングストロ
ームの厚みに酸化される。
本発明の方法では、次に等方性（湿式）エッチング、ま
たは異方性（乾式）エッチングのいずれかを行なう。ま
ず湿式エッチングを用いた実施例を第ＩＦ図を参照して
説明し、次に乾式エッチングを用いた実施例を第ＩＦ“
図を参照して説明する。どちらの実施例を使用しても、
第ＩＧ図以降の工程は同一である。
たは異方性（乾式）エッチングのいずれかを行なう。ま
ず湿式エッチングを用いた実施例を第ＩＦ図を参照して
説明し、次に乾式エッチングを用いた実施例を第ＩＦ“
図を参照して説明する。どちらの実施例を使用しても、
第ＩＧ図以降の工程は同一である。
次に、第ＩＦ図を参照すると、デバイスをＢＨＦまたは
希ＨＦ等のエッチャントに浸漬して、酸化物領域４６お
よび３８Ａを除去する。このエッチング工程により、窒
化物４２の下の開口４４の縁部から約ｔｏｏｏ〜２００
０オングストローム横に延びた酸化物層４０の部分をさ
らに除去する。
希ＨＦ等のエッチャントに浸漬して、酸化物領域４６お
よび３８Ａを除去する。このエッチング工程により、窒
化物４２の下の開口４４の縁部から約ｔｏｏｏ〜２００
０オングストローム横に延びた酸化物層４０の部分をさ
らに除去する。
第ＩＦ“図に示す代替実施例について説明すると、−デ
バイスに適当なマスキング（図示せず）を行ない、たと
えば、下のシリコン層３４に対して酸化物層４６を選択
的にエッチングするＣＦ４／Ｃ Ｈ Ｆ ３／ Ａ ｒ
プラズマを使用したＲＩＥを行なう。このエッチングに
より、垂直な露出した側壁を有するスペーサ４６が残り
、上記の層４０のアンダーエッチングが避けられる。（
後の工程ＩＧからＩＭまでは、湿式エッチングを用いて
も乾式エッチングを用いても、同一である。しかし、層
４０のアンダーエッチはない。） 上述のように、軽度にドーピングしたエピタキシャル・
シリコンの領域（層３４または層３２あるいはその両方
）を覆う、これより高度にドーピングしたエピタキシャ
ル・シリコン［１（層３Ｂ）を使用することが、本発明
の主要な特長である。
バイスに適当なマスキング（図示せず）を行ない、たと
えば、下のシリコン層３４に対して酸化物層４６を選択
的にエッチングするＣＦ４／Ｃ Ｈ Ｆ ３／ Ａ ｒ
プラズマを使用したＲＩＥを行なう。このエッチングに
より、垂直な露出した側壁を有するスペーサ４６が残り
、上記の層４０のアンダーエッチングが避けられる。（
後の工程ＩＧからＩＭまでは、湿式エッチングを用いて
も乾式エッチングを用いても、同一である。しかし、層
４０のアンダーエッチはない。） 上述のように、軽度にドーピングしたエピタキシャル・
シリコンの領域（層３４または層３２あるいはその両方
）を覆う、これより高度にドーピングしたエピタキシャ
ル・シリコン［１（層３Ｂ）を使用することが、本発明
の主要な特長である。
高度にドーピングしたエピタキシャル・シリコン（層３
６）は、これより軽くドーピングしたエピタキシャル・
シリコン（層３４）より速く酸化するため、酸化（第１
Ｅ図）およびこれに続くエッチング（第ＩＦ図）の使用
により、後に形成する縦型バイポーラ・トランジスタ用
のきわめて細いベース領域（残存層３２、３４）を画定
することができる。実質的シリコン層３４の形成は任意
選択である。これは、酸化で、したがってエッチングで
所期の選択性が得られるように、層３６および３２のド
ーバント濃度を変えることができるからである。
６）は、これより軽くドーピングしたエピタキシャル・
シリコン（層３４）より速く酸化するため、酸化（第１
Ｅ図）およびこれに続くエッチング（第ＩＦ図）の使用
により、後に形成する縦型バイポーラ・トランジスタ用
のきわめて細いベース領域（残存層３２、３４）を画定
することができる。実質的シリコン層３４の形成は任意
選択である。これは、酸化で、したがってエッチングで
所期の選択性が得られるように、層３６および３２のド
ーバント濃度を変えることができるからである。
次に、第ＩＧ図を参照すると、デバイスをたとえば、７
００℃、１０気圧の水蒸気で、約５０分間、２回目の低
温高圧熱酸化工程にかける。これにより、層３８の下に
、開口４４の縁部から横方向に約１０００オングストロ
ーム延びた、二酸化シリコンのスペーサ４８が、層３６
の縁部に形成される。（このスペーサ４８は、ｌ’ＩＩ
Ｆ”図（７）乾式エッチング後にすでに所定の位置に形
成されており、この工程で僅かに厚くなる。）この同じ
熱酸化工程により、多結晶シリコン層３８の露出した表
面上に酸化物の薄い層５０（約１００〜３００オングス
トローム）がさらに形成される。下記に詳細に説明する
ように、スペーサ４８は、付随的ペース領域をエミッタ
接点から分離する絶縁体の一部として使用される。
００℃、１０気圧の水蒸気で、約５０分間、２回目の低
温高圧熱酸化工程にかける。これにより、層３８の下に
、開口４４の縁部から横方向に約１０００オングストロ
ーム延びた、二酸化シリコンのスペーサ４８が、層３６
の縁部に形成される。（このスペーサ４８は、ｌ’ＩＩ
Ｆ”図（７）乾式エッチング後にすでに所定の位置に形
成されており、この工程で僅かに厚くなる。）この同じ
熱酸化工程により、多結晶シリコン層３８の露出した表
面上に酸化物の薄い層５０（約１００〜３００オングス
トローム）がさらに形成される。下記に詳細に説明する
ように、スペーサ４８は、付随的ペース領域をエミッタ
接点から分離する絶縁体の一部として使用される。
上述のように、層３８は本発明のこの実施例の重要な特
長である。具体的には、本発明の発明者は、層３８の使
用により、上を覆う層４０、４２のバーズ・ピークの形
成や層３６の侵食なしに、層３８の酸化（第１Ｅ図）、
除去（第ＩＦ図）、および再酸化（第ＩＧ図）が行なわ
れることを発見した。
長である。具体的には、本発明の発明者は、層３８の使
用により、上を覆う層４０、４２のバーズ・ピークの形
成や層３６の侵食なしに、層３８の酸化（第１Ｅ図）、
除去（第ＩＦ図）、および再酸化（第ＩＧ図）が行なわ
れることを発見した。
次に、第１Ｈ図を参照すると、従来のＣＶＤを使用して
、デバイスの上に、厚み約５００オングストロームの窒
化シリコン層５２をコンフォーマルに形成する。第１工
図に示すように、次に従来のＣＶＤを使用して、デバイ
スの上に、厚み約２０００オングストロームの二酸化シ
リコン層５４をフンフォーマルに形成する。この最後の
２つの図面から、窒化物層５２が最上部の窒化物層４２
のアンダーカット縁をライニングする間に、酸化物層５
４はそのアンダーカットを充填するのに十分な厚みにな
ることが分かる。このように、酸化物層５４は、開口４
４の壁面上に、一般に平滑な垂直なライナを形成する。
、デバイスの上に、厚み約５００オングストロームの窒
化シリコン層５２をコンフォーマルに形成する。第１工
図に示すように、次に従来のＣＶＤを使用して、デバイ
スの上に、厚み約２０００オングストロームの二酸化シ
リコン層５４をフンフォーマルに形成する。この最後の
２つの図面から、窒化物層５２が最上部の窒化物層４２
のアンダーカット縁をライニングする間に、酸化物層５
４はそのアンダーカットを充填するのに十分な厚みにな
ることが分かる。このように、酸化物層５４は、開口４
４の壁面上に、一般に平滑な垂直なライナを形成する。
次に、第１Ｊ図を参照すると、たとえば、ＣＦ４／ Ｃ
Ｈ Ｆ ａ ／ Ａ ｒプラズマを使用したＲＩＥを
用いて、酸化物層５４の水平部分を除去する。このＲＩ
Ｅ工程は、窒化物層５２上で遅くなり、開口４４内に垂
直な酸化物の側壁が残る。次に、デバイスでたとえば、
ＣＱｚ／０２／Ａｒプラズマを使用した別のＲＩＥを行
なって、窒化物層５２の露出した部分を除去する。この
最後のエッチングは、酸化物層４８が開口４４の底部で
露出すると遅くなり、窒化物層４２の内部までは延びる
ことができない。
Ｈ Ｆ ａ ／ Ａ ｒプラズマを使用したＲＩＥを
用いて、酸化物層５４の水平部分を除去する。このＲＩ
Ｅ工程は、窒化物層５２上で遅くなり、開口４４内に垂
直な酸化物の側壁が残る。次に、デバイスでたとえば、
ＣＱｚ／０２／Ａｒプラズマを使用した別のＲＩＥを行
なって、窒化物層５２の露出した部分を除去する。この
最後のエッチングは、酸化物層４８が開口４４の底部で
露出すると遅くなり、窒化物層４２の内部までは延びる
ことができない。
次に、第ＩＫ図を参照すると、デバイスをＢＨＦまたは
希ＨＦ等のエッチャントに浸漬して、開口４４の底部の
酸化物領域４８の露出した部分を除去し、下の層３４を
露出させる。このエッチング工程により、酸化物領域４
８の底部に、開口４４から横方向に外方にわずかなアン
ダーカットも形成される。酸化物層５４の側壁部は、エ
ッチングされた層４８に比較して厚いために残っている
。
希ＨＦ等のエッチャントに浸漬して、開口４４の底部の
酸化物領域４８の露出した部分を除去し、下の層３４を
露出させる。このエッチング工程により、酸化物領域４
８の底部に、開口４４から横方向に外方にわずかなアン
ダーカットも形成される。酸化物層５４の側壁部は、エ
ッチングされた層４８に比較して厚いために残っている
。
次に、第ＩＬ図を参照すると、デバイスの表面上に、従
来のＣＶＤを用いて、厚み約１８００オングストローム
の多結晶シリコンの層５６を形成する。この多結晶シリ
コンの層を、従来のフォトリングラフィ・マスキングお
よびエッチングを使用してパターン付けを行ない、第Ｉ
Ｌ図に示すように、開口４４内にエミッタ接点を残す。
来のＣＶＤを用いて、厚み約１８００オングストローム
の多結晶シリコンの層５６を形成する。この多結晶シリ
コンの層を、従来のフォトリングラフィ・マスキングお
よびエッチングを使用してパターン付けを行ない、第Ｉ
Ｌ図に示すように、開口４４内にエミッタ接点を残す。
多結晶シリコンの層５６は、ヒ素等のＮイオンを注入す
る従来の方法を用いて、Ｎ＋の濃度にドーピングするの
が好ましく、次に、デバイスをアニーリングして、第Ｉ
Ｍ図に示すように、エミッタ領域５８を形成する。この
アニーリングは、Ｐ一層３６の残った部分からＰ型のド
ーバントを、実質的多結晶シリコン層３４および層３２
へ押し込む効果も有する。層３４および層３２へのドー
バントの外部拡散により、後に形成するトランジスタの
付随的ベース領域の抵抗が減少する。
る従来の方法を用いて、Ｎ＋の濃度にドーピングするの
が好ましく、次に、デバイスをアニーリングして、第Ｉ
Ｍ図に示すように、エミッタ領域５８を形成する。この
アニーリングは、Ｐ一層３６の残った部分からＰ型のド
ーバントを、実質的多結晶シリコン層３４および層３２
へ押し込む効果も有する。層３４および層３２へのドー
バントの外部拡散により、後に形成するトランジスタの
付随的ベース領域の抵抗が減少する。
次に、第ＩＭ図に示すデバイスを参照すると、開口４４
内の層１４がコレクタを形成し、層３２が・実質的ベー
スを形成する、縦型バイポーラＮＰＮトランジスタが形
成されている。領域５８は、トランジスタのエミッタを
形成し、多結晶シリコンの層５６は、エミッタへの自己
整合接点を形成する。上述のア二一リング工程により、
エピタキシャル・シリコン層３６と３２の間に電気的接
続が形成されるため、層３６は、付随的ベース領域と、
実質的ベース領域３２への付随的ベース接点との機能を
兼ねる。酸化物領域４８は、エミッタ領域５８を付随的
ベース領域から分離する機能を有する。
内の層１４がコレクタを形成し、層３２が・実質的ベー
スを形成する、縦型バイポーラＮＰＮトランジスタが形
成されている。領域５８は、トランジスタのエミッタを
形成し、多結晶シリコンの層５６は、エミッタへの自己
整合接点を形成する。上述のア二一リング工程により、
エピタキシャル・シリコン層３６と３２の間に電気的接
続が形成されるため、層３６は、付随的ベース領域と、
実質的ベース領域３２への付随的ベース接点との機能を
兼ねる。酸化物領域４８は、エミッタ領域５８を付随的
ベース領域から分離する機能を有する。
デバイスを完成するために、開口４４から横方向に離れ
た位置に付随的ベース領域３６への接点を形成し、エミ
ッタ５６への接点と、サブコレクタ・リーチスルー領域
２４（第１Ａ図）への接点を別々に形成することができ
る。これらの金属接点の形成は、周知のものであり、本
明細書では詳細には説明しない。
た位置に付随的ベース領域３６への接点を形成し、エミ
ッタ５６への接点と、サブコレクタ・リーチスルー領域
２４（第１Ａ図）への接点を別々に形成することができ
る。これらの金属接点の形成は、周知のものであり、本
明細書では詳細には説明しない。
得られたトランジスタ６０は、従来のイオン注入法を使
用して得られるものよりはるかに狭い（約５００オング
ストローム）実質的ベース領域（開口４４と位置の合っ
た層３２）を含む。ペース領域はコレクタ領域１４の上
面に形成されるため（従来の技術では一般にコレクタ領
域内に形成される）、トランジスタのＣａｂはきわめて
小さい。
用して得られるものよりはるかに狭い（約５００オング
ストローム）実質的ベース領域（開口４４と位置の合っ
た層３２）を含む。ペース領域はコレクタ領域１４の上
面に形成されるため（従来の技術では一般にコレクタ領
域内に形成される）、トランジスタのＣａｂはきわめて
小さい。
さらに、付随的ベース領域は薄く、所期の通り抵抗が低
く、また実質的ベース領域に自己整合されているため整
合の問題がない。
く、また実質的ベース領域に自己整合されているため整
合の問題がない。
Ｆ．発明の効果
このようにして、狭いベース領域を有する高性能の縦型
ＮＰＮ｝ランジスタを形成する方法が提供される。この
方法により、狭いベース領域を形成する主要な特長とし
て、上部層が下部層より高度にドーピングされた、エピ
タキシャル・シリコンの重なった薄い層が得られる。こ
れらの層は、低温高圧エピタキシャル・シリコン成長に
よって形成することが好ましく、これにより所期のドー
パントの変化が明確な、薄い層が得られる。これらの２
層のエピタキシャル・シリコンを選択性酸化とエッチン
グに使用することにより、付随的ベースと付随的ベース
接点を有する狭いベース領域が形成される。付随的ベー
スとエミッタ領域とを分離する絶縁スベーサを形成する
ためには、いくつかの方法がある。本発明は、半導体ト
ランジスタの形成、特にＶＬＳ Ｉ回路用の高性能バイ
ポーラ・トランジスタの形成に有用である。
ＮＰＮ｝ランジスタを形成する方法が提供される。この
方法により、狭いベース領域を形成する主要な特長とし
て、上部層が下部層より高度にドーピングされた、エピ
タキシャル・シリコンの重なった薄い層が得られる。こ
れらの層は、低温高圧エピタキシャル・シリコン成長に
よって形成することが好ましく、これにより所期のドー
パントの変化が明確な、薄い層が得られる。これらの２
層のエピタキシャル・シリコンを選択性酸化とエッチン
グに使用することにより、付随的ベースと付随的ベース
接点を有する狭いベース領域が形成される。付随的ベー
スとエミッタ領域とを分離する絶縁スベーサを形成する
ためには、いくつかの方法がある。本発明は、半導体ト
ランジスタの形成、特にＶＬＳ Ｉ回路用の高性能バイ
ポーラ・トランジスタの形成に有用である。
第１Ａ図ないし第ＩＦ図、第ＩＦ”図および第ＩＧ図な
いし第ＩＭ図は、本発明の第１の実施例による、バイポ
ーラ・トランジスタの製作の工程を連続的に示す、一連
の断面図である。 １０・・・・半導体チップ、１１・・・・Ｐ型シリコン
基板、１２・・・・サブコレクタ領域、１４・・・・Ｎ
シリコン・エピタキシャルＭｌ、１８Ａ，１８Ｂ・・・
・分離トレンチ、３０、４４・・・・開口。 手 続 補 正 書 （ 方式 ） 平戒 ２年１゛２月 １１ 日
いし第ＩＭ図は、本発明の第１の実施例による、バイポ
ーラ・トランジスタの製作の工程を連続的に示す、一連
の断面図である。 １０・・・・半導体チップ、１１・・・・Ｐ型シリコン
基板、１２・・・・サブコレクタ領域、１４・・・・Ｎ
シリコン・エピタキシャルＭｌ、１８Ａ，１８Ｂ・・・
・分離トレンチ、３０、４４・・・・開口。 手 続 補 正 書 （ 方式 ） 平戒 ２年１゛２月 １１ 日
Claims (34)
- （１）第１の導電型の領域を有する半導体材料の基板を
設けるステップと、 上記領域上に、第２の導電型のエピタキシャル半導体材
料の第１の層を形成するステップと、上記第１の層の上
に、上記第１の層よりドーパント濃度が高い、第２の導
電型のエピタキシャル半導体材料の第２の層を形成する
ステップと、上記第２の層の一部を酸化するステップと
、上記第２の層の上記の酸化された部分を除去して、上
記第１の層の一部を露出させ、上記第１の層の露出した
部分で実質的ベース領域を形成するステップとを含むこ
とを特徴とするトランジスタの製造方法。 - （２）上記半導体材料がシリコンからなり、上記第１お
よび第２の層がシリコンからなることを特徴とする請求
項（１）に記載の方法。 - （３）上記第１および第２の層を形成する上記２つのス
テップが、それぞれ付着中に約５００〜８００℃の範囲
の温度、約１０＾−＾４〜１０＾−＾２トルの範囲の圧
力で、シリコンをエピタキシャル成長させるステップを
含むことを特徴とする請求項（２）に記載の方法。 - （４）上記第２のシリコン層の上記の部分を酸化させる
上記ステップが、上記第２の層を上記第１の層上で酸化
させるために選択した温度の水蒸気に上記第２の層を露
出するステップを含むことを特徴とする請求項（３）に
記載の方法。 - （５）上記第２の層の上記の酸化された部分を除去する
上記ステップが、湿式または乾式エッチャントを用いて
エッチングするステップを含むことを特徴とする請求項
（１）に記載の方法。 - （６）上記第１および第２の層の中間に、実質的エピタ
キシャル半導体材料の第３の層を形成するステップをさ
らに含むことを特徴とする請求項（１）に記載の方法。 - （７）上記第１の導電型の上記の領域が、上記基板を被
覆する絶縁材料のウィンドウで囲まれ、上記第１および
第２の層が上記第１の導電型の上記領域の上では単結晶
構造であり、上記絶縁材料の上では多結晶構造であるこ
とを特徴とする請求項（１）に記載の方法。 - （８）第１の導電型の領域を有する半導体材料の基板を
設けるステップと、 上記領域上に、第２の導電型のエピタキシャル半導体材
料の第１の層を形成するステップと、上記第１の層の上
に、上記第１の層よりドーパント濃度が高い、第２の導
電型のエピタキシャル半導体材料の第２の層を形成する
ステップと、上記第２の層の上に保護材料の第３の層を
形成するステップと、 上記第３の層で異方性エッチングを行なって、上記第２
の層の一部を露出させるステップと、上記第２の層の露
出部分を酸化させるステップと、 上記第２の層の酸化された部分を除去して、上記第１の
層の一部を露出させるステップと、上記第２の層の露出
した縁部上に絶縁材料のスペーサを形成するステップと
を含むことを特徴とする半導体デバイスの製造方法。 - （９）上記半導体材料がシリコンからなり、上記第１お
よび第２の層がシリコンからなることを特徴とする請求
項（８）に記載の方法。 - （１０）上記第１および第２の層を形成する上記２つの
ステップが、それぞれ約５００〜８００℃の範囲の温度
、約１０＾−＾４〜１０＾−＾２トルの範囲の圧力で、
シリコンをエピタキシャル成長させるステップを含むこ
とを特徴とする請求項（９）に記載の方法。 - （１１）上記第２のシリコン層の上記の部分を酸化させ
る上記ステップが、上記第２の層を上記第１の層上で酸
化させるために選択した温度の水蒸気に上記第２の層を
露出するステップを含むことを特徴とする請求項（９）
に記載の方法。 - （１２）上記第２の層の上記の酸化された部分を除去す
る上記ステップが、湿式または乾式エッチャントを用い
てエッチングするステップを含むことを特徴とする請求
項（８）に記載の方法。 - （１３）上記第１および第２の層の中間に、実質的エピ
タキシャル半導体材料の第３の層を形成するステップを
さらに含むことを特徴とする請求項（８）に記載の方法
。 - （１４）上記第１の導電型の上記の領域が、上記基板を
被覆する絶縁材料のウィンドウで囲まれ、上記第１およ
び第２の層が上記第１の導電型の上記領域の上では単結
晶構造であり、上記絶縁材料の上では多結晶構造である
ことを特徴とする請求項（８）に記載の方法。 - （１５）上記第２の層の上記の酸化された部分を除去す
る上記ステップが、上記の層を湿式エッチャントに浸漬
するステップを含むことを特徴とする請求項（８）に記
載の方法。 - （１６）絶縁材料の上記スペーサを形成する上記ステッ
プが、 上記第１および第２の層の露出部分を酸化するステップ
と、 上記第１および第２の層の酸化された部分の上に窒化シ
リコンの層を形成するステップと、窒化シリコンの層の
上に二酸化シリコンの層を形成するステップと、 上記二酸化シリコンおよび窒化シリコンの層の一部と、
上記第１の層の酸化された領域の一部とを除去して、上
記スペーサを残すステップとを含むことを特徴とする請
求項（１５）に記載の方法。 - （１７）上記保護材料の第３の層が、 耐酸化性材料の層と、 上記耐酸化性材料の層の上の絶縁材料の層とを含むスタ
ックからなることを特徴とする請求項（１６）に記載の
方法。 - （１８）上記第２の層の酸化された部分を除去する上記
ステップが、上記第２の層の酸化された部分の水平領域
の反応性イオン・エッチングを含むことを特徴とする請
求項（８）に記載の方法。 - （１９）絶縁材料の上記スペーサを形成する上記ステッ
プが、 上記第１および第２の層の露出部分を酸化するステップ
と、 上記第１および第２の層の酸化された領域の上に窒化シ
リコンの層を形成するステップと、窒化シリコンの層の
上に二酸化シリコンの層を形成するステップと、 上記二酸化シリコンおよび窒化シリコンの層の一部と、
上記第１および第２の層の酸化された領域の一部とを除
去して、上記スペーサを形成するステップとを含むこと
を特徴とする請求項（１８）に記載の方法。 - （２０）上記第３の層が、 上記第２の層を被覆する実質的シリコンの層と、上記実
質的ポリシリコンの層を被覆する窒化シリコンの層と、 上記窒化シリコンの層を被覆する二酸化シリコンの層と
を含むスタックからなることを特徴とする請求項（１９
）に記載の方法。 - （２１）第１の導電型の領域を含む半導体材料の基板と
、 上記領域を被覆する第２の導電型のエピタキシャル半導
体材料の第１の層と、 上記第１の層を被覆する、上記第１の履よりドーパント
濃度が高い、上記第２の導電型のエピタキシャル半導体
材料の第２の層とを含み、 上記第２の層が、上記第１の層の一部を露出させる開口
を画定し、 上記第１の層の露出部分が、トランジスタの実質的ベー
ス領域を形成することを特徴とする縦型バイポーラ・ト
ランジスタ。 - （２２）上記開口の側壁に、絶縁材料のスペーサをさら
に含むことを特徴とする請求項（２１）に記載のトラン
ジスタ。 - （２３）上記スペーサが、 二酸化シリコンの領域と、 上記二酸化シリコンの領域を被覆する窒化シリコンの層
と、 上記窒化シリコンの層を被覆する二酸化シリコンの層と
を含む、垂直な多層スタックからなることを特徴とする
請求項（２２）に記載のトランジスタ。 - （２４）上記スペーサの上の上記開口の側部まで延び、
上記第１の領域の露出部分と接触する、ドーピングした
多結晶シリコンの層をさらに含むことを特徴とする請求
項（２２）に記載のトランジスタ。 - （２５）上記のドーピングした多結晶シリコンの層から
上記第１の層中に延びる、上記第１の導電型のエミッタ
領域をさらに含むことを特徴とする請求項（２４）に記
載のトランジスタ。 - （２６）上記第１および第２の層の中間に、エピタキシ
ャル半導体材料の第３の層をさらに含み、上記第３の層
は上記第２の導電型で、上記第１の層と第２の層の中間
の濃度を有することを特徴とする請求項（２１）に記載
のトランジスタ。 - （２７）上記の基板と上記第１および第２の層が、シリ
コンからなることを特徴とする請求項（２１）に記載の
トランジスタ。 - （２８）上記第２の層を被覆する保護材料の層をさらに
含むことを特徴とする請求項（２１）に記載のトランジ
スタ。 - （２９）上記絶縁材料層が、 上記第２の層上の耐酸化性材料の層と、 上記耐酸化性材料の層上の絶縁材料層とを含むスタック
からなることを特徴とする請求項（２８）に記載のトラ
ンジスタ。 - （３０）上記基板を被覆し、第１の導電型の半導体材料
の上記領域を露出させるウィンドウを画定する層をさら
に含み、 上記第１および第２の層の、上記第１の導電型の半導体
材料の上記領域を被覆する部分の構造が単結晶であり、 上記第１および第２の層の、上記絶縁材料層を被覆する
部分の構造が多結晶であることを特徴とする請求項（２
１）に記載のトランジスタ。 - （３１）半導体材料の基板と、 上記基板を被覆し、上記基板内の第１の導電型の領域を
露出させるウィンドウを画定する絶縁材料の層と、 上記絶縁材料と上記領域とを被覆する第２の導電型の、
エピタキシャル半導体材料の第１の層と、上記第１の層
を被覆する、上記第１の層よりドーパント濃度が高い、
上記第２の導電型のエピタキシャル半導体材料の第２の
層とを含み、 上記第２の層が、上記第１の層を露出させる開口を画定
し、 上記第１および第２の層の、第１の導電型の上記領域を
被覆する部分の構造が単結晶であり、上記第１および第
２の層の、上記絶縁材料層を被覆する部分の構造が多結
晶であり、さらに 上記開口の側壁上の絶縁材料のスペーサと、上記スペー
サの上の上記開口の側部まで延び、上記第１の領域の露
出部分と接触する、ドーピングした多結晶シリコンの層
と、 上記のドーピングした多結晶シリコンの層から上記第１
の層に延びる、上記第１の導電型のエミッタ領域とを含
むことを特徴とする縦型バイポーラ・トランジスタ。 - （３２）上記基板と、上記第１および第２の層がそれぞ
れシリコンからなることを特徴とする請求項（３１）に
記載のトランジスタ。 - （３３）上記第２の層を被覆する実質的な多結晶シリコ
ン層をさらに含むことを特徴とする請求項（３２）に記
載のトランジスタ。 - （３４）上記基板上で第１の導電型の上記領域を取り囲
み、上記領域を電気的に分離する分離トレンチと、 上記領域の下に埋め込まれた上記第１の導電型の埋込み
サブコレクタ領域とを有し、上記サブコレクタ領域が、
上記領域よりドーパント濃度が高いことを特徴とする請
求項（３３）に記載のトランジスタ。
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