JPS5856320A - 気相成長方法 - Google Patents
気相成長方法Info
- Publication number
- JPS5856320A JPS5856320A JP15437581A JP15437581A JPS5856320A JP S5856320 A JPS5856320 A JP S5856320A JP 15437581 A JP15437581 A JP 15437581A JP 15437581 A JP15437581 A JP 15437581A JP S5856320 A JPS5856320 A JP S5856320A
- Authority
- JP
- Japan
- Prior art keywords
- plane
- substrate
- growth
- epitaxial
- grown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁−領域をもつ単結晶基板上に平滑な高品質
の８１工ピタキシヤル層を選択的に成長する方法に関す
るものである。
の８１工ピタキシヤル層を選択的に成長する方法に関す
るものである。
通常、ＭＯＳデバイスにお＾ては８ｉ工ピタキシヤル層
は用すられておらず、Ｓｉ基板そのものにイオンインプ
ランテーシ冒ン法や不純−拡散法を用いて所望の伝導型
（Ｆａｌｌ又は凶型）の層が形成され、それぞれ能動領
域１分離領域などが形成されている１分離領域形成の一
方法としφ部分酸化法（Ｌｏｃａｌ ０ｘｉｄａｔｉｏ
ｎ ｏｆ ８ｉ１ｉｃｏｎ・・−ＬＯＣＯ８法）が良く
用−られている。
は用すられておらず、Ｓｉ基板そのものにイオンインプ
ランテーシ冒ン法や不純−拡散法を用いて所望の伝導型
（Ｆａｌｌ又は凶型）の層が形成され、それぞれ能動領
域１分離領域などが形成されている１分離領域形成の一
方法としφ部分酸化法（Ｌｏｃａｌ ０ｘｉｄａｔｉｏ
ｎ ｏｆ ８ｉ１ｉｃｏｎ・・−ＬＯＣＯ８法）が良く
用−られている。
蛾近では、超ｂｓｉデバイス指向の微縄加工技術の研究
開発が進み、サブミクロンの加工がＵＶｌ１元、Ｗｔ子
ビー□ム、Ｘ線等を用すたリングラフィ技術とト°ライ
エツチング技術の進歩により容易にできるよう罠なって
いる。しかしながら部分酸化法を用−たＭＯ８デバイス
では１種々の不都合が生じてきてｂる。すなわち依細加
工技術が先行し部分酸化法の制御技術が問題となりつつ
ある。それは基板を酸化する場合には、８ｉ、Ｎ、膜ｔ
マスクとして単結晶領域が熱酸化される。しかしその賦
化された断面は＃Ｐ慣円形となり所兼の能！ｉＥｂ領域
にはみ出し、又隣接する能動領域との間隔も大きくなる
こととな９、デバイスの高密度化、高速化及び設計上も
問題となる。
開発が進み、サブミクロンの加工がＵＶｌ１元、Ｗｔ子
ビー□ム、Ｘ線等を用すたリングラフィ技術とト°ライ
エツチング技術の進歩により容易にできるよう罠なって
いる。しかしながら部分酸化法を用−たＭＯ８デバイス
では１種々の不都合が生じてきてｂる。すなわち依細加
工技術が先行し部分酸化法の制御技術が問題となりつつ
ある。それは基板を酸化する場合には、８ｉ、Ｎ、膜ｔ
マスクとして単結晶領域が熱酸化される。しかしその賦
化された断面は＃Ｐ慣円形となり所兼の能！ｉＥｂ領域
にはみ出し、又隣接する能動領域との間隔も大きくなる
こととな９、デバイスの高密度化、高速化及び設計上も
問題となる。
他の問題としては、ガえばＣ−ＭＯＳデバイスにお匹て
、通常の基板を部分筺化し分ｍ１ｍＭを形成し、それぞ
れＰチャンネルとＮチャンネルトランジスタを形成した
場合に、デバイスの動作中に大きな外来雑音電圧が、入
力又は出力端子から内部回路に入ると、電源端子から接
地端子へ数ｍＡから数十ｍムもの異常電流が流れる現象
（ラッチアップ）が起る。等の問題がある。
、通常の基板を部分筺化し分ｍ１ｍＭを形成し、それぞ
れＰチャンネルとＮチャンネルトランジスタを形成した
場合に、デバイスの動作中に大きな外来雑音電圧が、入
力又は出力端子から内部回路に入ると、電源端子から接
地端子へ数ｍＡから数十ｍムもの異常電流が流れる現象
（ラッチアップ）が起る。等の問題がある。
以上のように従来辣術でのＭＯ＆デバイス構造では尾密
度化への障害があ多、このことは寄生容量を層大させ：
デバイスの高速化の障害ともなる。
度化への障害があ多、このことは寄生容量を層大させ：
デバイスの高速化の障害ともなる。
さらに先に述べたように構造上異常電流が流れる等の欠
点を有している。
点を有している。
本発明の目的は半導体基板そのものに能動領域を形成す
ることなく、絶縁ＩＩＩ（５ｉ（Ｊ、又ｒｊＳ１ｍＮ４
）をマス−りとして、Ｓｉエピタキシャル成成長管選
択的に半導体基板上に形成己、従来技術の欠点をおぎな
＾デバイス特性の向上を計ることができる気相成長方法
を提供するととＫある。
ることなく、絶縁ＩＩＩ（５ｉ（Ｊ、又ｒｊＳ１ｍＮ４
）をマス−りとして、Ｓｉエピタキシャル成成長管選
択的に半導体基板上に形成己、従来技術の欠点をおぎな
＾デバイス特性の向上を計ることができる気相成長方法
を提供するととＫある。
本発明は（１１１）面又は（１００）面方位を有する８
！単結晶基板に絶縁１１ｔｌ成し、リングラフィ技術と
ドライエツチング技術を用ｂサブミクロンの黴−細加工
を施す。仁の基板を減圧エピタキシャル成長炉にセット
し、 ８４鴇Ｃ１ｍ−”ｌ系を用い減圧下で成長し、半
導体基板上又は絶縁基板上にもわ九夛選択的に単結晶−
を形成しようとするものである。
！単結晶基板に絶縁１１ｔｌ成し、リングラフィ技術と
ドライエツチング技術を用ｂサブミクロンの黴−細加工
を施す。仁の基板を減圧エピタキシャル成長炉にセット
し、 ８４鴇Ｃ１ｍ−”ｌ系を用い減圧下で成長し、半
導体基板上又は絶縁基板上にもわ九夛選択的に単結晶−
を形成しようとするものである。
８ゑ結晶の選択成長技術の公知列としては１）ジャーナ
ル・オプ・エレクトロケミカル・ソナイテ４ （Ｊ、Ｅ
ｌｅｃｔｒｏｃｈｅｍ、５ｏｃ−、Ｖｏｌ 、１２０．
Ｎａ５ 、 Ｐ−６６４゜１９７３）及び２）ジャーナ
ル・オブ・エレクトロケンカル・ソサイテ４ （ｓＬＥ
ｌｅｃｔｒｏｃｂｅｍ−８ｏｃ−。
ル・オプ・エレクトロケミカル・ソナイテ４ （Ｊ、Ｅ
ｌｅｃｔｒｏｃｈｅｍ、５ｏｃ−、Ｖｏｌ 、１２０．
Ｎａ５ 、 Ｐ−６６４゜１９７３）及び２）ジャーナ
ル・オブ・エレクトロケンカル・ソサイテ４ （ｓＬＥ
ｌｅｃｔｒｏｃｂｅｍ−８ｏｃ−。
Ｖｏｌ 、１２２．１１１２ 、 Ｐ−１６６６，１９
７５） カ６ り 前者では８轟Ｃｉ、−ＭＣＩ−ｚ系
Ｋ ヨＪ） １１５０℃テ８ｉ（Ｊ、 襖ｆマスクとし
て、８ゑ基板の（１１１）、（１１０）、（１１５）と
（１ｏｏ）ｆｆｉｔ−選び成長したところ、エピタキシ
ャル表面の平滑性は（１１Ｇ） ［１が最も良く、（１
１１）面と（１１５）面を用すた場合には良くない、さ
らに（１１５）面を用ｉ九場合のエピタキシャル層では
下地パターンとエピタキシャル層のパターンがずれるパ
ターン変形が大暑〈１問題であることが記載されて−る
。ｍ者では基板に巾１０〜２０μｍで深さが〜１００μ
ｍの溝を形成し、＆板上に何らｌｌＪ嶽−を形成するこ
となしに％＊＊だけに選択的に８ｉ単結晶ｔ−埋込み成
長しようとするもので、Ｓｉソースとして８ｉ）ζ、
８１ＨＣ１、、Ｓ ｉ Ｈ，ＣＩ 、と５ｉｌ１４に加
えてＨＣＩガスを導・入して行うものである０選択成長
のポイントはＣｌＡ３１の一度比が重要であることが記
載されてｂる。又Ｓ ｉｌｌ、ＣＩ、−Ｈｅ ｌ−鵬系
でＦｉ基板方位を（１１０）面に選び１０８０℃で試み
たが、平滑なａｍが得られなりことが述べである。
７５） カ６ り 前者では８轟Ｃｉ、−ＭＣＩ−ｚ系
Ｋ ヨＪ） １１５０℃テ８ｉ（Ｊ、 襖ｆマスクとし
て、８ゑ基板の（１１１）、（１１０）、（１１５）と
（１ｏｏ）ｆｆｉｔ−選び成長したところ、エピタキシ
ャル表面の平滑性は（１１Ｇ） ［１が最も良く、（１
１１）面と（１１５）面を用すた場合には良くない、さ
らに（１１５）面を用ｉ九場合のエピタキシャル層では
下地パターンとエピタキシャル層のパターンがずれるパ
ターン変形が大暑〈１問題であることが記載されて−る
。ｍ者では基板に巾１０〜２０μｍで深さが〜１００μ
ｍの溝を形成し、＆板上に何らｌｌＪ嶽−を形成するこ
となしに％＊＊だけに選択的に８ｉ単結晶ｔ−埋込み成
長しようとするもので、Ｓｉソースとして８ｉ）ζ、
８１ＨＣ１、、Ｓ ｉ Ｈ，ＣＩ 、と５ｉｌ１４に加
えてＨＣＩガスを導・入して行うものである０選択成長
のポイントはＣｌＡ３１の一度比が重要であることが記
載されてｂる。又Ｓ ｉｌｌ、ＣＩ、−Ｈｅ ｌ−鵬系
でＦｉ基板方位を（１１０）面に選び１０８０℃で試み
たが、平滑なａｍが得られなりことが述べである。
以上のようにＳｉ結晶の選択成長の公知的では（１１１
）又は（１００）面を用いても結晶表面の平滑証が慈く
％８ｉ鳩Ｃ１，−）ＩＣＩ−に系を用いても結晶性が良
くない吟の問題がある。
）又は（１００）面を用いても結晶表面の平滑証が慈く
％８ｉ鳩Ｃ１，−）ＩＣＩ−に系を用いても結晶性が良
くない吟の問題がある。
本発明では従来の選択成長技術の不ｇＩｌな点を改良で
きるもので、そのキーポイントは、ｂｉにＣｂ−鶴系で
、減圧下で選択成長を行うことである。
きるもので、そのキーポイントは、ｂｉにＣｂ−鶴系で
、減圧下で選択成長を行うことである。
減圧下で司エピタキシャル成長を行うとその表面が平滑
になる理由は、減圧エピタキシャル法の特徴であるパタ
ーン変形が起らないことと関連し、成長のメカニズムが
異なるものと考えられる。
になる理由は、減圧エピタキシャル法の特徴であるパタ
ーン変形が起らないことと関連し、成長のメカニズムが
異なるものと考えられる。
しかし１１１ＩＩｉＩｉな境内は今のところ分って暦な
り０次に本発明の実施岡について述べる。
り０次に本発明の実施岡について述べる。
実施崗−１
３″−の８五基板の面方位が（１００）、（１１Ｇ）、
と（１１１） Ｉｊｉを通び、絶縁ｉ１Ｍ（＆轟へ又は
Ｓｉ、攬）を〜５０００ム堆積し、リングラフィ技術と
ドライエツチング技術をｍ−て、その線巾を０．５〜３
．０ｍｍとなる微細加工を施す。”これらの基板をシリ
ンダ臘エピタキシャル成長炉にセットする。基板温皺を
〜１２００℃としグレペーキングを〜１５分行う。さら
に基板温度＆ １０８０℃として、鶴：１００Ａ／分。
と（１１１） Ｉｊｉを通び、絶縁ｉ１Ｍ（＆轟へ又は
Ｓｉ、攬）を〜５０００ム堆積し、リングラフィ技術と
ドライエツチング技術をｍ−て、その線巾を０．５〜３
．０ｍｍとなる微細加工を施す。”これらの基板をシリ
ンダ臘エピタキシャル成長炉にセットする。基板温皺を
〜１２００℃としグレペーキングを〜１５分行う。さら
に基板温度＆ １０８０℃として、鶴：１００Ａ／分。
ｓｉＨ，ｃｌ、 ： ５００ｃｃ／分、成長圧カニ ７
６０’ｌ’ｏｒｒの条件で〜１．５分成長すると〜９０
００Ａ（Ｄ８ｉ結晶暎が成長する。
６０’ｌ’ｏｒｒの条件で〜１．５分成長すると〜９０
００Ａ（Ｄ８ｉ結晶暎が成長する。
表面状態は金属干渉顕微ｌ＆ｉ！（ノマルスキー）でそ
の断面は走査型電子顕微＠（８に、Ｍ）で観察できる。
の断面は走査型電子顕微＠（８に、Ｍ）で観察できる。
この場合のＢｉｉエピタキシヤル長層の断面の模式図を
第１′図に示す。
第１′図に示す。
８ｉ４Ｌ結晶＆板１、に絶１１Ｍ２を形成し、この上に
３の８ｉｉ１４が形ａすれる。常圧成長のため、各面方
位上の８ｉ−の表面状−はｗ＆１図の４のどと〈粗面と
なりた。
３の８ｉｉ１４が形ａすれる。常圧成長のため、各面方
位上の８ｉ−の表面状−はｗ＆１図の４のどと〈粗面と
なりた。
実施列−２
３＃の８１基板の面方位・（１ｏｏ）、（ｘｘｏ）、（
ｓｏ）と（１１１）面を選び、絶Ｉｌ換（８ｉ０重又は
８ｉ、入）を〜５ｏｏｏＡ堆積し、リング２フイ技耐と
ドライエツチング技術を用すて、その線巾を０．５〜３
．０／！Ｉｍとなる微細加工を施す。以下は＊施列−１
と同じ条件で、丸だしその成長圧力ｔ−〜８０’ｌ’ｏ
ｒｒとし、〜２．０分成長を行うと〜１．０μｍのＢｉ
結晶膜が成長する。
ｓｏ）と（１１１）面を選び、絶Ｉｌ換（８ｉ０重又は
８ｉ、入）を〜５ｏｏｏＡ堆積し、リング２フイ技耐と
ドライエツチング技術を用すて、その線巾を０．５〜３
．０／！Ｉｍとなる微細加工を施す。以下は＊施列−１
と同じ条件で、丸だしその成長圧力ｔ−〜８０’ｌ’ｏ
ｒｒとし、〜２．０分成長を行うと〜１．０μｍのＢｉ
結晶膜が成長する。
ｂｔエピタキシャル成長層の表面状１！Ｍは金属干渉顕
微鏡で、そのｌ／ｒ面は走査型電子顕微鏡で観察できる
。この場合のＳｉエピタキシャル成＆１斬面の模式図を
ｗＪ２図に示す、基板の面方位が（１１１）面をＷｋｖ
て粗面であＬ （１１１）面を用＾た選択Ｂｉエピタ
キシャル眺の表面状態及び結晶性が最も良好であった。
微鏡で、そのｌ／ｒ面は走査型電子顕微鏡で観察できる
。この場合のＳｉエピタキシャル成＆１斬面の模式図を
ｗＪ２図に示す、基板の面方位が（１１１）面をＷｋｖ
て粗面であＬ （１１１）面を用＾た選択Ｂｉエピタ
キシャル眺の表面状態及び結晶性が最も良好であった。
又成長圧力が２０〜２００Ｔｏｒｒの範囲で良好なエピ
タキシャル礁が得られることも分ツタ、ＩＩＩ ２ ｂ
ｌＡＦ） １ ｔｉｔ Ｓｉ ＊１Ｊｊａｉｋ ４１、
Ｚ ｄ ｅ＆１ａｌｌ。
タキシャル礁が得られることも分ツタ、ＩＩＩ ２ ｂ
ｌＡＦ） １ ｔｉｔ Ｓｉ ＊１Ｊｊａｉｋ ４１、
Ｚ ｄ ｅ＆１ａｌｌ。
３はエピタキシャル層で、４は（１１１）面を用すた場
合のエピタキシャル層の表面形状を示しである。各面方
位と結晶性の良否は（１１１）＞（５１１）＞（１ｏｏ
）＞（１１ｏ）の願であった。
合のエピタキシャル層の表面形状を示しである。各面方
位と結晶性の良否は（１１１）＞（５１１）＞（１ｏｏ
）＞（１１ｏ）の願であった。
実施列−３
３＃φの８１基板の面方位が（１００） ｆｊｉｔ選び
、絶縁ＩＩ（８ｔｏｗ又は８ｉ、Ｎ、 ）を〜５０００
Ａ堆積し、リングラフ”イ技術とドライエツチング技術
を用いてその線巾を０．５〜３．０μｍとなる微細加工
を施す。以下は実施９１−２と同じ条件で、ただしその
成長源［を１０００℃とし、〜２．０分成長を行うと、
〜９０００ＡのＳゑ結晶膜が成長する。
、絶縁ＩＩ（８ｔｏｗ又は８ｉ、Ｎ、 ）を〜５０００
Ａ堆積し、リングラフ”イ技術とドライエツチング技術
を用いてその線巾を０．５〜３．０μｍとなる微細加工
を施す。以下は実施９１−２と同じ条件で、ただしその
成長源［を１０００℃とし、〜２．０分成長を行うと、
〜９０００ＡのＳゑ結晶膜が成長する。
８ｉ工ピタキシヤル成長層の表面状態は金属干渉顕微鏡
で、その断面は走査型顕微鏡で観察できる。この場合の
８１工ピタキシヤル成長層の断面の模式図を実ｍＮ−２
の場合と同様に！２図に示す、１０８０℃で成長した場
合に比べて、その表面状態はスムーズとなり、結晶性も
良好であった。
で、その断面は走査型顕微鏡で観察できる。この場合の
８１工ピタキシヤル成長層の断面の模式図を実ｍＮ−２
の場合と同様に！２図に示す、１０８０℃で成長した場
合に比べて、その表面状態はスムーズとなり、結晶性も
良好であった。
又成長圧力が２０〜２ＱＱＴｏｒｒ、その成長温度が９
５０〜１０５０℃の範囲で良好なエピタキシャル膜が得
られること本分った。
５０〜１０５０℃の範囲で良好なエピタキシャル膜が得
られること本分った。
以上のように、８１基板の面方位を（１１１）又は（１
００） ｍを選び、８ ｉｋｌ＊ Ｃ１電−鴇系を用−
減圧下テ成＆を行えば、その表面が平滑で良好な結晶性
を有する選択８ｉ工ピタキシヤル層が形成できるもので
ある。
００） ｍを選び、８ ｉｋｌ＊ Ｃ１電−鴇系を用−
減圧下テ成＆を行えば、その表面が平滑で良好な結晶性
を有する選択８ｉ工ピタキシヤル層が形成できるもので
ある。
本発明の！ｌＩｉ！施ガによる編２！ｉｉｉの５，５′
のように絶縁基板上にも成長することは、この領域にソ
ース、ドレインを形成することができ、異常電泳の発生
（ラッチアップ）￥Ｃも防止できる。又部分吹化法によ
る高密度化の不利な点をカバーし、シャープなジャンク
シ謬ン形成ができるため、？ｔ６ｖＨ度で、高速なりａ
ｔＪ＆又はｃ−ＭａＳデバイスを形成できるものである
。さらにこの選択成長技術の利点としては、多層配線の
ためのコンタクトホールの埋込み成長技前としても応用
でき、配線の平滑化を可能ならしめデバイスの信頼性を
向上させることもできる１本＠明ではＭＯ８デバイスに
ついて述べたが、バイポーラデバイスにも応用できるこ
とはいうまでもない。
のように絶縁基板上にも成長することは、この領域にソ
ース、ドレインを形成することができ、異常電泳の発生
（ラッチアップ）￥Ｃも防止できる。又部分吹化法によ
る高密度化の不利な点をカバーし、シャープなジャンク
シ謬ン形成ができるため、？ｔ６ｖＨ度で、高速なりａ
ｔＪ＆又はｃ−ＭａＳデバイスを形成できるものである
。さらにこの選択成長技術の利点としては、多層配線の
ためのコンタクトホールの埋込み成長技前としても応用
でき、配線の平滑化を可能ならしめデバイスの信頼性を
向上させることもできる１本＠明ではＭＯ８デバイスに
ついて述べたが、バイポーラデバイスにも応用できるこ
とはいうまでもない。
図面の簡拳なａ＃！Ａ
臨１図は常圧エピタキシャル法で成長した場合の成長層
＠面の模式図。
＠面の模式図。
第２図は本発明による基板面方位を（１１１）面又は（
１００）面とし減圧下でエピタキシャル成長した場合の
成長層断面の模式図。
１００）面とし減圧下でエピタキシャル成長した場合の
成長層断面の模式図。
１、、、ｓｉ塾結晶基板
２・・・絶縁映（８ｉ０．又はＳｉｉ”％ ）３−−−
＋９ｉエピタキシャル成長ｌ−４・・・Ｓｉエピタキシ
ャル表面層
＋９ｉエピタキシャル成長ｌ−４・・・Ｓｉエピタキシ
ャル表面層
Claims (1)
- 単結晶基板上に微細構造をもつ絶縁膜を形成゛しこの絶
ＷｋＩ１１をマスクとして単結晶基板上に８ｉにＣ１゜
ソースを用い、その成長圧力が２０〜２００Ｔｏｒｒで
８五率結晶ＩＩ會選択的に成長させることｆ：％徴とす
る気相成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437581A JPS5856320A (ja) | 1981-09-29 | 1981-09-29 | 気相成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437581A JPS5856320A (ja) | 1981-09-29 | 1981-09-29 | 気相成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856320A true JPS5856320A (ja) | 1983-04-04 |
Family
ID=15582775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15437581A Pending JPS5856320A (ja) | 1981-09-29 | 1981-09-29 | 気相成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856320A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016439A (ja) * | 1983-07-08 | 1985-01-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4710241A (en) * | 1985-01-17 | 1987-12-01 | Kabushiki Kaisha Toshiba | Method of making a bipolar semiconductor device |
| US5059544A (en) * | 1988-07-14 | 1991-10-22 | International Business Machines Corp. | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy |
| US5061644A (en) * | 1988-12-22 | 1991-10-29 | Honeywell Inc. | Method for fabricating self-aligned semiconductor devices |
| US5146304A (en) * | 1988-12-22 | 1992-09-08 | Honeywell Inc. | Self-aligned semiconductor device |
| US6368405B1 (en) | 1998-12-24 | 2002-04-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for growing single crystal silicon and method for forming single crystal silicon layer using the same |
-
1981
- 1981-09-29 JP JP15437581A patent/JPS5856320A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016439A (ja) * | 1983-07-08 | 1985-01-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4710241A (en) * | 1985-01-17 | 1987-12-01 | Kabushiki Kaisha Toshiba | Method of making a bipolar semiconductor device |
| US5059544A (en) * | 1988-07-14 | 1991-10-22 | International Business Machines Corp. | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy |
| US5061644A (en) * | 1988-12-22 | 1991-10-29 | Honeywell Inc. | Method for fabricating self-aligned semiconductor devices |
| US5146304A (en) * | 1988-12-22 | 1992-09-08 | Honeywell Inc. | Self-aligned semiconductor device |
| US6368405B1 (en) | 1998-12-24 | 2002-04-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for growing single crystal silicon and method for forming single crystal silicon layer using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4637127A (en) | Method for manufacturing a semiconductor device | |
| US5459346A (en) | Semiconductor substrate with electrical contact in groove | |
| US4609407A (en) | Method of making three dimensional semiconductor devices in selectively laser regrown polysilicon or amorphous silicon layers | |
| US4500388A (en) | Method for forming monocrystalline semiconductor film on insulating film | |
| JPH0582439A (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法およびｍｏｓ半導体装置 | |
| JPH0115134B2 (ja) | ||
| JPS5955054A (ja) | 半導体装置の製造方法 | |
| JPS5856320A (ja) | 気相成長方法 | |
| JPS60154549A (ja) | 半導体装置の製造方法 | |
| JPS5852843A (ja) | 半導体集積回路装置の製造法 | |
| JPS60144949A (ja) | 半導体装置の製造方法 | |
| JPS5983998A (ja) | 単結晶シリコン薄膜の製造方法 | |
| JPS59198765A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JPS58121642A (ja) | 半導体装置の製造方法 | |
| JPS6119118A (ja) | 半導体基板の製造方法 | |
| JPS5856321A (ja) | 半導体基板の製造方法 | |
| JP2807296B2 (ja) | 半導体単結晶層の製造方法 | |
| JPH028458B2 (ja) | ||
| JPH0235710A (ja) | 薄膜半導体層の形成方法 | |
| JPS6217391B2 (ja) | ||
| JP2770324B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6074507A (ja) | 半導体装置の製造方法 | |
| JPS5893218A (ja) | 半導体薄膜構造の製造方法 | |
| JPS60249356A (ja) | 半導体装置の製造方法 | |
| JPS60235445A (ja) | 半導体装置の製法 |