JPH0115134B2 - - Google Patents

Info

Publication number
JPH0115134B2
JPH0115134B2 JP56011086A JP1108681A JPH0115134B2 JP H0115134 B2 JPH0115134 B2 JP H0115134B2 JP 56011086 A JP56011086 A JP 56011086A JP 1108681 A JP1108681 A JP 1108681A JP H0115134 B2 JPH0115134 B2 JP H0115134B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
crystal
layer
single crystal
implanted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56011086A
Other languages
English (en)
Other versions
JPS57126131A (en
Inventor
Yoshihisa Mizutani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP56011086A priority Critical patent/JPS57126131A/ja
Priority to US06/341,583 priority patent/US4437225A/en
Publication of JPS57126131A publication Critical patent/JPS57126131A/ja
Publication of JPH0115134B2 publication Critical patent/JPH0115134B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/091—Laser beam processing of fets

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 本発明は単結晶サフアイア又は単結晶スピネル
からなる単結晶絶縁基板上の半導体層に素子を形
成した半導体装置の製造方法に関する。
従来、この種の半導体装置は例えばSOS
（Silicon on Sapphire）として知られており、通
常単結晶サフアイア基板上にエピタキシヤル成長
させたシリコン薄層を用いて製造されている。し
かしながら、かかる方法においてはシリコン薄層
の形成をエピタキシヤル成長により行なうため、
該シリコン薄層の形成に長時間要し、生産性が劣
るという欠点があつた。また、エピタキシヤル成
長は1000℃程度の高温で長時間行なうため、サフ
アイア基板からのアルミニウムのオートドーピン
グが起こり、素子特性を著しく悪化させる欠点が
あつた。
一方、上述した半導体装置において素子領域以
外のシリコン薄層部分（いわゆるフイールド領
域）をエツチング除去して素子間分離する方法が
知られているが、島状のシリコン領域端面の影響
を防ぐためにはそのフイールド領域を選択酸化し
て酸化膜に変える素子間分離法を採用することが
望ましい。しかしながら、こうした選択酸化にお
いても同様にアルミニウムのオートドーピングが
起こるため、酸化温度が制限され、酸化工程に多
大な時間を要する欠点があつた。
本発明は上記欠点を解消するためになされたも
ので、エピタキシヤル成長法を採用せずに単結晶
サフアイア又は単結晶スピネルからなる単結晶絶
縁基板上に短時間の熱処理で単結晶半導体層とこ
れを分離する絶縁膜を同時に形成し得る半導体装
置の製造方法を提供しようとするものである。
即ち、本発明は単結晶サフアイア又は単結晶ス
ピネルからなる単結晶絶縁基板上に非単結晶半導
体層を形成する工程と、この非単結晶半導体層に
該半導体層と反応して絶縁物を生成する物質を選
択的にイオン注入する工程と、エネルギービーム
照射もしくは加熱処理を行なつて前記非単結晶半
導体層をその下の単結晶絶縁基板の結晶格子を種
に単結晶化すると共に、前記物質が注入された非
単結晶半導体層を絶縁化する工程とを具備したこ
とを特徴とするものである。
本発明に用いる非単結晶半導体層としては、例
えば多結晶シリコン層、非晶質シリコン層等を挙
げることができる。こうした半導体層はCVD法、
或いはスパツタ蒸着などのPVD法等により単結
晶絶縁基板上に形成される。
本発明に用いる非単結晶半導体層と反応して絶
縁物を生成する物質としては、例えば酸素、窒
素、等を挙げることができる。こうした物質を非
単結晶半導体層に選択的にイオン注入する手段と
しては、例えばレジストパターンや絶縁物パター
ンをマスクとして行なう方法が採用し得る。この
場合、イオン注入すべき非単結晶半導体層領域に
イオン注入深さを制御する被膜（例えばCVD―
SiO2膜等）を形成し、前記物質のイオン注入を
行なえば、該物質を前記被膜部分で非単結晶半導
体層の表面側のみに分布させることができ、その
後のエネルギービームの照射等により表層部分に
絶縁膜を形成できる。また、イオン注入すべき非
単結晶半導体層領域の膜厚を、イオン注入前もし
くはイオン注入後のエツチングにより他の領域よ
り薄くしてもよい。こうした手段をとれば、その
後のエネルギービームの照射等により形成される
絶縁物層を単結晶半導体層と同レベルにでき、平
坦化が可能となる。更に、イオン注入すべき非単
結晶半導体層領域の膜厚を部分的に薄くした後、
前記物質のイオン注入を行なうことにより、該物
質を前記半導体層領域の厚い部分で半導体層の表
面側にのみ分布させてもよい。こうした手段をと
れば、その後のエネルギービームの照射等により
表層のみに存在する絶縁物層と単結晶絶縁基板ま
で達する絶縁物層とを形成できる。
本発明におけるエネルギービームとしては、例
えばレーザビーム、電子ビーム等を挙げることが
できる。こうしたエネルギービームの照射或いは
加熱処理を行なうに先立つて、非単結晶半導体層
の少なくとも単結晶化すべき領域に結晶性を乱
し、エネルギーの吸収効率を高める物質（例えば
シリコンやアルゴンなどの不活性物質）をイオン
注入してもよい。
次に、本発明の実施例を図面を参照して説明す
る。
実施例 １ 〔〕 まず、第１図ａに示す如く、単結晶サフ
アイア基板１上にCVD法により厚さ5000Åの
多結晶シリコン層２を堆積した。つついて、多
結晶シリコン層２の素子形成予定部に写真蝕刻
法によりレジストパターン３を形成した後、該
レジストパターン３をマスクとして酸素を出力
80KeV、ドーズ量１×1018／cm2の条件でイオン
注入し、更に同酸素を出力170KeV、ドーズ量
１×1018／cm2の条件でイオン注入して多結晶シ
リコン層２に単結晶サフアイア基板１の界面ま
で達する酸素イオン注入層４を形成した（第１
図ｂ図示）。この場合、多結晶シリコン層２が
5000Åと厚いために、酸素を二重イオン注入し
ているが、多結晶シリコン層が薄い場合には一
回で済ませることが可能である。
〔〕 次いで、レジストパターン３を除去した
後、全面にエネルギービームの吸収効率を高め
るためにシリコンを出力200KeV、ドーズ量３
×1016／cm2の条件でイオン注入して多結晶シリ
コン層２内部に欠陥を生じせしめ、更に全面に
Nd―YAGレーザ光を照射した。この時、多結
晶シリコン層２はサフアイア基板１の結晶格子
を種として単結晶化すると共に、酸素イオン注
入層４は酸素が周囲のシリコン原子と反応して
シリコン酸化物に変換され、その結果、第１図
ｃに示す如くシリコン酸化膜５によつて周囲が
分離された島状の単結晶シリコン層６が形成さ
れた。この工程において、レーザ光照射の代り
に加熱炉による高温処理、或いはカーボンヒー
タ等により発せられる輻射熱により行なつても
よい。この高温処理はこの後の熱工程、例えば
ゲート酸化工程と兼ねることもできるが、ゲー
ト酸化膜の膜質の点から別々に行なつた方が望
ましい。
〔〕 次いで、島状の単結晶シリコン層６に閾
値制御のためのボロンをドーピングしてｐ型と
し、ドライ酸素雰囲気中で熱処理して単結晶シ
リコン層６上に厚さ500Åのゲート酸化膜７を
成長させた。ひきつづき、CVD法により厚さ
3000Åの砒素ドープ多結晶シリコン膜を堆積
し、写真蝕刻法によりパターニングしてゲート
電極８を形成した後、該ゲート電極８をマスク
としてｐ型単結晶シリコン層６に砒素をゲート
酸化膜７を通してイオン注入、活性化してn+
型のソース、ドレイン領域９，１０を形成し
た。その後、厚さ1μmのCVD―SiO2膜１１を
堆積し、コンタクトホールを開孔し、Al膜を
蒸着し、更に写真蝕刻法によりパターニングし
てソース、ドレインの取出しAl電極１２，１
３を形成しMOS型半導体装置を製造した（第
１図ｄ図示）。
しかして、上述した実施例１によればサフアイ
ア基板１上の多結晶シリコン層２に酸素のイオン
注入を選択的に施した後、全面にレーザ光を照射
することにより、MOSトランジスタが造られる
単結晶シリコン層６と、この単結晶シリコン層６
を分離するシリコン酸化膜５とを同時に形成でき
る。したがつて、従来のエピタキシヤル成長によ
る単結晶シリコン層を形成し、更に選択酸化によ
り該シリコン層を分離する方法に比べて製造時間
を著しく短縮でき、しかもエピタキシヤル成長及
び選択酸化のように高温、長時間の処理を必要と
しないため、サフアイア基板１からのAlのオー
ドトーピングを抑制でき、高性能のMOS型半導
体装置を量産的に得ることができる。
実施例 ２ 〔〕 まず、第２図ａに示す如く単結晶サフア
イア基板１上にCVD法により厚さ5000Åの多
結晶シリコン層２を堆積した後、該多結晶シリ
コン層２の素子形成予定部に写真蝕刻法により
レジストパターン３を形成した。つづいて、該
レジストパターン３をマスクとして露出した多
結晶シリコン層２をリアクテイグイオンエツチ
ングにより2500Å程度の厚さを除去した（第２
図ｂ図示）。この場合、リアクテイブイオンエ
ツチングに代つて弗酸系のエツチング液や
CFΔプラズマで行なつてもよい。ひきつづき、
同レジストパターン３をマスクとして酸素を出
力60KeV、ドーズ量１×1018／cm2の条件でイオ
ン注入してエツチングされた多結晶シリコン層
部分に単結晶サフアイア基板１の界面まで達す
る酸素イオン注入層４′を形成した（第２図ｃ
図示）。
〔〕 次いで、レジストパターン３を除去した
後、全面にNd―YAGレーザ光を照射した。こ
の時、多結晶シリコン層２はサフアイア基板１
の結晶格子を種として単結晶化すると共に、酸
素イオン注入層４′では酸素が周囲のシリコン
原子と反応してシリコン酸化物に変換され、そ
の結果第２図ｄに示す如く同レベルのシリコン
酸化膜５′によつて周囲が分離された島状の単
結晶シリコン層６が形成された。
〔〕 次いで、前記実施例１の〔〕工程に従
つて単結晶シリコン層６をｐ型とし、ゲート酸
化膜７の成長、ゲート電極８の形成、n+型の
ソース、ドレイン領域９，１０の形成、更に
CVD―SiO2膜１１の堆積、コンタクトホール
開孔、Al電極１２，１３の形成を経てMOS型
半導体装置を製造した（第２図ｅ図示）。
しかして、上述した実施例２によれば素子形成
部となる単結晶シリコン層６を分離するシリコン
酸化膜５′を、該単結晶シリコン層６と同レベル
で形成でき、平坦化できるため、Al配線１２，
１３の断切れ等のない高信頼性のMOS型半導体
装置を得ることができる。
実施例 ３ (i) まず、第３図ａに示す如く単結晶サフアイア
基板２１上にCVD法により厚さ5000Åの多結
晶シリコン層２２及び厚さ2000ÅのSiO2膜２
３を順次堆積した。つづいて、SiO2膜２３を
写真蝕刻法により選択エツチングしてSiO2膜
パターン２４1，２４2を形成した（第３図ｂ図
示）。
(ii) 次いで、多結晶シリコン層２２の素子形成予
定部に写真蝕刻法により前記SiO2膜パターン
２４1に対応する部分が開孔されたレジストパ
ターン２５を形成した後、該レジストパターン
２５をマスクとして酸素を前記実施例１と同様
に二重イオン注入した。この時、レジストパタ
ーン２５の開孔から露出するSiO2膜パターン
２４1下の多結晶シリコン層２２には該SiO2膜
パターン２４1の存在によりサフアイア基板２
１界面に達しない酸素イオン注入層２６1が形
成された。また、レジストパターン２５周辺に
露出する多結晶シリコン層２２にはサフアイア
基板２１に達する領域とSiO2膜パターン２４2
下の表層に分布した領域とからなる酸素イオン
注入層２６2が形成された（第３図ｃ図示）。
(iii) 次いで、レジストパターン２５及びSiO2膜
パターン２４1，２４2を除去した後、全面に
Nd―YAGレーザ光を照射した。この時、酸素
イオン注入層の存在しない多結晶シリコン層は
単結晶化されると共に、酸素イオン注入層２６
１，２６2がシリコン酸化物に変換される。つま
り、第３図ｄに示す如くシリコン酸化膜２７1
で周囲が分離された島状の単結晶シリコン層２
８が形成され、かつ該単結晶シリコン層２８の
表面一部に酸素イオン注入層２６1から変換さ
れたサフアイア基板２１の界面に達しないシリ
コン酸化膜２７2が形成されると共に同酸化膜
２７2下に単結晶シリコン領域２９1が形成さ
れ、更に前記シリコン酸化膜２７1一部とサフ
アイア基板２１の界面付近に前記SiO2膜パタ
ーン２４2と同形状の単結晶シリコン領域２９2
が形成される。
(iv) 次いで、島状の単結晶シリコン層２８に閾値
制御のためのボロンをドーピングしてｐ型とし
た後、ドライ酸素雰囲気中で熱処理して単結晶
シリコン層２８上に厚さ500Åのゲート酸化膜
３０1、酸化膜３０2を成長させた。ひきつづ
き、CVD法により厚さ3000Åの砒素ドープ多
結晶シリコン膜を堆積し、写真蝕刻法によりパ
ターニングしてゲート電極３１をゲート酸化膜
３０1上に形成した後、該ゲート電極３１をマ
スクとしてｐ型単結晶シリコン層２８に砒素を
ゲート酸化膜３０1及び酸化膜３０2を通してイ
オン注入し、活性化してn+型のソース、ドレ
イン領域３２，３３を形成した。その後、厚さ
1μmのCVD―SiO2膜３４を堆積し、コンタク
トホールを開孔し、Al膜を蒸着し、更にパタ
ーニングしてソース、ドレイン、抵抗の取出し
Al配線３５，３６，３７を形成しＥ―Ｒ型イ
ンバータを製造した（第３図ｅ図示）。
しかして、上述した実施例３によればシリコン
酸化膜２７2下の単結晶シリコン領域２９1を抵抗
素子として利用でき、簡単にＥ―Ｒ型インバータ
を得ることができる。また、シリコン酸化膜２７
１（フイールド領域）下に埋め込まれた単結晶シリ
コン領域２９2を配線として利用することができ、
信頼性の高い多層配線構造を備えたＥ―Ｒ型イン
バータを得ることができる。なお、本実施例３で
は単結晶シリコン領域２９1をソース領域３２に
接続した抵抗素子として使用したが、第３図ｅに
示すｐ型単結晶シリコン層２８であるチヤンネル
領域に接続し、チヤンネル領域の電位制御用端子
として用いることもできる。
実施例 ４ (i) 第４図ａに示す如く単結晶サフアイア基板２
１上にCVD法により厚さ5000Åの多結晶シリ
コン層２２及び厚さ2000ÅのSiO2膜２３を順
次堆積した。つついて、SiO2膜２３を写真蝕
刻法により選択エツチングしてSiO2膜パター
ン２４1，２４2を形成した後、該SiO2膜パター
ン２４1′，２４2′をマスクとして露出した多結
晶シリコン層２２をリアクテイブイオンエツチ
ングにより2500Å程度の厚さを除去して膜厚の
薄い多結晶シリコン層領域を形成した（第４図
ｂ図示）。
(ii) 次いで、SiO2膜パターン２４1′を覆い、一部
に窓を有するレジストパターン２５′を形成し
た後、該レジストパターン２５′をマスクとし
てSiO2膜パターン２４1′を選択的にエツチング
除去して開孔部３８を形成すると共に、他の
SiO2膜パターン２４2′を除去した（第４図ｃ図
示）。ひきつづき、レジストパターン２５′を除
去した後、SiO2膜パターン２４1をマスクとし
て酸素を出力60KeV、ドーズ量１×1018／cm2の
条件でイオン注入した。この時、SiO2膜パタ
ーン２４1の開孔部３８から露出する多結晶シ
リコン層２２にはサフアイア基板２１界面に達
しない酸素イオン注入層２６1′が形成された。
また、SiO2膜パターン２４1周辺に露出した多
結晶シリコン層２２において、エツチングされ
た薄い部分にはサフアイア基板２１に達する酸
素イオン注入層２６2′、厚い部分にはサフアイ
ア基板２１に達しない酸素イオン注入層２６
3′が形成された（第４図ｄ図示）。
(iii) 次いで、SiO2膜パターン２４1′を除去した
後、全面にNd―YAGレーザ光を照射した。こ
の時、酸素イオン注入層の存在しない多結晶シ
リコン層は単結晶化されると共に、酸素イオン
注入層２６1，２６2，２６3がシリコン酸化物
に変換された。つまり、第４図ｅに示す如く同
レベルのシリコン酸化膜２７1で周囲が分離さ
れた島状の単結晶シリコン層２８が形成され、
かつ該単結晶シリコン層２８の表層の一部に酸
素イオン注入層２６1′から変換されたサフアイ
ア基板２１の界面に達しないシリコン酸化膜２
７2′が形成されると共に同酸化膜２７2′下に単
結晶シリコン領域２９1が形成され、更に、前
記シリコン酸化膜２７1′の一部とサフアイア基
板２１の界面付近に前記SiO2膜パターン２４
2′と同形状の単結晶シリコン領域２９2が形成
された。
(iv) 次いで、前記実施例３の(iv)工程に準じて処理
しＥ―Ｒ型インバータを製造した（第４図ｆ図
示）。
しかして、上述した実施例４によれば素子形成
部となる単結晶シリコン層２８を分離するシリコ
ン酸化膜２７1′を、該単結晶シリコン層２８と同
レベルで形成でき、平坦化できるため、前記実施
例３のものに比べてAl配線３５，３６，３７の
断切れ等を防止した高信頼性のＥ―Ｒ型インバー
タを得ることができる。
以上詳述した如く、本発明によればエピタキシ
ヤル成長法を採用せずに単結晶サフアイア又は単
結晶スピネルからなる単結晶絶縁基板上に短時間
の熱処理で、単結晶半導体層とこれを分離する絶
縁膜を同時に形成でき、もつて単結晶絶縁基板か
ら不純物のオートドーピングのない高性能の半導
体装置を量産的に製造できる等顕著な効果を有す
る。
【図面の簡単な説明】
第１図ａ〜ｄは本発明の実施例１における
MOS型半導体装置の製造工程を示す断面図、第
２図ａ〜ｅは本発明の実施例２におけるMOS型
半導体装置の製造工程を示す断面図、第３図ａ〜
ｅは本発明の実施例３におけるＥ―Ｒ型インバー
タの製造工程を示す断面図、第４図ａ〜ｆは本発
明の実施例４におけるＥ―Ｒ型インバータの製造
工程を示す断面図である。 １，２１…単結晶サフアイア基板、２，２２…
多結晶シリコン層、４，４′，２６1，２６2，２
６1′，２６2′，２６3′…酸素イオン注入層、５，
５′，２７1，２７2，２７1′，２７2′…シリコン酸
化膜、６，２８…単結晶シリコン層、７，３０1
…ゲート酸化酸、８，３１…ゲート電極、１２，
１３，３５，３６，３７…Al配線、２９1，２９2
…単結晶シリコン領域。

Claims (1)

  1. 【特許請求の範囲】 １ 単結晶サフアイア又は単結晶スピネルからな
    る単結晶絶縁基板上に非単結晶半導体層を形成す
    る工程と、この非単結晶半導体層に該半導体層と
    反応して絶縁物を生成する物質を選択的にイオン
    注入する工程と、エネルギービーム照射もしくは
    加熱処理を行なつて前記非単結晶半導体層をその
    下の単結晶絶縁基板の結晶格子を種に単結晶化す
    ると共に、前記物質が注入された非単結晶半導体
    層を絶縁化する工程とを具備したことを特徴とす
    る半導体装置の製造方法。 ２ イオン注入されるべき非単結晶半導体層領域
    の一部をイオン注入深さの制御作用を有する被膜
    で覆つた後、該半導体層と反応して絶縁物を生成
    する物質をイオン注入することにより、該物質が
    前記被膜部分で非単結晶半導体層の表面側のみ分
    布するようにしたことを特徴とする特許請求の範
    囲第１項記載の半導体装置の製造方法。 ３ イオン注入されるべき非単結晶半導体層領域
    の膜厚を同半導体層の他の領域より薄くしたこと
    を特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。 ４ イオン注入されるべき非単結晶半導体層領域
    の膜厚を部分的に薄くした後、該半導体層と反応
    して絶縁物を生成する物質をイオン注入すること
    により、該物質が前記半導体層領域の厚い部分で
    半導体層の表面側にのみ分布するようにしたこと
    を特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。 ５ エネルギービームの照射もしくは加熱処理を
    行なうに先立つて、非単結晶半導体層の少なくと
    も単結晶化されるべき領域に結晶性を乱すと共に
    エネルギーの吸収効率を高める物質をイオン注入
    することを特徴とする特許請求の範囲第１項乃至
    第４項いずれか記載の半導体装置の製造方法。
JP56011086A 1981-01-28 1981-01-28 Manufacture of semiconductor device Granted JPS57126131A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP56011086A JPS57126131A (en) 1981-01-28 1981-01-28 Manufacture of semiconductor device
US06/341,583 US4437225A (en) 1981-01-28 1982-01-21 Method of forming SOS devices by selective laser treatment and reactive formation of isolation regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56011086A JPS57126131A (en) 1981-01-28 1981-01-28 Manufacture of semiconductor device

Publications (2)

Publication Number Publication Date
JPS57126131A JPS57126131A (en) 1982-08-05
JPH0115134B2 true JPH0115134B2 (ja) 1989-03-15

Family

ID=11768162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56011086A Granted JPS57126131A (en) 1981-01-28 1981-01-28 Manufacture of semiconductor device

Country Status (2)

Country Link
US (1) US4437225A (ja)
JP (1) JPS57126131A (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
JPS59108313A (ja) * 1982-12-13 1984-06-22 Mitsubishi Electric Corp 半導体単結晶層の製造方法
JPS59159563A (ja) * 1983-03-02 1984-09-10 Toshiba Corp 半導体装置の製造方法
JPS61145868A (ja) * 1984-12-20 1986-07-03 Toshiba Corp 半導体装置の製造方法
US4700461A (en) * 1986-09-29 1987-10-20 Massachusetts Institute Of Technology Process for making junction field-effect transistors
JPS6432622A (en) * 1987-07-28 1989-02-02 Mitsubishi Electric Corp Formation of soi film
US5245452A (en) * 1988-06-24 1993-09-14 Matsushita Electronics Corporation Active matric drive liquid crystal display device using polycrystalline silicon pixel electrodes
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
DE59010471D1 (de) * 1990-06-07 1996-10-02 Siemens Ag Verfahren zur Herstellung von Bipolartransistoren mit extrem reduzierter Basis-Kollektor-Kapazität
JP3012673B2 (ja) * 1990-08-21 2000-02-28 三菱電機株式会社 半導体装置の製造方法
US5362979A (en) * 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
EP0497427B1 (en) * 1991-02-01 1996-04-10 Koninklijke Philips Electronics N.V. Semiconductor device for high voltage application and method of making the same
US5246870A (en) * 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
KR100292330B1 (ko) * 1992-05-01 2001-09-17 이데이 노부유끼 반도체장치와그제조방법및실리콘절연기판의제조방법
US5976952A (en) * 1997-03-05 1999-11-02 Advanced Micro Devices, Inc. Implanted isolation structure formation for high density CMOS integrated circuits
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
US6069054A (en) * 1997-12-23 2000-05-30 Integrated Device Technology, Inc. Method for forming isolation regions subsequent to gate formation and structure thereof
TW375772B (en) * 1998-01-09 1999-12-01 United Microelectronics Corp Field implant method
JP4223092B2 (ja) 1998-05-19 2009-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100397876B1 (ko) * 2000-12-19 2003-09-13 엘지.필립스 엘시디 주식회사 박막트랜지스터와 그 제조방법
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
JP2004152962A (ja) * 2002-10-30 2004-05-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
CN102270598B (zh) * 2011-08-19 2013-08-14 北京大学 一种用于集成电路制造的场区隔离方法
CN102270599A (zh) * 2011-08-22 2011-12-07 北京大学 一种用于集成电路制造的场区隔离方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3888734A (en) * 1971-06-15 1975-06-10 Babcock & Wilcox Co Compact nuclear reactor
JPS514977A (en) * 1974-07-01 1976-01-16 Iwatsu Electric Co Ltd Zetsuensono keiseihoho
JPS55115341A (en) 1979-02-28 1980-09-05 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
DE3071489D1 (en) 1979-11-29 1986-04-17 Vlsi Technology Res Ass Method of manufacturing a semiconductor device with a schottky junction
US4323417A (en) 1980-05-06 1982-04-06 Texas Instruments Incorporated Method of producing monocrystal on insulator
US4339285A (en) 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4319954A (en) 1981-02-27 1982-03-16 Rca Corporation Method of forming polycrystalline silicon lines and vias on a silicon substrate

Also Published As

Publication number Publication date
US4437225A (en) 1984-03-20
JPS57126131A (en) 1982-08-05

Similar Documents

Publication Publication Date Title
JPH0115134B2 (ja)
US4463492A (en) Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state
EP0015677B1 (en) Method of producing semiconductor devices
JPH0640582B2 (ja) 絶縁ゲ−ト電界効果トランジスタの製造方法
JPH0454388B2 (ja)
JPS643045B2 (ja)
US4377902A (en) Method of manufacturing semiconductor device using laser beam crystallized poly/amorphous layer
US4560421A (en) Semiconductor device and method of manufacturing the same
RU1830156C (ru) Способ изготовлени полупроводниковых приборов
JPH0324069B2 (ja)
JPS643046B2 (ja)
JPH0415619B2 (ja)
JP3138841B2 (ja) Ｍｉｓ電界効果半導体装置の製造方法
JPS5885520A (ja) 半導体装置の製造方法
JPH0231468A (ja) 浮遊ゲート型半導体記憶装置の製造方法
JPH0239091B2 (ja)
JPS6360551B2 (ja)
JPS62190847A (ja) 半導体装置の製造方法
JPS6238869B2 (ja)
JP3182887B2 (ja) 半導体装置の製造方法
JPH0126186B2 (ja)
JPS643047B2 (ja)
JPH0248146B2 (ja)
JPS5837952A (ja) 半導体装置およびその製造方法
JP2792094B2 (ja) 半導体装置の製造方法