JPS5837952A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5837952A JPS5837952A JP13572381A JP13572381A JPS5837952A JP S5837952 A JPS5837952 A JP S5837952A JP 13572381 A JP13572381 A JP 13572381A JP 13572381 A JP13572381 A JP 13572381A JP S5837952 A JPS5837952 A JP S5837952A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板上に集積回路を積層して、高密度化
した半導体装置およびその製造方法に関するものであり
、半導体基板の一生面に通常の方法により高速、高密度
のノ（イボーラ型の第１の集積回路を形成し、その上面
に絶縁分離して形成した半導体単結晶層に高密度のＭＯ
Ｓ型の第２の集積回路を形成することにより、）くイポ
ーラ素子およびＭＯ８素子の特性を兼ね備えた高密度、
高性能集積回路を同一チップ上に実現するものである５
従来よりバイポーラ素子とＭＯ３素子より成る混成集積
回路は同一基板面上に並置して形成されている。たとえ
ばＮＰＮ型バイポーラトランジスタとＰチャネルＭＯ３
）ランジスタで構成する混成集積回路について従来の例
を第１図に従って説明する。
した半導体装置およびその製造方法に関するものであり
、半導体基板の一生面に通常の方法により高速、高密度
のノ（イボーラ型の第１の集積回路を形成し、その上面
に絶縁分離して形成した半導体単結晶層に高密度のＭＯ
Ｓ型の第２の集積回路を形成することにより、）くイポ
ーラ素子およびＭＯ８素子の特性を兼ね備えた高密度、
高性能集積回路を同一チップ上に実現するものである５
従来よりバイポーラ素子とＭＯ３素子より成る混成集積
回路は同一基板面上に並置して形成されている。たとえ
ばＮＰＮ型バイポーラトランジスタとＰチャネルＭＯ３
）ランジスタで構成する混成集積回路について従来の例
を第１図に従って説明する。
まずはじめに、第１図の（、）に示すように、Ｐ型基板
１０１にＮ４拡散層１０２を有する厚さ４μｍ程度のＮ
型エピタキシアル層１０４を形成したのちＰ＋の素子間
分離拡散層１０３を形成する。次に第１図の（ｂ）に示
すように、ＭＯＳ）ランジスタのゲート１０５ｉ形成し
、バイポーラトランジスタのベース拡散領域１０６とＭ
ＯＳ）ランジスタのソース、ドレイン領域１０６′の戸
拡散層を同ｊ処理によって形成する。さらに第１図の（
Ｃ）に示すようにバイポー２トランジスタのエミッタの
Ｎ＋拡散領域１０７および集積回路全体の金属配線１０
８を形成する。以上の工程によってバイポーラとＭＯＳ
の混成回路をつくることができる。
１０１にＮ４拡散層１０２を有する厚さ４μｍ程度のＮ
型エピタキシアル層１０４を形成したのちＰ＋の素子間
分離拡散層１０３を形成する。次に第１図の（ｂ）に示
すように、ＭＯＳ）ランジスタのゲート１０５ｉ形成し
、バイポーラトランジスタのベース拡散領域１０６とＭ
ＯＳ）ランジスタのソース、ドレイン領域１０６′の戸
拡散層を同ｊ処理によって形成する。さらに第１図の（
Ｃ）に示すようにバイポー２トランジスタのエミッタの
Ｎ＋拡散領域１０７および集積回路全体の金属配線１０
８を形成する。以上の工程によってバイポーラとＭＯＳ
の混成回路をつくることができる。
バイポーラトランジスタとＭＯＳ）ランジスタの製造に
おいては、不純物拡散や酸化の工程数および不純物の拡
散長、濃度や酸化膜厚等が大きく異なる。また個々の素
子や回路機能のすぐれた電気特性を得るためには、プロ
セスパラメータを所望の値に精度よく制御することが必
要である。しかし、上述したように従来法により電気炉
による基板全体の熱処理を施してバイポーラ素子とＭＧ
Ｓ素子のプロセスパラメータを同時に制御することは非
常に困難である。したがって、現状では、バイポーラ素
子とＭＯ３素子の特性をともに最適に保ちつつ高性能、
高集積の混成集積回路は実現できなかった。
おいては、不純物拡散や酸化の工程数および不純物の拡
散長、濃度や酸化膜厚等が大きく異なる。また個々の素
子や回路機能のすぐれた電気特性を得るためには、プロ
セスパラメータを所望の値に精度よく制御することが必
要である。しかし、上述したように従来法により電気炉
による基板全体の熱処理を施してバイポーラ素子とＭＧ
Ｓ素子のプロセスパラメータを同時に制御することは非
常に困難である。したがって、現状では、バイポーラ素
子とＭＯ３素子の特性をともに最適に保ちつつ高性能、
高集積の混成集積回路は実現できなかった。
本発明はバイポーラ、ＭＯ５素子を有する高密度、高性
能集積回路チップを提供するものである。
能集積回路チップを提供するものである。
２図の（ａ）は、従来の方法によって形成したバイポー
ラ集積回路を示している。Ｐ型基板２０１にＮ＋埋め込
み拡散層２０２を有するＮ型エピタキシアル層２０４を
形成し、素子分離用の１拡散層２０３を設け、高速、高
性能バイポーラ素子を形成するために不純物導入量、熱
処理条件を制御して、ベース２０６．エミッタ２０７を
形成する。
ラ集積回路を示している。Ｐ型基板２０１にＮ＋埋め込
み拡散層２０２を有するＮ型エピタキシアル層２０４を
形成し、素子分離用の１拡散層２０３を設け、高速、高
性能バイポーラ素子を形成するために不純物導入量、熱
処理条件を制御して、ベース２０６．エミッタ２０７を
形成する。
素子間配線金属たとえばＭｏ２Ｏ３を形成し、バイポー
ラ集積回路を形成する。
ラ集積回路を形成する。
次に第２図の（ｂ）に示すように、ＣＶＤ法、ＰＶＤ法
、プラズマ堆積法などを用い、６００℃以下の温度で厚
さがたとえば５０００人程度Ｏ５１０２膜２０９および
多結晶シリコン膜２１０を第２図の（ａ）で示したバイ
ポーラ集積回路上に連続して形成する。
、プラズマ堆積法などを用い、６００℃以下の温度で厚
さがたとえば５０００人程度Ｏ５１０２膜２０９および
多結晶シリコン膜２１０を第２図の（ａ）で示したバイ
ポーラ集積回路上に連続して形成する。
その後、レーザビーム、電子ビーム、光ビームなどの高
エネルギービーム２を照射して、−Ｆ記多結晶シリコン
膜２１０を単結晶化する。たとえば、上記基板を３５０
℃に加熱して、１５ｗａｔｔ、ビーェ径１５ｏｔ１ｍの
ｃｗレーザ光＠ ＊ ａｎ ／ ｓ Ｊ速度で走査しな
がら上記多結晶シリコン膜２１０に照射することにより
、上記多結晶シリコン膜２１０のみが溶融して単結晶化
し、その下部は６００℃以下に保たれており、熱による
歪は入らず、ノ（イポーラ集積回路上に絶縁分離層２０
９を介してシリコン単結晶層２１０が得られる。
エネルギービーム２を照射して、−Ｆ記多結晶シリコン
膜２１０を単結晶化する。たとえば、上記基板を３５０
℃に加熱して、１５ｗａｔｔ、ビーェ径１５ｏｔ１ｍの
ｃｗレーザ光＠ ＊ ａｎ ／ ｓ Ｊ速度で走査しな
がら上記多結晶シリコン膜２１０に照射することにより
、上記多結晶シリコン膜２１０のみが溶融して単結晶化
し、その下部は６００℃以下に保たれており、熱による
歪は入らず、ノ（イポーラ集積回路上に絶縁分離層２０
９を介してシリコン単結晶層２１０が得られる。
さらに第２図の（Ｃ）に示すように、プラズマ酸イしあ
るいはレーザ酸化により単結晶層２１０を所望の島状領
域に絶縁分離したのち、形成された単結晶の島状領域に
ＭＯＳ）ランジスタのゲート２１１゜ソース、ドレイン
拡散層２１２をイオン注入法とレーザ照射による熱処理
で形成し、しかるのち素子間配線金属２１３を形成して
ＭＯＳ）ランジスタを形成する。２１４はその表面に形
成した表面絶縁膜である。
るいはレーザ酸化により単結晶層２１０を所望の島状領
域に絶縁分離したのち、形成された単結晶の島状領域に
ＭＯＳ）ランジスタのゲート２１１゜ソース、ドレイン
拡散層２１２をイオン注入法とレーザ照射による熱処理
で形成し、しかるのち素子間配線金属２１３を形成して
ＭＯＳ）ランジスタを形成する。２１４はその表面に形
成した表面絶縁膜である。
上述のように本発明においては、はじめに従来の通常の
方法により、不純物の拡散長や濃度およびベース巾等の
ブロセスノくラメータを所望の値に精密に制御して単独
にノ（イボーラ集積回路のみを形成するため、高速、高
性能のテ゛）くイスを０ることができ、続く、上記ノ（
イポーラ集積回路上に絶縁分離された単結晶層を形成し
、該単結晶層にｎチャネル、ｐチャネルトランジスタを
所望の女１１〈選択的に形成して高密度のＭＯ８集積回
路をつくり込むことが可能であるとともに、このとき）
くイボーラ集積回路が形成されている領域の温度はイ氏
温状態で保持できるために、ノベイボーラ素子の特性は
損なわｈることは女い０したが−て本発明は、バイポー
ラ素子の高速性とＭＯ８素子の高密度という異な−た特
徴をそれらの特性の最適力状態で有する半導体装置およ
びそれを実現せしめる製造方法を提供するものである。
方法により、不純物の拡散長や濃度およびベース巾等の
ブロセスノくラメータを所望の値に精密に制御して単独
にノ（イボーラ集積回路のみを形成するため、高速、高
性能のテ゛）くイスを０ることができ、続く、上記ノ（
イポーラ集積回路上に絶縁分離された単結晶層を形成し
、該単結晶層にｎチャネル、ｐチャネルトランジスタを
所望の女１１〈選択的に形成して高密度のＭＯ８集積回
路をつくり込むことが可能であるとともに、このとき）
くイボーラ集積回路が形成されている領域の温度はイ氏
温状態で保持できるために、ノベイボーラ素子の特性は
損なわｈることは女い０したが−て本発明は、バイポー
ラ素子の高速性とＭＯ８素子の高密度という異な−た特
徴をそれらの特性の最適力状態で有する半導体装置およ
びそれを実現せしめる製造方法を提供するものである。
第１図（ａ）〜（Ｃ）は従来の混成集積回路の製造工程
図、第２図（＆）〜（Ｃ）は本発明の一実施例の混成集
積回路の製造工程図である０ ２０１・・・・・・Ｐ型半導体基板、２０２・・・・・
・Ｎ＋埋め込み拡散層、２０３・・・・・・分離用Ｐ
拡散層、２０４−・・−・−Ｎ型エヒ０タキシア、７１
／層、２０５− 、＝ ｐチャンネルＭＯ８Ｉ−ランジ
スタのゲート、２ｏ６・・・・・・バイポーラトランジ
スタのベースＰト拡散層、２０７・・・・・・バイポー
ラトランジスタのエミッタＮ＋拡散層、２０８，２１３
・・・・・・金属配線、２０９・・・・・・絶縁分離Ｓ
ｉＯ２膜、２１０・・・・・・シリコン結晶層、２１１
・・・・・・ＭＯＳ）ランジスタのゲート、２１２・・
・・・・ＭＯＳ）ランジスタのソース、ドレイン拡散層
。
図、第２図（＆）〜（Ｃ）は本発明の一実施例の混成集
積回路の製造工程図である０ ２０１・・・・・・Ｐ型半導体基板、２０２・・・・・
・Ｎ＋埋め込み拡散層、２０３・・・・・・分離用Ｐ
拡散層、２０４−・・−・−Ｎ型エヒ０タキシア、７１
／層、２０５− 、＝ ｐチャンネルＭＯ８Ｉ−ランジ
スタのゲート、２ｏ６・・・・・・バイポーラトランジ
スタのベースＰト拡散層、２０７・・・・・・バイポー
ラトランジスタのエミッタＮ＋拡散層、２０８，２１３
・・・・・・金属配線、２０９・・・・・・絶縁分離Ｓ
ｉＯ２膜、２１０・・・・・・シリコン結晶層、２１１
・・・・・・ＭＯＳ）ランジスタのゲート、２１２・・
・・・・ＭＯＳ）ランジスタのソース、ドレイン拡散層
。
Claims (1)
- （１）半導体基板の一生面に形成したバイポーラ型の第
１の集積回路を有し、上記第１の集積回路の上面に形成
した絶縁体薄膜及び半導体単結晶薄膜を有し、該半導体
単結晶薄膜に形成したＭＯＳ型の−２の集積回路を有す
ることを特徴とする半導体装置。 ＠）半導体基板に形成された第１の集積回路の上面に絶
縁体薄膜及び多結晶シリコン薄膜を形成したのち、上記
多結晶シリコン薄膜に高エネルギービームを照射して単
結晶化することを特徴とするｍ−半導体装置の製造 方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13572381A JPS5837952A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13572381A JPS5837952A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837952A true JPS5837952A (ja) | 1983-03-05 |
Family
ID=15158368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13572381A Pending JPS5837952A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226656A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | 半導体スイツチング素子 |
| JPS62254463A (ja) * | 1986-04-17 | 1987-11-06 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | バイポ−ラ及びｍｏｓデバイスを有するスタテイツクメモリセル |
| JPH05291513A (ja) * | 1992-02-14 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1981
- 1981-08-28 JP JP13572381A patent/JPS5837952A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226656A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | 半導体スイツチング素子 |
| JPS62254463A (ja) * | 1986-04-17 | 1987-11-06 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | バイポ−ラ及びｍｏｓデバイスを有するスタテイツクメモリセル |
| JPH05291513A (ja) * | 1992-02-14 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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