JPH03266469A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜ＳＯｆ基板上に形成されたＭｒＳ型ＦＥ
ＴＩ、：関する。

近年の半導体デバイスにおける高性能化は、トランジス
タの微細化によるトランジスタ単体の性能向上に依ると
ころが大きい。そこで、高性能トランジスタの一つとし
て最近注目を集めているのが薄膜Ｓｏｌ基板を用いたＭ
ＯＳＦＥＴである。

この場合、薄膜ＳＯＩ基板を用いたＭＯＳ　Ｆ　Ｅ　Ｔ
では、後述のようにチャネル部を形成するシリコン膜厚
を薄く形成した方が種々の効果が期待でき、それにはこ
のシリコン膜厚を制御性良好に形成する必要がある。

〔従来の技術〕

薄膜ＳＯＴ基板ＭＯ８ＦＥＴは、バルク中に形成した従
来のＭＯＳＦＥＴに仕べて閾値電圧（Ｖｔｈ）低下やパ
ンチスルーといったショートチャネル効果が小さく、垂
直電界緩和による電界効果移動度の増大やピンチオフ電
圧の上昇のためにドレイン電流が増大する、といった長
所がある。

これらの効果はチャネル部のシリコン層を薄くすればす
るほど大きくなる。又、薄膜Ｓｏｌ基板ＭＯ３ＦＥＴの
短所である、ドレイン電流−電圧特性におけるキンクや
寄生バイポーラ効果による耐圧低下など基板フローティ
ングの影響も、チャネル部のシリコン層を薄くする事で
小さくできることが学会などで報告されている。

第３図はこのような超薄１！ＳＯｒ基板１ｖｌ　ＯＳ　
ＦＥＴであり、高性能トランジスタとして注目を集めて
いる。同図において、支持シリコン基板１上に酸化シリ
コンの絶縁層２．単結晶シリコン１ｌＪ３が形成されて
おり、ヂャネル部３ａ、ソース領域３＋、ドレイン領域
３２が形成されている。４は素子分離用絶縁膜である。

５はゲート電極、６はゲート絶縁膜、７は層間絶縁膜、
８＋　、８２はアルミニウム配線である。このように、
第３図に示す従来の超薄膜ＳＯＩ基板ＭＯ３ＦＥＴは、
チャネル部３ａ、ソース領域３１．ドレイン領１ｉ！ｔ
　３２が超薄膜で形成されている。

ここで想定している超薄膜とは１０００Å以下であるが
、このように超薄膜にするとソース・ドレインの拡散層
抵抗やソース・ドレインと金属配線との間のコンタクト
抵抗が非常に大きくなってしまう。そこで、従来、第４
図に示す如く、ソース・トレイン部のシリコン膜厚をチ
ャネル部より厚くしてこれらの問題点を解決する、埋込
みゲート構造を併用したＳｏｌ基板ＭＯ８ＦＥＴが考案
されている。同図中、１０ａはチャネル部、１０ｔはソ
ース領域、１０２はドレイン領域で、ソース領［１０＋
、ドレイン領域１０２のシリコン膜厚はチャネル部１０
ａの膜厚よりも厚く形成されている。１１は素子分離用
絶縁膜、１２はゲート電極、１３はゲート絶縁膜、１４
は層間絶縁膜である。

〔発明が解決しようとする課題］ このような埋込みゲート構造は、通常、ゲート部分のシ
リコン膜をエツチング除去することで実現されるが、Ｓ
ｏｌ構造との併用においてはチャネル部シリコン膜厚の
制御性が問題となる。ここでは、シリコン膜１０にエツ
チングによって溝１０ｂを形成することにより、チャネ
ル部１０ａを形成している。ゲートやバックゲートがゼ
ロバイアス状態でも、ＳＯＩ基板のシリコン膜が完全に
空乏化してしまうような簿膜ＳＯＩ基板においては、チ
ャネル部１０ａのシリコン膜Ｉｔは、第５図に示す如く
、ｌｉｔ値電圧（Ｖｔｈ）などトランジスタの基本特性
を決定する重要なパラメータであり、特にａ！Ｉｉトラ
ンジスタではチャネル部１０ａの膜厚ｔの制御性がトラ
ンジスタ特性のばらつきを直接左右する。

第４図に示す従来例は、チせネル部１ｏを形成するのに
シリコン１Ｉ１１０をエツチング除去して得ているため
、チャネル部１０の膜厚ｔを良好に制御するのがむずか
しく、トランジスタ特性にばらつきを生じてしまう問題
点があった。

本発明は、チせネル部のシリコン膜厚を制御性良好に形
成できる半導体装置の製造方法を提供することを目的と
する。

〔課題を解決するための手段） 上記問題点は、ＳＯＩ基板の一部を構成する単結晶シリ
コン層の一部を下地の絶縁前が露出するまで除去する工
程と、該除去によって残された単結晶シリコン層及び露
出した絶縁層の上に非単結晶シリコン層を形成し、その
後、該非単結晶シリコン層を単結晶化して単結晶化シリ
コン層とする工程と、該単結晶化シリコン層の表面を熱
酸化し、その表面の凹部に導電性物質を埋込む工程とを
含むことを特徴とする半導体装置の製造方法によって解
決される。

〔作用〕

単結晶シリコン層を除去してそこに露出した絶縁層上に
非単結晶シリコン層を形成し、その後に単結晶化してそ
こをチャネル部とする。この場合、チャネル部は堆積に
よる形成であるので、エツチング除去によってチャネル
部を形成していた従来例に比して良好に膜厚制御できる
。又、直接、エピタキシャル成長等で単結晶シリコン層
を形成するのではないため、絶縁層上に確実に単結晶化
シリコン（チャネル部ンを形成できる。更に、非単結晶
シリコンのままでなくこれを単結晶化しているので、非
単結晶シリコンのままよりもリーク電流少なく、しかも
キャリア移動度が大である。

〔実施例〕

第１図は本発明の第１実施例の製造工程図を示す。同図
（Ａ）において、シリコン支持基板１５と０．３μ−〜
０５μ慴膜厚のＰ型車結晶シリコン層１７との間に０５
μｍ〜２０μｍ膜厚の絶縁層（酸化シリコン）１６が挟
まれた５０１基板を用意する。次に同図＜８）に示す如
く、単結晶シリコン［１１７を素子分離領域の部分エツ
チング除去し、次に、全面にシリコン酸化膜をＣＶＤ法
（気相成長法）にて堆積し、エッチバック法にて素子分
離領域に埋込んで同図（Ｃ）に示す素子分離用絶縁膜１
８を形成する。次に単結晶シリコン層１７を絶縁層１６
が露出するまで異方性エツチングによって同図＜（））
に示すように除去し、つまり、溝１７８を形成し、ソー
スａ域１７Ｉ、ドレイン領域１７２となる申結晶シリコ
ン１！１１７を残す。

次に同図（Ｅ）に示す如く、全面に非晶質（非単結晶）
シリコン（アモルファスシリコン）（１９）層をＣＶＤ
法で例、ｔ　ｔｒｉ　５００Ａ　〜１０００Ａ　’４積
し、その後、６００℃程度の温度で数時間アニルを行な
うと、ソース領域１７１．ドレイン領域１７２をシード
（種）にして非晶質シリコンが再結晶化し、再結晶化シ
リコン層（単結晶シリコン層）１９となる。再結晶化の
方法としては、ランプやレーザ照射による溶融・再結晶
化でもよい。

再結晶化することで、非晶質のものよりもリーク′Ｒ流
を少なくでき、しかもキャリア移動度を大きくできる。

この場合、ｌ１１７ａの底部にＣＶＤ法によって堆積形
成された再結晶化シリコン層１９ａがチャネル部となる
が、一般に、ＣＶＤ法による堆積とエツチング除去とで
はＣＶＤ法による堆積の方が膜厚を制御し易く、このた
め、エツチング除去によってチャネル部を形成していた
従来例よりもチャネル部１９ａの膜厚ｔを制御性良好に
形成できる。又、同図（Ｄ）の状態から直接、エピタキ
シャル成長等で単結晶シリコンを同図（Ｅ）のような状
態に堆積させようとしても、その単結晶シリコンはソー
ス領［１７１、ドレイン領域１７２の周囲のみに形成さ
れるだけであって絶縁層１６の表面には形成されず、こ
のためにチャネル部が形成されず、この方法では不都合
である。

次に同図（Ｆ）に示す如く、素子分離用絶縁膜１８上の
再結晶化シリコン層１９をエツチング除去し、続いて全
面に例えばボロンをイオン注入する。次に、再結晶化シ
リコン層１９を熱酸化して同図（Ｇ）に示すような１０
０人〜２００人のゲート酸化膜２０を形成し、続いて多
結晶シリコンを５０００人堆積した後エッチバックによ
って埋込みゲート電極２１を形成する。次に、ゲート電
極２１をマスクにして例えばヒ素を１０　”　ａｔｒ−
２程度イオン注入してソース拡散領域２２１．ドレイン
拡散領ＦｔＬ　２２２を形成し、これにより、ゲート電
極２１下部の再結晶化シリコン１１１９がチャネル部１
９ａ（ボロン）なる。次に同図（）（＞において、表面
にパッシベーション絶縁膜２３を形成してここにコンタ
クトホール２３ａを開口し、アルミニウム配線２４＋　
、２４２を形成する。

このように本発明は、同図（Ｄ＞において単結晶シリコ
ン層１７に溝１７ａを形成し、同図（Ｅ）に示すように
非晶質シリコン層（１９）をＣＶＤ法で堆積してその後
これを再結晶化して再結晶化シリコン層１９を形成して
いるので、チャネル部１９ａの膜厚を、エツチング除去
でチャネル部を形成していた従来例よりも制御性良好に
高精度に形成でき、良好なトランジスタ特性を得ること
ができる。

第２図は本発明の第２実施例の製造工程図を示す。第１
実施例と同様のＳＯＩ基板を用意し、同図（Ａ）に示す
如く、甲結晶シリコン層を異方性エツチング除去してソ
ース領域１７１．ドレイン領域１７２を形成する。次に
同図（Ｂ）において、全面に非晶質シリコン（１９）を
ＣＶＤ法で５００Ａ〜１００ＯＡ堆積し、その後、６０
０℃で数ＦＲ間アニールを行なって再結晶化シリコン層
１９とする。

再結晶化の方法としては、ランプやレーザ照射による溶
融・再結晶化でもよい。

次に、同図（Ｃ）に示すように素子分離領域の再結晶化
シリコン層１９をエツチング除去し、続いて全面にボロ
ンをイオン注入し、更に、再結晶化シリコン層１９を熱
酸化して　１００人〜２００人のゲート酸化１１２０を
形成し、続いて多結晶シリコンを５０００人堆積した後
エッチバックによって埋込みゲートＮ極２１を形成する
。ここで、素子分離領域の多結晶シリコンをエツチング
除去する。続いて同図（Ｄ）において、ゲート電極２１
をマスクにしてヒ素を１０１５１−２程度イオン注入し
てソース拡散領域２２１．ドレイン拡散領域２２２を形
成し、これにより、ゲート電極２１下部の再結晶化シリ
コン層１９がチャネル部１９ａもとなる。

次にシリコン酸化膜をｊ＃積し、エッチバックを行なっ
て同図（Ｅ）に示すように素子分離用絶縁膜１８を埋込
む。その後、パッシベーション絶縁膜２３を形成してコ
ンタクトホールを開口し、アルミニウム配線２４＋　、
２４２を形成する。

第２実施例の作用、効果は夫々第１実施例と同様である
ので、その説明上省略する。

（発明の効果） 以上説明した如く、本発明によれば、単結晶シリコン層
を除去してそこに露出した絶縁層上に非単結晶シリコン
層を形成し、その後に甲結晶化してそこをチャネル部と
しているので、エツチング除去によってチャネル部を形
成していた従来例に比してチャネル部を良好に膜厚制御
でき、ばらつきの少ない良好なトランジスタ特性を得る
ことができ、良質の埋込みゲート望薄膜Ｓｏｌ基板ＭＯ
８ＦＥＴを得ることができる。この場合、直接、単結晶
シリコン層を形成するのではないため、絶縁層上に確実
にチャネル部を形成できる。更に、非単結晶シリコンの
ままでなくこれを単結晶化しているので、非単結晶シリ
コンのままよりもり−り電流が少なく、しかもキャリア
移動度が大である。

【図面の簡単な説明】

第１図は本発明の第１実施例の製造工程図、第２図は本
発明の第２実施例の製造工程図、第３図は従来の一例の
構造図、 第４図は従来の他の例の構造図、 第５図は閾値電圧のシリコン膜厚依存性を説明する図で
ある。 図において、 １５はシリコン支持基板、 １６は絶縁台、 １７は単結晶シリコン層、 １７ａは溝、 １７１はソース領域、 １７２はドレイン領域、 １８は素子分離用絶縁膜、 １９は非晶質（非単結晶）シリコン層、又は再結晶化（
単結晶化）シリコン層、 １９ａはチャネル部、 ２０はゲート酸化膜、 ２１はゲート電極（導電性物質）、 ２２１はソース拡散領域、 ２２２はドレイン拡散領域、 ２３はパッシベーション絶側Ｌ ２４１ ４２ はアルミニウム配線 を小す。

Claims (1)

【特許請求の範囲】
1. ＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）
   基板の一部を構成する単結晶シリコン層（１７）の一部
   を下地の絶縁層（１６）が露出するまで除去する工程と
   、該除去によって残された単結晶シリコン層（１７＿１
   、１７＿２）及び露出した絶縁層（１６）の上に非単結
   晶シリコン層（１９）を形成し、その後該非単結晶シリ
   コン層（１９）を単結晶化して単結晶化シリコン層（１
   ９）とする工程と、該単結晶化シリコン層（１９）の表
   面を熱酸化し、その表面の凹部に導電性物質（２１）を
   埋込む工程とを含むことを特徴とする半導体装置の製造
   方法。