JPH02222546A

JPH02222546A - Ｍｏｓ型電界効果トランジスタの製造方法

Info

Publication number: JPH02222546A
Application number: JP4456189A
Authority: JP
Inventors: Toru Mogami; 徹最上; Hidekazu Okabayashi; 岡林　秀和; Hidemitsu Aoki; 秀充青木; Shuichi Saito; 修一齋藤; Hiromitsu Namita; 博光波田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-23
Filing date: 1989-02-23
Publication date: 1990-09-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＭＯＳ型電界効果トランジスタの製造方法、特
に５ＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯＳ型電界効果トランジスタの製造
方法に関する。

〔従来の技術〕

最近のＶＬＳＩにおいては、高集積化と微細化に伴い、
ゲート長が０．８４程度のＭＯ５型電界効果トランジス
タが用いられている。また、ＳＯＩ基板に形成されるＭ
Ｏ９Ｏ９型電界効果トランジスタいては、従来、結晶成
長が容易であるＳＯＩ膜厚が０．５虜程度の単結晶半導
体薄膜が用いられていた。しかし、０．５．と厚いＳＯ
Ｉ膜を用いた場合には、パンチスルーや短チヤネル効果
という２次元効果のためにＭＯ８型電界効果トランジス
タの特性は劣化するが、ＳＯ■膜厚を最大空乏層厚以下
にすることにより、２次元効果や基板浮遊効果を低減で
きることが最近報告されている。薄いＳＯＩ膜の形成方
法は、−度０゜５ｐ程度の厚いＳＯＩ膜を形成した後１
種々のエツチング法により薄膜化を行っている。

〔発明が解決しようとする課題〕

しかしながら、微細ゲート長を有するＭＯＳ型電界効果
トランジスタにおいては、ゲート領域のＳＯ■膜厚を５
０ｎ　ｍ程度以下にしなくては、２次元効果を十分に抑
制することはできない、そのため、ゲート領域あるいは
トランジスタ全領域のＳＯＩ膜の膜厚を５０ｎｓ程度以
下にしなければならない、しかし、そのように薄いＳＯ
Ｉ膜を大面積に広く形成することは、従来のビームアニ
ール法や固相成長法では困難であるばかりでなく、現在
行っている厚いＳＯＩ膜をエツチングにより薄くする方
法においても、均一性、制御性の面から極めて困難であ
る。

また、ソース、ドレイン領域の膜厚も極めて薄くなるた
めに、ソース、ドレイン抵抗の増大が予想される。

本発明の目的はこのような従来の問題点を解消しうるＭ
ＯＳ型電界効果トランジスタの製造方法を提供すること
にある。

〔課題を解決するための手段〕

前記目的を達成するため、本発明は絶縁体基板上の単結
晶半導体薄膜に形成するＭＯＳ型電界効果トランジスタ
の製造方法において、ソース、ドレインとなるべき領域
上に単結晶金属シリサイド膜を絶縁体基板上に形成する
工程と、単結晶金属シリサイド膜を種とする単結晶成長
法によりゲートチャネルとなるべき領域に単結晶半導体
薄膜を形成する工程とを含むものである。

【作用〕

本発明においては、従来のＭＯＳ型電界効果トランジス
タの製造方法とは異なり、まず、絶縁体基板上のソース
、ドレインとなるべき領域に、厚い単結晶シリサイド膜
を形成する０次に、所望の薄い膜厚の非結晶あるいは多
結晶半導体薄膜を基板上に堆積した後、近接するソース
、ドレイン領域の単結晶シリサイド膜を種として、ゲー
トチャネル領域の半導体膜を単結晶化する。この場合、
単結晶化すべきゲート領域は、せいぜいＩＪｒｍ程度で
あり、容易に単結晶化が可能である。この結果、従来の
薄いＳＯＩ膜形成に必要であった高精度のエツチング法
は必要としない。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）〜（ｅ）は本発明の一実施例を示した模式
的断面図である。

第１図（ａ）において、シリコン基板１上に、熱酸化に
よる絶縁膜２をｌｌ１ｍの厚さに形成し１次いで、ＳＯ
Ｉ膜３を０．５−の厚さに形成する１次に、基板表面を
清浄化し、前記ＳＯＩ膜３上にニッケル膜４を０゜１４
、堆積する。第１図（ｂ）において、前記シリコン基板
１に８００’　Ｃ１３０分の熱処理を施し、絶縁膜２上
全面に単結晶ニッケルシリサイド膜５を形成した後、ゲ
ートチャネルとなるべき領域と素子分離領域を通常のホ
トレジスト工程とドライエツチング工程によりエツチン
グ除去する。これにより。

絶縁体基板上のソース、ドレインとなるべき領域に、厚
い単結晶シリサイド膜を形成されたことになる２次いで
、第１図（ｃ）において、非晶質Ｓｉ膜６を真空蒸着法
により３０ｎｍ堆積する。第１図（ｄ）において、前記
シリコン基板１を窒素雰囲気中６００＠Ｃ１２時間、電
気炉でアニールすることにより、該非晶質Ｓｉ膜６をソ
ース、ドレイン領域の単結晶ニッケルシリサイド膜５を
種として、面相成長させ、単結晶Ｓｉ膜７にし、さらに
素子分離部分を通常のホトレジスト工程とドライエツチ
ング工程によりエツチング除去する。この工程により、
３０ｎ膳厚の単結晶Ｓｉ膜をゲートチャネル領域に形成
できる。

さらに、第１図（ｅ）において、前記ゲート部分の単結
晶Ｓｉ膜７の表面に熱酸化によりゲート酸化膜８を形成
し、ゲート電極となる多結晶Ｓｉ膜９を０．５μだけＣ
ＶＤ法により堆積した後、該多結晶Ｓｉ膜９を通常のホ
トレジスト工程とドライエツチング工程によりエツチン
グし、ゲート電極を形成する。

以上実施例においては単結晶シリサイド膜としてＮ　ｉ
　Ｓｉ２を用いたが、これに限る必要はなく、Ｃ。

Ｓｉ２やＰｔＳｉやＰｄ、ＳＬなども用いることができ
る。また、これら単結晶シリサイド膜の膜厚は、前記実
施例においては、０．５７ｆｆｌとしたが、これに限る
必要はなく、シート抵抗が３００Ω／口以下となる膜厚
以上の単結晶シリサイド膜を用いることができる。

また、実施例においては、単結晶成長させるべき半導体
膜の膜厚を３０ｎｍとしたが、これに限る必要はなく、
少なくとも単結晶シリサイド膜の膜厚以下の任意の膜厚
を用いることができる。

さらに実施例においては、ゲートチャネル領域の単結晶
膜を形成する方法に固相成長法を用いたが、ビームアニ
ール法なども用いることができる。

また、前記実施例においては、ゲート材料として多結晶
Ｓｉ膜を用いたが、これに限る必要はなく。

高融点金属等の金属膜やポリサイド構造の薄膜も用いる
ことができる。

〔発明の効果〕

以上説明したように本発明によれば、従来の１Ｓ型電界
効果トランジスタの製造方法とは異なり、ゲート領域の
薄いＳＱＩ膜は、周辺部の厚い単結晶シリサイド膜を形
成した後に周辺部のシリサイド膜を種として形成するた
め、従来の薄いＳＯＩ膜形成に必要とされた高精度のエ
ツチング法は必要としない。また、実施例に示したよう
に、ゲート領域の薄いＳＯＩ膜にＭＯＳ型電界効果トラ
ンジスタを形成した場合でも、ソース、ドレイン領−域
を厚いシリサイド膜で形成できるので、ソース、ドレイ
ン領域の抵抗を上げずにトランジスタを作製できる効果
を有する。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
した模式的断面図である。１・・・シリコン基板　　　　２・・・絶縁膜３・・・
ＳＯＩ膜　　　　　　　　４・・・ニッケル膜５・・・
単結晶ニッケルシリサイド膜

Claims

【特許請求の範囲】

（１）絶縁体基板上の単結晶半導体薄膜に形成するＭＯ
Ｓ型電界効果トランジスタの製造方法において、ソース
、ドレインとなるべき領域上に単結晶金属シリサイド膜
を絶縁体基板上に形成する工程と、単結晶金属シリサイ
ド膜を種とする単結晶成長法によりゲートチャネルとな
るべき領域に単結晶半導体薄膜を形成する工程とを含む
ことを特徴とするＭＯＳ型電界効果トランジスタの製造
方法。