JPH02292866A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH02292866A JPH02292866A JP11346689A JP11346689A JPH02292866A JP H02292866 A JPH02292866 A JP H02292866A JP 11346689 A JP11346689 A JP 11346689A JP 11346689 A JP11346689 A JP 11346689A JP H02292866 A JPH02292866 A JP H02292866A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は、ＭＩＳ型半導体装置の製造方法に関し、特に
、そのゲート電極の形成方法に関する。
、そのゲート電極の形成方法に関する。
［従来の技術］
ＭＩＳ型半導体装置においては、大規模化が進行するに
つれて、従来からの多結晶シリコンゲートでは抵抗増加
による特性低下のため、半導体装置が所望の性能を発揮
できなくなってきた．そこで、多結晶シリコンゲートの
トランジスタ特性を維持しつつゲートの低抵抗化を図る
手段として、多結晶シリコン層を下層とする２Ｊｉｌ構
造のゲート電極が用いられている． 従来の２層構造ゲートの形成方法は、半導体基板表面に
形成した絶縁膜上に多結晶シリコン層を形成し、リン拡
散を行い、その上にシリサイド層または高融点金属層を
形成し、所望の形状にパタニングするものであった． ［発明が解決しようとする問題点］ 上述した従来のＭＩＳ型半導体装置の電極形成方法では
、多結晶シリコン層の形成とシリサイド層（または高融
点金属層》の形成を別々の工程で行うので、また、その
工程間に拡散工程が介在しているので、多結晶シリコン
層とシリサイド層《または高融点金属層）との間に自然
酸化膜などの不要成分が入り易く、そのため層抵抗が増
大したり、多結晶シリコン層からシリサイド層等が剥離
したりする．また、電極の加工時に、エッチング残りや
異常エッチングが発生し易い。
つれて、従来からの多結晶シリコンゲートでは抵抗増加
による特性低下のため、半導体装置が所望の性能を発揮
できなくなってきた．そこで、多結晶シリコンゲートの
トランジスタ特性を維持しつつゲートの低抵抗化を図る
手段として、多結晶シリコン層を下層とする２Ｊｉｌ構
造のゲート電極が用いられている． 従来の２層構造ゲートの形成方法は、半導体基板表面に
形成した絶縁膜上に多結晶シリコン層を形成し、リン拡
散を行い、その上にシリサイド層または高融点金属層を
形成し、所望の形状にパタニングするものであった． ［発明が解決しようとする問題点］ 上述した従来のＭＩＳ型半導体装置の電極形成方法では
、多結晶シリコン層の形成とシリサイド層（または高融
点金属層》の形成を別々の工程で行うので、また、その
工程間に拡散工程が介在しているので、多結晶シリコン
層とシリサイド層《または高融点金属層）との間に自然
酸化膜などの不要成分が入り易く、そのため層抵抗が増
大したり、多結晶シリコン層からシリサイド層等が剥離
したりする．また、電極の加工時に、エッチング残りや
異常エッチングが発生し易い。
さらに、従来の製造方法では、多結晶シリコン層が薄膜
化すると、絶縁膜の膜質が悪化し絶縁耐圧が低下する。
化すると、絶縁膜の膜質が悪化し絶縁耐圧が低下する。
その情況を第４図に示す。第４図は、ゲート酸化膜の厚
さを１５０人として、多結晶シリコン層の膜厚に対する
良品率を示すグラフであって、ここでは絶縁耐圧が８
Ｍ Ｖ ／ ａｍ以上であるものを良品としている。こ
のように多結晶シリコン層の膜厚が薄くなると絶縁耐圧
が低下するのは、次の理由による．すなわち、多結晶シ
リコンへのリン拡散時には、多結晶シリコン層の表面に
リンガラスが形成されるが、場合によってはガラス化が
粒界に沿って進行しゲート絶縁膜にまで達することがあ
る。その場合には、リン拡散に続くリンガラス除去工程
においてこれが除去されるので、ゲート絶縁膜が部分的
に薄膜化されるからである。
さを１５０人として、多結晶シリコン層の膜厚に対する
良品率を示すグラフであって、ここでは絶縁耐圧が８
Ｍ Ｖ ／ ａｍ以上であるものを良品としている。こ
のように多結晶シリコン層の膜厚が薄くなると絶縁耐圧
が低下するのは、次の理由による．すなわち、多結晶シ
リコンへのリン拡散時には、多結晶シリコン層の表面に
リンガラスが形成されるが、場合によってはガラス化が
粒界に沿って進行しゲート絶縁膜にまで達することがあ
る。その場合には、リン拡散に続くリンガラス除去工程
においてこれが除去されるので、ゲート絶縁膜が部分的
に薄膜化されるからである。
そのため、従来方法においては、多結晶シリコン層を一
定以下に薄くすることができず、製造上のばらつきを考
慮してこれを例えば２０００人以上の膜厚としていた。
定以下に薄くすることができず、製造上のばらつきを考
慮してこれを例えば２０００人以上の膜厚としていた。
［問題点を解決するための手段］
本発明のＭＩＳ型半導体装置の製造方法は、半導体基板
上にゲート絶縁膜を形成する工程と、成膜装置内におい
て前記ゲート絶縁膜上にシリコンを堆積する工程と、半
導体基板を前記成膜装置内に装着したまま引き続き高融
点金属シリサイドあるいは高融点金属を堆積する工程と
を具面している． ［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
上にゲート絶縁膜を形成する工程と、成膜装置内におい
て前記ゲート絶縁膜上にシリコンを堆積する工程と、半
導体基板を前記成膜装置内に装着したまま引き続き高融
点金属シリサイドあるいは高融点金属を堆積する工程と
を具面している． ［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）〜（ｄ）は、本発明の一実施例の工程順を
示す半導体装置の断面図である。まず、第１図（ａ＞に
示すように、比抵抗４Ω・ｃａｔのｐ型シリコン基板１
１上に、厚さ０．５μｍの素子分離用のＬＯＣＯＳ酸化
膜１２、厚さ１５０人のゲート酸化膜１３を形成した後
、シリコン基板をスパッタリング装置に装填する．ゲー
ト酸化膜１３上にスバッタ法でシリコン層１４を膜厚５
００人に形成した後、ターゲットを切り替え同一スパッ
タリング装置内にシリコン基板を装着したまま引き続き
スバッタ法でタングステンシリサイドＭ１５を膜厚１５
００人に形成する。
示す半導体装置の断面図である。まず、第１図（ａ＞に
示すように、比抵抗４Ω・ｃａｔのｐ型シリコン基板１
１上に、厚さ０．５μｍの素子分離用のＬＯＣＯＳ酸化
膜１２、厚さ１５０人のゲート酸化膜１３を形成した後
、シリコン基板をスパッタリング装置に装填する．ゲー
ト酸化膜１３上にスバッタ法でシリコン層１４を膜厚５
００人に形成した後、ターゲットを切り替え同一スパッ
タリング装置内にシリコン基板を装着したまま引き続き
スバッタ法でタングステンシリサイドＭ１５を膜厚１５
００人に形成する。
次に、第１図（ｂ）に示すように、全面にリンをドーズ
量５ Ｘ Ｉ Ｏ １６／ ｃｎ｛、エネルギー３ ０
Ｋ ｅＶでイオン注入し、９００℃の窒素雰囲気で１
０分間熱処理を行いシリコン層１４中のリンを活性化す
る。
量５ Ｘ Ｉ Ｏ １６／ ｃｎ｛、エネルギー３ ０
Ｋ ｅＶでイオン注入し、９００℃の窒素雰囲気で１
０分間熱処理を行いシリコン層１４中のリンを活性化す
る。
次に、シリコン層１４とタングステンシリサイド層１５
に対してフォトリングラフィ技術とプラズマエッチング
法を適用して第１図（ｃ）に示すように、ゲート電極を
形成する。
に対してフォトリングラフィ技術とプラズマエッチング
法を適用して第１図（ｃ）に示すように、ゲート電極を
形成する。
次に、第１図（ｄ）に示すように、ソース・ドレイン領
域にヒ素をドープして口“領域１６を形成し、眉間絶縁
膜としてのＰ Ｓ Ｇ ｌ摸ｌ７を堆積する。続いて、
ＰＳＧＩＩＩ１７にコンタクトホール１８を形成しアル
ミニウム配線ｌ９を形成する。
域にヒ素をドープして口“領域１６を形成し、眉間絶縁
膜としてのＰ Ｓ Ｇ ｌ摸ｌ７を堆積する。続いて、
ＰＳＧＩＩＩ１７にコンタクトホール１８を形成しアル
ミニウム配線ｌ９を形成する。
この実施例において、シリコンＭ １． ４とタングス
テンシリサイド層１５とのパターニング工程では、両者
の間には自然酸化膜などの不所望の膜が存在していない
ので、エッチング残りや異常エッチングが発生すること
はない。
テンシリサイド層１５とのパターニング工程では、両者
の間には自然酸化膜などの不所望の膜が存在していない
ので、エッチング残りや異常エッチングが発生すること
はない。
本実施例により形成されたゲート酸化膜の絶縁耐圧の分
布を第２図（ａ）に示し、また、シリコン層１４の膜厚
を４００人から１０００人まで変化させた場合における
ＭＯＳダイオードの絶縁耐圧の歩留まり（耐圧８ Ｍ
Ｖ ／ ｃｍ以上のものを良品とする）を第２図（ｂ）
に示す．第２図（ａ）、（ｂ）から明らかなように、多
結晶シリコン層を薄くシても、シリサイド層を介して不
純物をイオン注入するようにすることにより、ゲート絶
縁膜の絶縁耐圧の低下を生じさせることがない。またト
ランジスタ特性も、従来法（多結晶シリコン２０００人
にリン拡散し、シリサイドを１５００人堆積）で製造し
たトランジスタと差が生じなかった。さらに、ゲート電
極は従来法で製造したものと比鮫して１５００人薄くな
っているので、集積回路に適用した場合、ゲート電極端
での段差が小さくなり、後工程での加工が容易になって
、歩留まりが向上する。
布を第２図（ａ）に示し、また、シリコン層１４の膜厚
を４００人から１０００人まで変化させた場合における
ＭＯＳダイオードの絶縁耐圧の歩留まり（耐圧８ Ｍ
Ｖ ／ ｃｍ以上のものを良品とする）を第２図（ｂ）
に示す．第２図（ａ）、（ｂ）から明らかなように、多
結晶シリコン層を薄くシても、シリサイド層を介して不
純物をイオン注入するようにすることにより、ゲート絶
縁膜の絶縁耐圧の低下を生じさせることがない。またト
ランジスタ特性も、従来法（多結晶シリコン２０００人
にリン拡散し、シリサイドを１５００人堆積）で製造し
たトランジスタと差が生じなかった。さらに、ゲート電
極は従来法で製造したものと比鮫して１５００人薄くな
っているので、集積回路に適用した場合、ゲート電極端
での段差が小さくなり、後工程での加工が容易になって
、歩留まりが向上する。
次に、第３図を参照して本発明の他の実施例について説
明する。同図は、この実施例の途中工程段階を示す半導
体装置の断面図である。この実施例では、まず、同図に
示すように、比抵抗４ΩＣのｐ型シリコン基板２１上に
厚さ０．５μｍのＬＯＣＯＳ酸化膜２２、厚さ１５０人
のゲート酸化膜２３を形成し、これら酸化膜上に多結晶
シリコン層２４をボスフィン（ＰＨ３）を含む雰囲気中
でスバッタ法により膜厚５００人に形成する。
明する。同図は、この実施例の途中工程段階を示す半導
体装置の断面図である。この実施例では、まず、同図に
示すように、比抵抗４ΩＣのｐ型シリコン基板２１上に
厚さ０．５μｍのＬＯＣＯＳ酸化膜２２、厚さ１５０人
のゲート酸化膜２３を形成し、これら酸化膜上に多結晶
シリコン層２４をボスフィン（ＰＨ３）を含む雰囲気中
でスバッタ法により膜厚５００人に形成する。
この時、多結晶シリコン層２４は、スバッタ時に雰囲気
中のホスフィンを吸着しながら成膜されるので十分なリ
ンを含有する。この後、真空を保持したまま同一装置内
で連続的にタングステンシリサイド層２５を１５００人
の厚さに形成する。その後、９００℃の窒素雰囲気中で
１０分間の熱処理を行いリンを活性化する，これ以降は
、先の実施例と同様の工程を経てＭＯＳ｝−ランジスタ
を製造する。この実施例のものも、先の実施例のものと
同様のトランジスタ特性、ゲート絶縁膜絶縁耐圧特性を
示した． さらに、この実施例では多結晶シリコン層２４の不純物
ドープをスパッタ時に同時に行うので、イオン注入法や
リン拡散法で行う場合と比較し、工程が短縮され、かつ
、素子がダメージを受ける可能性が減少する。
中のホスフィンを吸着しながら成膜されるので十分なリ
ンを含有する。この後、真空を保持したまま同一装置内
で連続的にタングステンシリサイド層２５を１５００人
の厚さに形成する。その後、９００℃の窒素雰囲気中で
１０分間の熱処理を行いリンを活性化する，これ以降は
、先の実施例と同様の工程を経てＭＯＳ｝−ランジスタ
を製造する。この実施例のものも、先の実施例のものと
同様のトランジスタ特性、ゲート絶縁膜絶縁耐圧特性を
示した． さらに、この実施例では多結晶シリコン層２４の不純物
ドープをスパッタ時に同時に行うので、イオン注入法や
リン拡散法で行う場合と比較し、工程が短縮され、かつ
、素子がダメージを受ける可能性が減少する。
なお、以上の実施例では、いわゆるポリサイド構造のゲ
ート電極に関して説明したが、本発明はこれに限定され
るものではなく、多結晶シリコン層と高融点金属層との
２層構造の電極にも適用しうるしのである。
ート電極に関して説明したが、本発明はこれに限定され
るものではなく、多結晶シリコン層と高融点金属層との
２層構造の電極にも適用しうるしのである。
また、シリコン層やシリサイド層の成膜手段もスパッタ
法に替えて蒸着法等他の成膜手段を採用することができ
る。
法に替えて蒸着法等他の成膜手段を採用することができ
る。
［発明の効果］
以上説明したように、本発明は、多結晶シリコン層とシ
リサイド層等の成膜を同一装置内で連続して行うもので
あるので、本発明によれば、工程が短縮されるとともに
２つの層の間に自然酸化膜等の不所望の膜が生成される
ことがなくなる。したがって、本発明によれば、シリサ
イド層等の剥離、エッチング時のエッチング残りや異常
エッチングの発生がなくなり、歩留まりを向上させるこ
とができる。また、ゲート電極のシート抵抗を低下させ
ることができるので、素子の高速動作が可能となる。
リサイド層等の成膜を同一装置内で連続して行うもので
あるので、本発明によれば、工程が短縮されるとともに
２つの層の間に自然酸化膜等の不所望の膜が生成される
ことがなくなる。したがって、本発明によれば、シリサ
イド層等の剥離、エッチング時のエッチング残りや異常
エッチングの発生がなくなり、歩留まりを向上させるこ
とができる。また、ゲート電極のシート抵抗を低下させ
ることができるので、素子の高速動作が可能となる。
さらに、本発明は、多結晶シリコン層上にシリサイド層
等を形成した後に不純物をイオン注入したりあるいは多
結晶シリコンの成長時に不純物をドーブするものである
ので、本発明によれば、多結晶シリコン層を薄くしても
ゲート絶縁膜の絶縁耐圧が悪化することがない。したが
って、本発明によれば、ゲート電極の膜厚を薄くするこ
とが可能となり、その上に配置される配線の形成が容易
になる。
等を形成した後に不純物をイオン注入したりあるいは多
結晶シリコンの成長時に不純物をドーブするものである
ので、本発明によれば、多結晶シリコン層を薄くしても
ゲート絶縁膜の絶縁耐圧が悪化することがない。したが
って、本発明によれば、ゲート電極の膜厚を薄くするこ
とが可能となり、その上に配置される配線の形成が容易
になる。
第１図（ａ）〜（ｄ）は、本発明の一実施例の工程１１
１ｉを示す半導体装置の断面図、第２図＜ａ）および（
ｂ）は、この実施例により製造された半導体装置の特性
を示すグラフ、第３図は、本発明の他の実施例を説明す
るための半導体装置の断面図、第４図は、従来例によっ
て製造された半導体装置の特性を示すグラフである。 １ １、２１・・・ｐ型シリコン基板、 １２、２
２−＝ Ｌ Ｏ Ｇ Ｏ Ｓ酸化膜、 １３、２
３−・・ゲート酸化膜、 １４、２４・・・シリコ
ン層、１５、２５・・・タングステンシリサイド層、１
６・・・ｎ＋領域、 １ ７−Ｐ Ｓ Ｇ膜、１８
・・・コンタクトホール、 １つ・・・アルミニ
ウム配線。
１ｉを示す半導体装置の断面図、第２図＜ａ）および（
ｂ）は、この実施例により製造された半導体装置の特性
を示すグラフ、第３図は、本発明の他の実施例を説明す
るための半導体装置の断面図、第４図は、従来例によっ
て製造された半導体装置の特性を示すグラフである。 １ １、２１・・・ｐ型シリコン基板、 １２、２
２−＝ Ｌ Ｏ Ｇ Ｏ Ｓ酸化膜、 １３、２
３−・・ゲート酸化膜、 １４、２４・・・シリコ
ン層、１５、２５・・・タングステンシリサイド層、１
６・・・ｎ＋領域、 １ ７−Ｐ Ｓ Ｇ膜、１８
・・・コンタクトホール、 １つ・・・アルミニ
ウム配線。
Claims (3)
- （１）半導体基板上にゲート絶縁膜を形成する工程と、
成膜装置内において前記ゲート絶縁膜上にシリコンを堆
積する工程と、半導体基板を前記成膜装置内に装着した
まま引き続き高融点金属シリサイドあるいは高融点金属
を堆積する工程とを具備することを特徴とするＭＩＳ型
半導体装置の製造方法。 - （２）半導体基板上にゲート絶縁膜を形成する工程と、
成膜装置内において前記ゲート絶縁膜上にシリコンを堆
積する工程と、半導体基板を前記成膜装置内に装着した
まま引き続き高融点金属シリサイドあるいは高融点金属
を堆積する工程と、高融点金属シリサイド層または高融
点金属層上からゲート絶縁膜上のシリコン層へ不純物を
イオン注入する工程とを具備することを特徴とするＭＩ
Ｓ型半導体装置の製造方法。 - （３）半導体基板上にゲート絶縁膜を形成する工程と、
成膜装置内において前記ゲート絶縁膜上に不純物をドー
プしつつシリコンを堆積する工程と、半導体基板を前記
成膜装置内に装着したまま引き続き高融点金属シリサイ
ドあるいは高融点金属を堆積する工程とを具備すること
を特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11346689A JPH02292866A (ja) | 1989-05-02 | 1989-05-02 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11346689A JPH02292866A (ja) | 1989-05-02 | 1989-05-02 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02292866A true JPH02292866A (ja) | 1990-12-04 |
Family
ID=14612962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11346689A Pending JPH02292866A (ja) | 1989-05-02 | 1989-05-02 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02292866A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6022586A (en) * | 1997-03-04 | 2000-02-08 | Tokyo Electron Limited | Method and apparatus for forming laminated thin films or layers |
| US6344694B1 (en) | 1998-11-12 | 2002-02-05 | Nec Corporation | Semiconductor device and method for manufacturing same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662339A (en) * | 1979-10-26 | 1981-05-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
-
1989
- 1989-05-02 JP JP11346689A patent/JPH02292866A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662339A (en) * | 1979-10-26 | 1981-05-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6022586A (en) * | 1997-03-04 | 2000-02-08 | Tokyo Electron Limited | Method and apparatus for forming laminated thin films or layers |
| US6344694B1 (en) | 1998-11-12 | 2002-02-05 | Nec Corporation | Semiconductor device and method for manufacturing same |
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