JPH02170468A - ゲートアレイ回路 - Google Patents
ゲートアレイ回路Info
- Publication number
- JPH02170468A JPH02170468A JP32522988A JP32522988A JPH02170468A JP H02170468 A JPH02170468 A JP H02170468A JP 32522988 A JP32522988 A JP 32522988A JP 32522988 A JP32522988 A JP 32522988A JP H02170468 A JPH02170468 A JP H02170468A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- gate array
- film
- mosfet
- buffer amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract description 6
- 230000003321 amplification Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000123 paper Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は５ｏｌ（セミコンダクタ・オン・インシュレー
タ、 ５ｅＩｌｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ）構造を有するゲートアレイ回路に関する。
タ、 ５ｅＩｌｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ）構造を有するゲートアレイ回路に関する。
従来、ゲートアレイ基板は、半導体基板を用いて形成し
ていた。すなわち、半導体基板表面に例えばＭＯＳ Ｆ
ＥＴからなる基本単位素子を形成し、これをゲートア
レイ基板としていた。その回路作製においては、このゲ
ートアレイ基板に適当な配線形成を行なって各基本単位
素子を結線していた。
ていた。すなわち、半導体基板表面に例えばＭＯＳ Ｆ
ＥＴからなる基本単位素子を形成し、これをゲートア
レイ基板としていた。その回路作製においては、このゲ
ートアレイ基板に適当な配線形成を行なって各基本単位
素子を結線していた。
上記構造による回路の回路特性上の問題点としては、各
配線に寄生ずる、いわゆる配線容量がかなり大きく、そ
のため、回路動作速度の劣化が生ずる。ここに配線容量
とは、各配線間の容量と、配線と半導体基板間に存在す
る容量との和を意味する。
配線に寄生ずる、いわゆる配線容量がかなり大きく、そ
のため、回路動作速度の劣化が生ずる。ここに配線容量
とは、各配線間の容量と、配線と半導体基板間に存在す
る容量との和を意味する。
そこで、ゲートアレイ基板を作製するに際し、第２図（
ａ）に示す様に絶縁基板１０上に半導体薄膜３が存在す
る基板ＳＯＩ基板を用い、第２図（ｂ）に示す様に、半
導体基板内にＭＯＳＦＥＴのソース領域・チャネル領域
・トレイン領域を形成し、その他の領域の半導体薄１１
！３を除去することで上述の配線容量のうち、配線と半
導体基板間に存在する容量を除去する方法がとられてい
た（サカシタ他、 １９８５シンポジウム・オン・ブイ
エルニスアイ・テクノロジー・ダイジェスト・オプ・テ
クニカル・ペーパーズ、３２ページ、ＩＶ−７；に、
５ａｋａｓ旧ｔａ、 ｅｔ ａｔ、、 １９８５５ｙｌ
ｐｏｓｉｕｎ ｏｎ ＶＬＳＩｔｅｃｈｎｏｌｏｑｙ、
Ｄｉｉ＋ｃｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐ
ｅｒｓ、 ｐ３２゜ＩＶ−７）。この方法によって回路
動作速度の向上が期待できる。
ａ）に示す様に絶縁基板１０上に半導体薄膜３が存在す
る基板ＳＯＩ基板を用い、第２図（ｂ）に示す様に、半
導体基板内にＭＯＳＦＥＴのソース領域・チャネル領域
・トレイン領域を形成し、その他の領域の半導体薄１１
！３を除去することで上述の配線容量のうち、配線と半
導体基板間に存在する容量を除去する方法がとられてい
た（サカシタ他、 １９８５シンポジウム・オン・ブイ
エルニスアイ・テクノロジー・ダイジェスト・オプ・テ
クニカル・ペーパーズ、３２ページ、ＩＶ−７；に、
５ａｋａｓ旧ｔａ、 ｅｔ ａｔ、、 １９８５５ｙｌ
ｐｏｓｉｕｎ ｏｎ ＶＬＳＩｔｅｃｈｎｏｌｏｑｙ、
Ｄｉｉ＋ｃｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐ
ｅｒｓ、 ｐ３２゜ＩＶ−７）。この方法によって回路
動作速度の向上が期待できる。
しかしながら、絶縁基板上の半導体薄膜に形成したＭＯ
ＳＦＥＴにおいては、半導体薄膜がソース・トレイン領
域の深さに対して薄いため、！Ｒ造上チャネル領域の電
位制御用電極が形成しにくく、かつ現時点においては、
絶縁基板上の半導体薄膜の結晶性が半導体基板の結晶性
と比較してばらつくため、ＭＯＳＦＥＴの特性を完全に
均一に制御することは難しい、それゆえ、絶縁基板上の
半導体薄膜は動作速度向上よりも特性均一化を重要視す
る素子の作製には適さず、ゲートアレイ回路においては
、周辺回路であるバッファアンプがこれに相当する。
ＳＦＥＴにおいては、半導体薄膜がソース・トレイン領
域の深さに対して薄いため、！Ｒ造上チャネル領域の電
位制御用電極が形成しにくく、かつ現時点においては、
絶縁基板上の半導体薄膜の結晶性が半導体基板の結晶性
と比較してばらつくため、ＭＯＳＦＥＴの特性を完全に
均一に制御することは難しい、それゆえ、絶縁基板上の
半導体薄膜は動作速度向上よりも特性均一化を重要視す
る素子の作製には適さず、ゲートアレイ回路においては
、周辺回路であるバッファアンプがこれに相当する。
本発明の目的は配線容量の削減による回路動作速度向上
と、周辺回路であるバッファアンプの特性均一化とを同
時に実現するゲートアレイ回路を提供することにある。
と、周辺回路であるバッファアンプの特性均一化とを同
時に実現するゲートアレイ回路を提供することにある。
上記目的を達成するため、本発明のゲートアレイ回路に
おいては、半導体基板上にゲートアレイおよびバッファ
アンプを形成したゲートアレイ回路において、ゲートア
レイを構成する基本単位素子のソース・ドレイン・チャ
ネル領域を半導体基板上に絶縁膜を介して形成した半導
体薄膜内に有し、ゲートアレイ回路周辺のバッファ・ア
ンプ用素子のソース・ドレイン・チャネル領域を半導体
基板内に有するものである。
おいては、半導体基板上にゲートアレイおよびバッファ
アンプを形成したゲートアレイ回路において、ゲートア
レイを構成する基本単位素子のソース・ドレイン・チャ
ネル領域を半導体基板上に絶縁膜を介して形成した半導
体薄膜内に有し、ゲートアレイ回路周辺のバッファ・ア
ンプ用素子のソース・ドレイン・チャネル領域を半導体
基板内に有するものである。
以下、本発明について実施例を用いて説明する。
本実施例においては、半導体膜としてシリコン膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、ゲートアレイ用基本単位素子およびバッファアンプ
用素子としてＭＯＳＦＥＴを用いている。
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、ゲートアレイ用基本単位素子およびバッファアンプ
用素子としてＭＯＳＦＥＴを用いている。
第１図（ａ）はシリコン基板１上にシリコン酸化膜２を
介してシリコン薄Ｍ３を形成したＳｏｌ基板である。こ
の基板において、まず、シリコン薄膜３とシリコン酸化
１に２のうち、ゲートアレイ回路周辺のバッファアンプ
用ＭＯ３ＦＥＴを形成する位置の部分をエツチングで除
去し、シリコン基板１を一部露出させる（第１図（ｂ）
参照）。上述の様に加工したＳｏｌ基板において、通常
のデバイスプロセス（ウェルの形成、素子の分離、ゲー
ト領域７の形成、チャネル領域５．５′の形成。
介してシリコン薄Ｍ３を形成したＳｏｌ基板である。こ
の基板において、まず、シリコン薄膜３とシリコン酸化
１に２のうち、ゲートアレイ回路周辺のバッファアンプ
用ＭＯ３ＦＥＴを形成する位置の部分をエツチングで除
去し、シリコン基板１を一部露出させる（第１図（ｂ）
参照）。上述の様に加工したＳｏｌ基板において、通常
のデバイスプロセス（ウェルの形成、素子の分離、ゲー
ト領域７の形成、チャネル領域５．５′の形成。
ソース・ドレイン領域４，４′の形成、配線用のｔ４Ｆ
！８．９の形成等）により、各素子を作製する（第１図
（Ｃ）参照）。ただし。ゲートアレイの各ゲートを構成
する基本単位素子用ＭＯ３ＦＥＴのソース領域４、チャ
ネル領域５、ドレイン領域４はシリコン薄ＷＡＥ中に形
成し、ゲートアレイ回路周辺のバッファアンプ用ＭＯ３
ＦＥＴのソース領域４′、チャネル領域５′ ドレイン
領域４′はシリコン基板１中に形成する。バッファアン
プ用ＭＯ３ＦＥＴには、シリコン基板１の一部を用いて
チャネル領域の電位制御用型ｆ！９を形成する。
！８．９の形成等）により、各素子を作製する（第１図
（Ｃ）参照）。ただし。ゲートアレイの各ゲートを構成
する基本単位素子用ＭＯ３ＦＥＴのソース領域４、チャ
ネル領域５、ドレイン領域４はシリコン薄ＷＡＥ中に形
成し、ゲートアレイ回路周辺のバッファアンプ用ＭＯ３
ＦＥＴのソース領域４′、チャネル領域５′ ドレイン
領域４′はシリコン基板１中に形成する。バッファアン
プ用ＭＯ３ＦＥＴには、シリコン基板１の一部を用いて
チャネル領域の電位制御用型ｆ！９を形成する。
以上実施例においては、半導体膜としてシリコン膜、絶
縁膜としてシリコン酸化膜、半導体基板としてシリコン
基板、ゲートアレイ用基本単位素子およびバッファアン
プ用素子としてＭＯＳＦＥＴを用いたが、他の種類の半
導体膜、他の種類の絶縁膜、他の種類の半導体基板、他
の種類の素子を用いても良い。
縁膜としてシリコン酸化膜、半導体基板としてシリコン
基板、ゲートアレイ用基本単位素子およびバッファアン
プ用素子としてＭＯＳＦＥＴを用いたが、他の種類の半
導体膜、他の種類の絶縁膜、他の種類の半導体基板、他
の種類の素子を用いても良い。
また、実施例においては、ＳＯＩ基板作製後にシリコン
基板ｌの一部を露出させたが、シリコン基板１の一部を
露出させたＳｏｌ基板が作製できれば、ＳＯＩ基板作製
工程とシリコン基板の一部露出させる工程の順序は変更
されてもかまわない。
基板ｌの一部を露出させたが、シリコン基板１の一部を
露出させたＳｏｌ基板が作製できれば、ＳＯＩ基板作製
工程とシリコン基板の一部露出させる工程の順序は変更
されてもかまわない。
〔発明の効果〕
以上のように、本発明によれば、ゲートアレイの基本単
位素子の配線容量の低減化が可能となり、回路動作速度
を向上できる。
位素子の配線容量の低減化が可能となり、回路動作速度
を向上できる。
また、ゲートアレイ回路周辺のバッファアンプ用素子の
ソース・ドレイン・チャネル領域をシリコン基板中に作
製するので、シリコン基板に直接チャネル領域の電位制
御用電極を容易に形成でき、その結果、バッファアンプ
の特性均一化の実現が可能となる。
ソース・ドレイン・チャネル領域をシリコン基板中に作
製するので、シリコン基板に直接チャネル領域の電位制
御用電極を容易に形成でき、その結果、バッファアンプ
の特性均一化の実現が可能となる。
さらに、ＳＯＩ基板作製時にシリコン基板の一部を露出
させ、半導体薄膜を形成し、これを単結晶化させる方法
を採用した場合に、バッファアンプの位置のシリコン基
板はシリコン薄膜単結晶化用のシードとして用いられる
ので、シリコン薄膜の結晶性向上も期待できる。
させ、半導体薄膜を形成し、これを単結晶化させる方法
を採用した場合に、バッファアンプの位置のシリコン基
板はシリコン薄膜単結晶化用のシードとして用いられる
ので、シリコン薄膜の結晶性向上も期待できる。
第１図（ａ）〜（Ｃ）は本発明の実施例における試料の
製造工程を順に示す断面図、第２図（ａ） 、 （ｂ）
は従来例における試料の製造工程を示す断面図である。 １・・・シリコン基板 ２・・・シリコン酸化膜３
・・・シリコン薄膜 ４．４′・・・ソース・ドレイン領域 ５．５′・・・チャネル領域 ７・・・ゲート領域 ８・・・ソース・ドレイン・ゲート用電極９・・・チャ
ネル領域電位制御用電極 １０・・・絶縁基板
製造工程を順に示す断面図、第２図（ａ） 、 （ｂ）
は従来例における試料の製造工程を示す断面図である。 １・・・シリコン基板 ２・・・シリコン酸化膜３
・・・シリコン薄膜 ４．４′・・・ソース・ドレイン領域 ５．５′・・・チャネル領域 ７・・・ゲート領域 ８・・・ソース・ドレイン・ゲート用電極９・・・チャ
ネル領域電位制御用電極 １０・・・絶縁基板
Claims (1)
- （１）半導体基板上にゲートアレイおよびバッファアン
プを形成したゲートアレイ回路において、ゲートアレイ
を構成する基本単位素子のソース・ドレイン・チャネル
領域を半導体基板上に絶縁膜を介して形成した半導体薄
膜内に有し、ゲートアレイ回路周辺のバッファ・アンプ
用素子のソース・ドレイン・チャネル領域を半導体基板
内に有することを特徴とするゲートアレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32522988A JPH02170468A (ja) | 1988-12-22 | 1988-12-22 | ゲートアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32522988A JPH02170468A (ja) | 1988-12-22 | 1988-12-22 | ゲートアレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170468A true JPH02170468A (ja) | 1990-07-02 |
Family
ID=18174466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32522988A Pending JPH02170468A (ja) | 1988-12-22 | 1988-12-22 | ゲートアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130971A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| WO2000014794A1 (fr) * | 1998-09-07 | 2000-03-16 | Hitachi, Ltd. | Module de communication |
-
1988
- 1988-12-22 JP JP32522988A patent/JPH02170468A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130971A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| WO2000014794A1 (fr) * | 1998-09-07 | 2000-03-16 | Hitachi, Ltd. | Module de communication |
| US6552407B1 (en) | 1998-09-07 | 2003-04-22 | Hitachi, Ltd. | Communication module having a structure for reducing crosstalk |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906381B2 (en) | Method for integrating silicon-on-nothing devices with standard CMOS devices | |
| JP2003179157A (ja) | Ｍｏｓ型半導体装置 | |
| JPH02222546A (ja) | Ｍｏｓ型電界効果トランジスタの製造方法 | |
| US7172935B2 (en) | Method of forming multiple gate insulators on a strained semiconductor heterostructure | |
| JPH04206766A (ja) | 半導体装置の製造方法 | |
| JPH04279064A (ja) | 表示装置の製造方法 | |
| US6423578B2 (en) | Field-effect transistor and manufacture thereof | |
| JPH02170468A (ja) | ゲートアレイ回路 | |
| JP3658215B2 (ja) | 半導体素子の製造方法 | |
| US5612246A (en) | Method for manufacturing semiconductor substrate having buck transistor and SOI transistor areas | |
| JPH01114070A (ja) | 半導体装置の製造方法 | |
| JPS58201364A (ja) | 半導体装置およびその製造方法 | |
| JPH0964195A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH04260364A (ja) | 半導体装置の製造方法 | |
| JPH0223668A (ja) | 半導体装置 | |
| JPH0417370A (ja) | 薄膜トランジスタ | |
| JPS63289961A (ja) | 半導体装置の製造方法 | |
| JPS61102057A (ja) | 半導体装置の製造方法 | |
| JPH0453272A (ja) | 半導体装置 | |
| JPH04179271A (ja) | 半導体装置及びその製造方法 | |
| JPH03233938A (ja) | 薄膜トランジスタの製造方法 | |
| JP2674039B2 (ja) | 半導体装置の製造方法 | |
| JPH02116164A (ja) | ゲートアレイ回路作製方法 | |
| JPH02206159A (ja) | 半導体装置の製造方法 | |
| JPH03153080A (ja) | 半導体素子の製造方法 |