JPH03153080A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03153080A JPH03153080A JP29318289A JP29318289A JPH03153080A JP H03153080 A JPH03153080 A JP H03153080A JP 29318289 A JP29318289 A JP 29318289A JP 29318289 A JP29318289 A JP 29318289A JP H03153080 A JPH03153080 A JP H03153080A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳｏｌ構造を有する半導体素子の製造方法に関
する。
する。
［従来の技術〕
Ｓｏｌ構造は、半導体素子の動作の高速化および高集積
化を実現するのに有利な方法である。ここで、ＳＯＩ構
造とは絶縁基板上に形成されたシリコン薄膜にＭＯ３）
ランジスタのような機能素子を構成するものである。一
般に、この機能素子は、絶′４＆基板上全面に一様に形
成されたシリコン膜をフォトリソグラフィ技術によって
区画分離されてできる多数のシリコン島（以下シリコン
アイランドとする）にそれぞれ形成され、各機能素子間
は絶縁分離される。そのため、Ｓｏｔ構造の半導体素子
は、基板と素子間の浮遊容量を極めて小さくできる、寄
生素子を生じない等の利点を有し、動作の高速化および
高集積化が可能である。
化を実現するのに有利な方法である。ここで、ＳＯＩ構
造とは絶縁基板上に形成されたシリコン薄膜にＭＯ３）
ランジスタのような機能素子を構成するものである。一
般に、この機能素子は、絶′４＆基板上全面に一様に形
成されたシリコン膜をフォトリソグラフィ技術によって
区画分離されてできる多数のシリコン島（以下シリコン
アイランドとする）にそれぞれ形成され、各機能素子間
は絶縁分離される。そのため、Ｓｏｔ構造の半導体素子
は、基板と素子間の浮遊容量を極めて小さくできる、寄
生素子を生じない等の利点を有し、動作の高速化および
高集積化が可能である。
しかしながら、一般に絶縁基板を構成するＳｉＯ□絶縁
膜はアモルファスであり、また、この絶縁膜上に形成す
るＳｉ膜はアモルファスもしくは多結晶である。特に高
いチャネル移動度を必要とするＭＯＳ Ｆ ＥＴにおい
ては、粒径がＳｉ膜厚と同等かそれ以上の大粒径多結晶
Ｓ１が用いられることが多い。
膜はアモルファスであり、また、この絶縁膜上に形成す
るＳｉ膜はアモルファスもしくは多結晶である。特に高
いチャネル移動度を必要とするＭＯＳ Ｆ ＥＴにおい
ては、粒径がＳｉ膜厚と同等かそれ以上の大粒径多結晶
Ｓ１が用いられることが多い。
そして、このような多結晶Ｓｉ膜の結晶粒子は種りの結
晶方位を有しているため、酸化雰囲気中で加熱酸化して
ゲート絶縁膜を形成する際、この各々の結晶粒子の方位
によって酸化速度が異なり、ゲート絶縁膜厚に分布が生
じてしまうことが、本発明者らによって明らかとなった
０例えば、乾燥酸素中１０００°Ｃで１時間ゲート酸化
を行った場合（１１１）面での酸化膜厚は約１０００人
であるが（１００）面では約６００人である。
晶方位を有しているため、酸化雰囲気中で加熱酸化して
ゲート絶縁膜を形成する際、この各々の結晶粒子の方位
によって酸化速度が異なり、ゲート絶縁膜厚に分布が生
じてしまうことが、本発明者らによって明らかとなった
０例えば、乾燥酸素中１０００°Ｃで１時間ゲート酸化
を行った場合（１１１）面での酸化膜厚は約１０００人
であるが（１００）面では約６００人である。
このようにゲート絶縁膜の膜厚が不均一であることは、
例えばＭＯＳ Ｆ ＥＴ等において、立ち上がり電圧の
ばらつきを大きくし、またゲート絶縁膜の薄くなったと
ころでのゲート耐圧の低下を引き起こすなど素子性能に
悪影響を及ぼしてしまう。
例えばＭＯＳ Ｆ ＥＴ等において、立ち上がり電圧の
ばらつきを大きくし、またゲート絶縁膜の薄くなったと
ころでのゲート耐圧の低下を引き起こすなど素子性能に
悪影響を及ぼしてしまう。
本発明は上記事実を鑑みなされたもので、ゲート絶縁膜
厚を均一にすることのできるＳＯＩ構造の半導体素子の
製造方法を提供することを目的とする。
厚を均一にすることのできるＳＯＩ構造の半導体素子の
製造方法を提供することを目的とする。
本発明は、上記目的を達成するために、絶縁基板上に多
結晶のシリコン膜を被着し、ＳＯＩ構造を構成する第１
の工程と、 前記シリコン膜表面のうち少な（とも素子形成面に、酸
化速度の均一な酸化予備層を形成する第２の工程と、 続いて、加熱酸化することにより、前記酸化予備層をゲ
ート絶縁膜とする第３の工程と、前記ゲート絶縁膜を介
して、前記シリコン膜上にゲートを構成する第４の工程
と を含むことを特徴とするものであり、 例えば、前記酸化予備層は、酸素イオンあるいはシリコ
ンイオンをイオン種として前記シリコン膜表面にイオン
注入を行い、前記シリコン膜表面をアモルファス化した
もの、あるいは、前記シリコン膜表面に形成された酸化
膜およびこの酸化膜上に堆積されたアモルファスあるい
は多結晶のシリコン膜からなるものであることを特徴と
する。
結晶のシリコン膜を被着し、ＳＯＩ構造を構成する第１
の工程と、 前記シリコン膜表面のうち少な（とも素子形成面に、酸
化速度の均一な酸化予備層を形成する第２の工程と、 続いて、加熱酸化することにより、前記酸化予備層をゲ
ート絶縁膜とする第３の工程と、前記ゲート絶縁膜を介
して、前記シリコン膜上にゲートを構成する第４の工程
と を含むことを特徴とするものであり、 例えば、前記酸化予備層は、酸素イオンあるいはシリコ
ンイオンをイオン種として前記シリコン膜表面にイオン
注入を行い、前記シリコン膜表面をアモルファス化した
もの、あるいは、前記シリコン膜表面に形成された酸化
膜およびこの酸化膜上に堆積されたアモルファスあるい
は多結晶のシリコン膜からなるものであることを特徴と
する。
すなわち、加熱酸化してゲート絶縁膜を形成する第３の
工程の前に、第２の工程で酸化速度の均一な酸化予備層
を、ＳＯＩ構造におけるシリコン膜表面のうち少なくと
も素子形成面に形成するようにしている。
工程の前に、第２の工程で酸化速度の均一な酸化予備層
を、ＳＯＩ構造におけるシリコン膜表面のうち少なくと
も素子形成面に形成するようにしている。
従って、第３の工程での加熱処理において、上記の如く
、酸化予備層は均一な酸化速度で酸化が進み、しかして
膜厚の均一なゲート絶縁膜が形成される。
、酸化予備層は均一な酸化速度で酸化が進み、しかして
膜厚の均一なゲート絶縁膜が形成される。
以下本発明を図に示す実施例について説明する。
第３図ないし第５図には本発明を適用したｓ。
Ｉ構造の薄膜ＭＯ３ＦＥＴの一実施例を示し、第３図は
その平面図、第４図および第５図はそれぞれ第３図の１
−１線、ｎ−ｎ線に沿う断面図である。
その平面図、第４図および第５図はそれぞれ第３図の１
−１線、ｎ−ｎ線に沿う断面図である。
図において、Ｓｔ単結晶板１上にドライ酸化によりＳｉ
ｎｇのフィールド絶縁膜２を一面に形成した絶縁基板上
には、多数（うち一つを図示）のシリコンアイランド３
が形成されている。上記シリコンアイランド３は０．１
μｍ〜２．０μｍ程度の厚さに形成され、不純物拡散に
より全体がＰ−ｊＩ域とされるとともに上面の素子形成
面３ａ内は二カ所でＮ″領域形成されてそれぞれソース
３１およびドレイン３２になっている。シリコンアイラ
ンド３上には上記機能素子形成面３ａに接してＳ ｉ
Ｏｚのゲート絶縁膜４が形成され、さらにこれの上の、
上記ソース３１とドレイン３２開位置に、多結晶Ｓｉの
ゲート膜５が形成しである。さらにこれらを覆ってＢＰ
ＳＧ膜よりなる層間絶縁膜６が形成され、ソース電極膜
７．ドレイン電極膜８．ゲート電極膜９が上記層間絶縁
膜６を貫通してそれぞれ上記ソース３１．ドレイン３２
およびゲート膜５に接続しである。
ｎｇのフィールド絶縁膜２を一面に形成した絶縁基板上
には、多数（うち一つを図示）のシリコンアイランド３
が形成されている。上記シリコンアイランド３は０．１
μｍ〜２．０μｍ程度の厚さに形成され、不純物拡散に
より全体がＰ−ｊＩ域とされるとともに上面の素子形成
面３ａ内は二カ所でＮ″領域形成されてそれぞれソース
３１およびドレイン３２になっている。シリコンアイラ
ンド３上には上記機能素子形成面３ａに接してＳ ｉ
Ｏｚのゲート絶縁膜４が形成され、さらにこれの上の、
上記ソース３１とドレイン３２開位置に、多結晶Ｓｉの
ゲート膜５が形成しである。さらにこれらを覆ってＢＰ
ＳＧ膜よりなる層間絶縁膜６が形成され、ソース電極膜
７．ドレイン電極膜８．ゲート電極膜９が上記層間絶縁
膜６を貫通してそれぞれ上記ソース３１．ドレイン３２
およびゲート膜５に接続しである。
次に上記半導体素子の製造方法の実施例を説明する。
（第１実施例）
第１図（ａ）〜（ｉ）は、本発明第１実施例の第３図な
いし第５図に示す半導体素子の製造工程順断面図である
。
いし第５図に示す半導体素子の製造工程順断面図である
。
まず、Ｓｉ単結晶板１の表面をドライ酸化してフィール
ド絶縁膜２を形成した絶縁性基板上に多結晶Ｓｉ膜３を
ほぼ１００００人の厚さに形成し、１０００ ’Ｃ以上
のアニールによって大粒径化（２１μｍ）とする（第１
図（ａ）参照）、そして、シリコンアイランドを形成す
る部分のみレジストＲ１を形成してマスキングしく第１
図（ｂ）参照）、ドライエツチング等の異方性エツチン
グによりパターニングした後、レジストＲ１を除去する
（第１図（Ｃ）参照）。
ド絶縁膜２を形成した絶縁性基板上に多結晶Ｓｉ膜３を
ほぼ１００００人の厚さに形成し、１０００ ’Ｃ以上
のアニールによって大粒径化（２１μｍ）とする（第１
図（ａ）参照）、そして、シリコンアイランドを形成す
る部分のみレジストＲ１を形成してマスキングしく第１
図（ｂ）参照）、ドライエツチング等の異方性エツチン
グによりパターニングした後、レジストＲ１を除去する
（第１図（Ｃ）参照）。
このようにして、小面積の基板上に分離された多結晶Ｓ
ｔよりなるシリコンアイランド３を多数効率的に形成す
ることができる。しかし、このシリコンアイランド３を
酸化してゲート絶縁膜を形成すると、ゲート絶縁膜厚は
一般に不均一になってしまう。これは上記シリコンアイ
ランドが多結晶シリコンであるためにさまざまな結晶方
位を持った粒子が存在し、その結晶方位に依存して酸化
速度が異なるためである。例えば、ドライｏｔ雰囲気中
で１０００°Ｃ６０ｍ１ｎの酸化を行った場合、（１１
１）配向した粒子に形成される酸化膜厚が１０００人で
あるのに対し、（１００）配向した粒子に形成される酸
化膜厚は６００人である。
ｔよりなるシリコンアイランド３を多数効率的に形成す
ることができる。しかし、このシリコンアイランド３を
酸化してゲート絶縁膜を形成すると、ゲート絶縁膜厚は
一般に不均一になってしまう。これは上記シリコンアイ
ランドが多結晶シリコンであるためにさまざまな結晶方
位を持った粒子が存在し、その結晶方位に依存して酸化
速度が異なるためである。例えば、ドライｏｔ雰囲気中
で１０００°Ｃ６０ｍ１ｎの酸化を行った場合、（１１
１）配向した粒子に形成される酸化膜厚が１０００人で
あるのに対し、（１００）配向した粒子に形成される酸
化膜厚は６００人である。
そこで、本実施例においては第１図（ｄ）に示す如く、
シリコンアイランド３を形成した絶縁性基板全面に酸素
イオン注入を例えば加速電圧２０ＫＶ。
シリコンアイランド３を形成した絶縁性基板全面に酸素
イオン注入を例えば加速電圧２０ＫＶ。
注入量Ｉ Ｘ ｌ Ｏ”〜５ Ｘ １０”ｃｍ−”の条
件で行い、シリコンアイランド３表面近傍に厚さ１００
０Å以下の酸化予備層としての５ｉｘＯｙＪｉ４ａを形
成するが続いて、酸素雰囲気中で加熱し、第１図（ｅ）
に示す如く、ゲート絶縁膜４を形成する。ここで、Ｓ
ｉ ｘｏｙ層４ａ（１≦ｙ／ｘ≦２）は酸素イオン注入
によりシリコンの結晶が乱されたアモルファス状態とな
っているため、絶縁膜形成速度は一定となり、しかして
膜厚の均一なゲート絶縁膜４が形成される。また、イオ
ン注入で生成した結晶欠陥（点欠陥、転位など）は、ゲ
ート絶縁膜４形成時の加熱により回復するので素子形成
後のチャネル領域の結晶性に問題は残らない。
件で行い、シリコンアイランド３表面近傍に厚さ１００
０Å以下の酸化予備層としての５ｉｘＯｙＪｉ４ａを形
成するが続いて、酸素雰囲気中で加熱し、第１図（ｅ）
に示す如く、ゲート絶縁膜４を形成する。ここで、Ｓ
ｉ ｘｏｙ層４ａ（１≦ｙ／ｘ≦２）は酸素イオン注入
によりシリコンの結晶が乱されたアモルファス状態とな
っているため、絶縁膜形成速度は一定となり、しかして
膜厚の均一なゲート絶縁膜４が形成される。また、イオ
ン注入で生成した結晶欠陥（点欠陥、転位など）は、ゲ
ート絶縁膜４形成時の加熱により回復するので素子形成
後のチャネル領域の結晶性に問題は残らない。
その後、通常の方法に従って、多結晶Ｓｉを堆積してゲ
ート膜５としく第１図（ｆ）参照）、シリコンアイラン
ド３上方よりリンＰをイオン注入してソース３１．ドレ
イン３２を形成する（第１図（ｇ）参照）、さらにＢＰ
ＳＧ膜よりなる眉間絶縁膜６を被着しく第１図（ハ）参
照）、所定の配線すなわちソース電極膜７．ドレイン電
極膜８．ゲート電極膜９を形成して（第１図（ｉ）参照
）、第３図ないし第５図に示した半導体素子が製造され
る。
ート膜５としく第１図（ｆ）参照）、シリコンアイラン
ド３上方よりリンＰをイオン注入してソース３１．ドレ
イン３２を形成する（第１図（ｇ）参照）、さらにＢＰ
ＳＧ膜よりなる眉間絶縁膜６を被着しく第１図（ハ）参
照）、所定の配線すなわちソース電極膜７．ドレイン電
極膜８．ゲート電極膜９を形成して（第１図（ｉ）参照
）、第３図ないし第５図に示した半導体素子が製造され
る。
上記方法によれば、ゲート絶縁膜４は膜厚が均一に製造
できるため、このＭＯＳＦＥＴの立ちあがり電圧のばら
つきは小さく、多結晶Ｓ １Ｍ０３ＦＥＴで起こりがち
なゲート絶縁膜の膜厚の不均一による、すなわち局所的
に薄いところでのゲート絶縁膜の絶縁破壊現象は防止で
きる。なお、本発明者らが、本実施例によってゲート絶
縁膜１０００人の多結晶Ｓ １Ｍ０３ＦＥＴを実際に製
造したところ、平均ゲート耐圧は従来の３０Ｖより５５
■に向上し、立ち上がり電圧のばらつき（３σ）は従来
の２０％から５％に減少した。
できるため、このＭＯＳＦＥＴの立ちあがり電圧のばら
つきは小さく、多結晶Ｓ １Ｍ０３ＦＥＴで起こりがち
なゲート絶縁膜の膜厚の不均一による、すなわち局所的
に薄いところでのゲート絶縁膜の絶縁破壊現象は防止で
きる。なお、本発明者らが、本実施例によってゲート絶
縁膜１０００人の多結晶Ｓ １Ｍ０３ＦＥＴを実際に製
造したところ、平均ゲート耐圧は従来の３０Ｖより５５
■に向上し、立ち上がり電圧のばらつき（３σ）は従来
の２０％から５％に減少した。
（第２実施例）
上記第１実施例においては、第１図（ｄ）に示す行程で
、酸素イオン注入をして酸化予備層を形成するものであ
ったが、本実施例のように、Ｓｉイオンをイオン注入（
加速電圧２００ＫＶ、Ｓｉイオン注入ｍ Ｉ Ｘ １０
′５〜５ Ｘ １０ ”ｃｍ−”） Ｌ、表面をアモ
ルファス化して酸化予備層とするようにしてもよい。
、酸素イオン注入をして酸化予備層を形成するものであ
ったが、本実施例のように、Ｓｉイオンをイオン注入（
加速電圧２００ＫＶ、Ｓｉイオン注入ｍ Ｉ Ｘ １０
′５〜５ Ｘ １０ ”ｃｍ−”） Ｌ、表面をアモ
ルファス化して酸化予備層とするようにしてもよい。
本実施例の如く、Ｓｉをイオン注入のイオン種として用
いるものにおいても、平均ゲート耐圧は従来の３０Ｖか
ら５０Ｖに向上するとともに、立ち上がり電圧のばらつ
き（３σ）は従来の２０％から７％に減少した。
いるものにおいても、平均ゲート耐圧は従来の３０Ｖか
ら５０Ｖに向上するとともに、立ち上がり電圧のばらつ
き（３σ）は従来の２０％から７％に減少した。
すなわち、イオン注入のイオン種は、酸化予備層が形成
できるとともに、ゲート絶縁膜やチャネル部に悪影響を
与えないものであれば何でもよく、他に例えばＡｒ、Ｋ
ｒ等の希ガスを用いるようにしてもよい。
できるとともに、ゲート絶縁膜やチャネル部に悪影響を
与えないものであれば何でもよく、他に例えばＡｒ、Ｋ
ｒ等の希ガスを用いるようにしてもよい。
（第３実施例）
次に、第２図（ａ）〜（ｄ）を用いて、本発明第３実施
例による第３図ないし第５図に示す半導体素子の製造方
法を説明する。
例による第３図ないし第５図に示す半導体素子の製造方
法を説明する。
まず、第１図（ａ）〜（Ｃ）に示す工程と同様にして、
Ｓｉ単結晶板１とフィールド絶縁膜２からなる絶縁性基
板上に多結晶Ｓｉ膜（１００００人程度）堆積成し、ア
ニールによって大粒径化した後、パターニングしてシリ
コンアイランド３とする。
Ｓｉ単結晶板１とフィールド絶縁膜２からなる絶縁性基
板上に多結晶Ｓｉ膜（１００００人程度）堆積成し、ア
ニールによって大粒径化した後、パターニングしてシリ
コンアイランド３とする。
次に酸化予備層として、その表面をわずか（数十人）に
酸化し、薄い酸化膜４ｂを形成しく第２図（ａ）参照）
、続いて、アモルファスＳｉ膜４ｃを４５０人程堆積積
する（第２図（ｂ）参照）。そして、例えば１０００″
Ｃにて熱酸化を行い、このアモルファスＳｉ膜４Ｃを全
て酸化しゲート絶縁膜４とする（第２図（Ｃ）参照）。
酸化し、薄い酸化膜４ｂを形成しく第２図（ａ）参照）
、続いて、アモルファスＳｉ膜４ｃを４５０人程堆積積
する（第２図（ｂ）参照）。そして、例えば１０００″
Ｃにて熱酸化を行い、このアモルファスＳｉ膜４Ｃを全
て酸化しゲート絶縁膜４とする（第２図（Ｃ）参照）。
続いて、通常の方法に従って多結晶Ｓｉのゲート膜５を
形成しく第２図（ｄ）参照）、その後第１図（圓〜（ｉ
）に示す工程と同様にして、第３図ないし第５図に示す
半導体素子が製造される。
形成しく第２図（ｄ）参照）、その後第１図（圓〜（ｉ
）に示す工程と同様にして、第３図ないし第５図に示す
半導体素子が製造される。
ここで、アモルファスＳｉはその酸化速度が一定であり
、熱酸化時にその熱酸化温度（例えば１０００°Ｃ）に
対して結晶化する部分も極めて微細な結晶粒の集合であ
るため、第２図（Ｃ）に示す工程で形成されるゲート絶
縁膜４の膜厚は均一となる。
、熱酸化時にその熱酸化温度（例えば１０００°Ｃ）に
対して結晶化する部分も極めて微細な結晶粒の集合であ
るため、第２図（Ｃ）に示す工程で形成されるゲート絶
縁膜４の膜厚は均一となる。
そのため、第１実施例と同様にゲート絶縁膜の膜厚不均
一に起因する絶縁破壊を防止することができる。
一に起因する絶縁破壊を防止することができる。
なお、酸化予備層形成において、アモルファスＳｉ膜４
ｃを堆積する前に形成した薄い酸化膜４ｂ（第２図（ａ
）参照）は、第２図（Ｃ）に示す工程での熱酸化時に、
アモルファス５ｉ４ｃがシリコンアイランド３を構成す
る多結晶Ｓｉより結晶成長することを防止するためのも
ので、薄い酸化膜４ｂが形成されていないと、アモルフ
ァスＳｉの結晶成長速度が酸化膜形成速度より１桁以上
速いことにより、表面に堆積したアモルファスＳｉ膜４
Ｃが下部の多結晶Ｓｉ粒子の結晶方位を継承してしまう
結果となる。
ｃを堆積する前に形成した薄い酸化膜４ｂ（第２図（ａ
）参照）は、第２図（Ｃ）に示す工程での熱酸化時に、
アモルファス５ｉ４ｃがシリコンアイランド３を構成す
る多結晶Ｓｉより結晶成長することを防止するためのも
ので、薄い酸化膜４ｂが形成されていないと、アモルフ
ァスＳｉの結晶成長速度が酸化膜形成速度より１桁以上
速いことにより、表面に堆積したアモルファスＳｉ膜４
Ｃが下部の多結晶Ｓｉ粒子の結晶方位を継承してしまう
結果となる。
本発明者らが、本実施例によって実際にゲート絶縁膜厚
１０００人の多結晶５１Ｍ０３ＦＥＴを製造してみたと
ころ、平均ゲート耐圧は従来の３０■より５５Ｖに向上
し、立ち上がり電圧のばらつき（３σ）は従来の２０％
から５％に減少した。
１０００人の多結晶５１Ｍ０３ＦＥＴを製造してみたと
ころ、平均ゲート耐圧は従来の３０■より５５Ｖに向上
し、立ち上がり電圧のばらつき（３σ）は従来の２０％
から５％に減少した。
（第４実施例）
上記第３実施例では酸化予備層の一部としてアモルファ
スＳｉ膜４Ｃを形成するものであったが、多結晶Ｓｉ膜
としてもよい。これは、酸化膜上の膜厚４５０人程堆積
多結晶Ｓｉ膜は、均一な膜厚でかつ極めて微細なＳｉ粒
子の集合体で堆積されるためで、このものもアモルファ
スＳｉを堆積する場合と同様に、熱酸化工程時に膜厚の
均一なゲート絶縁膜とすることができる。なお、本実施
例によって製造したＭＯＳＦＥＴも上記種々の実施例に
よるものと同様に、ゲート耐圧の向上および立ち上がり
電圧のばらつきの減少が実現できる。
スＳｉ膜４Ｃを形成するものであったが、多結晶Ｓｉ膜
としてもよい。これは、酸化膜上の膜厚４５０人程堆積
多結晶Ｓｉ膜は、均一な膜厚でかつ極めて微細なＳｉ粒
子の集合体で堆積されるためで、このものもアモルファ
スＳｉを堆積する場合と同様に、熱酸化工程時に膜厚の
均一なゲート絶縁膜とすることができる。なお、本実施
例によって製造したＭＯＳＦＥＴも上記種々の実施例に
よるものと同様に、ゲート耐圧の向上および立ち上がり
電圧のばらつきの減少が実現できる。
以上述べたように本発明によれば、ＳｏＩ製造の半導体
素子においてゲート絶縁膜の膜厚を均一に構成すること
ができるという優れた効果がある。
素子においてゲート絶縁膜の膜厚を均一に構成すること
ができるという優れた効果がある。
特に、薄膜ＭＯＳＦＥＴ等において、ゲート絶縁膜の膜
厚を均一に構成できることから、立ち上がり電圧のばら
つきは小さくなり、またゲート耐圧の低下を防止するこ
とができ、素子性能向上において有効である。
厚を均一に構成できることから、立ち上がり電圧のばら
つきは小さくなり、またゲート耐圧の低下を防止するこ
とができ、素子性能向上において有効である。
第１図（ａ）〜（ｉ）は、本発明第１実施例による薄膜
ＭＯ５ＦＥＴの製造工程順断面図、第２図（ａ） 〜（
ｄ）は本発明第３実施例による薄膜ＭＯ３ＦＥＴの製造
工程順断面図、第３図ないし第５図は薄膜ＭＯ３ＦＥＴ
の構造の一例を示し、第３図は層間絶縁膜を除いた平面
図、第４図および第５図は薄膜ＭＯ３ＦＥＴの断面図で
、各々第３図の１−１線。 ■−■線に沿う断面図である。 ■・・・Ｓｉ単結晶板、２・・・フィールド絶縁膜、３
・・・多結晶Ｓｉ膜からなるシリコンアイランド、４・
・・ゲート絶縁膜、４ａ・・・Ｓ ｉ ｘＯｙ膜、４ｂ
・・・薄い酸化膜、４ｃ・・・アモルファスＳｉ膜、５
・・・ゲート膜。
ＭＯ５ＦＥＴの製造工程順断面図、第２図（ａ） 〜（
ｄ）は本発明第３実施例による薄膜ＭＯ３ＦＥＴの製造
工程順断面図、第３図ないし第５図は薄膜ＭＯ３ＦＥＴ
の構造の一例を示し、第３図は層間絶縁膜を除いた平面
図、第４図および第５図は薄膜ＭＯ３ＦＥＴの断面図で
、各々第３図の１−１線。 ■−■線に沿う断面図である。 ■・・・Ｓｉ単結晶板、２・・・フィールド絶縁膜、３
・・・多結晶Ｓｉ膜からなるシリコンアイランド、４・
・・ゲート絶縁膜、４ａ・・・Ｓ ｉ ｘＯｙ膜、４ｂ
・・・薄い酸化膜、４ｃ・・・アモルファスＳｉ膜、５
・・・ゲート膜。
Claims (4)
- （１）絶縁基板上に多結晶のシリコン膜を被着し、ＳＯ
Ｉ構造を構成する第１の工程と、 前記シリコン膜表面のうち少なくとも素子形成面に、酸
化速度の均一な酸化予備層を形成する第２の工程と、 続いて、加熱酸化することにより、前記酸化予備層をゲ
ート絶縁膜とする第３の工程と、 前記ゲート絶縁膜を介して、前記シリコン膜上にゲート
を構成する第４の工程と を含むことを特徴とする半導体素子の製造方法。 - （２）前記第２の工程は、前記シリコン膜にイオン注入
することにより前記シリコン膜表面をアモルファス化す
る工程であり、前記酸化予備層は前記イオン注入によっ
て形成されたＳｉ＿ｘＯ＿ｙ層であることを特徴とする
請求項１記載の半導体素子の製造方法。 - （３）前記イオン注入において、イオン種が酸素イオン
あるいはシリコンイオンであることを特徴とする請求項
２記載の半導体素子の製造方法。 - （４）前記第２の工程は、前記シリコン膜表面を酸化し
て酸化膜を形成し、続いてこの酸化膜上にアモルファス
あるいは多結晶のシリコン膜を堆積する工程であり、前
記酸化予備層はこの酸化膜およびシリコン膜の二重構造
となっていることを特徴とする請求項１記載の半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29318289A JPH03153080A (ja) | 1989-11-10 | 1989-11-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29318289A JPH03153080A (ja) | 1989-11-10 | 1989-11-10 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153080A true JPH03153080A (ja) | 1991-07-01 |
Family
ID=17791478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29318289A Pending JPH03153080A (ja) | 1989-11-10 | 1989-11-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216600A (ja) * | 2005-02-01 | 2006-08-17 | Mitsubishi Electric Corp | 薄膜半導体の製造方法およびその製造方法により製造された薄膜トランジスタ |
-
1989
- 1989-11-10 JP JP29318289A patent/JPH03153080A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216600A (ja) * | 2005-02-01 | 2006-08-17 | Mitsubishi Electric Corp | 薄膜半導体の製造方法およびその製造方法により製造された薄膜トランジスタ |
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