JPH05190854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05190854A JPH05190854A JP4003469A JP346992A JPH05190854A JP H05190854 A JPH05190854 A JP H05190854A JP 4003469 A JP4003469 A JP 4003469A JP 346992 A JP346992 A JP 346992A JP H05190854 A JPH05190854 A JP H05190854A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- semiconductor film
- spacer
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 上下ゲート型FET の製法に関し，製造工程数
の低減を目的とする。 【構成】 基板またはその上に形成されたされた絶縁膜
１の上に，スペーサ膜２を被着し，ゲート長Ｌ方向に幅
を有する帯状にパターニングする工程と，該スペーサ膜
２を覆って該基板上に半導体膜３を被着し，ゲート長に
垂直な方向にゲート幅Ｗを有する帯状にパターニングす
る工程と，該半導体膜に対して選択的にエッチングが可
能なエッチング法によりスペーサ膜２を除去する工程
と，該半導体膜３の露出部にゲート絶縁膜４を形成する
工程と，該ゲート絶縁膜４を覆ってゲート材料膜を被着
し，ゲート長Ｌの幅を有する帯状にパターニングして上
下のゲート電極５を形成し，該ゲート電極５をマスクに
して該半導体膜と反対の不純物を該半導体膜３内に導入
してソース／ドレイン領域3Aを形成する工程とを有する
ように構成する。
の低減を目的とする。 【構成】 基板またはその上に形成されたされた絶縁膜
１の上に，スペーサ膜２を被着し，ゲート長Ｌ方向に幅
を有する帯状にパターニングする工程と，該スペーサ膜
２を覆って該基板上に半導体膜３を被着し，ゲート長に
垂直な方向にゲート幅Ｗを有する帯状にパターニングす
る工程と，該半導体膜に対して選択的にエッチングが可
能なエッチング法によりスペーサ膜２を除去する工程
と，該半導体膜３の露出部にゲート絶縁膜４を形成する
工程と，該ゲート絶縁膜４を覆ってゲート材料膜を被着
し，ゲート長Ｌの幅を有する帯状にパターニングして上
下のゲート電極５を形成し，該ゲート電極５をマスクに
して該半導体膜と反対の不純物を該半導体膜３内に導入
してソース／ドレイン領域3Aを形成する工程とを有する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に上下ゲート型電界効果トランジスタ(FET) の
製造方法に関する。
係り，特に上下ゲート型電界効果トランジスタ(FET) の
製造方法に関する。
【０００２】近年, 半導体装置の高密度化に伴い, SRAM
セルの負荷FET はTFT(Thin FilmTransistor) が用いら
れている。この場合TFT のカットオフ特性を改善するた
めに上下ゲート型FET の適用が有利であるが, 工程数が
増えるため対策が求められている。
セルの負荷FET はTFT(Thin FilmTransistor) が用いら
れている。この場合TFT のカットオフ特性を改善するた
めに上下ゲート型FET の適用が有利であるが, 工程数が
増えるため対策が求められている。
【０００３】
【従来の技術】従来の上下ゲート型FET の製造工程は次
のようである。 (1) 絶縁膜または絶縁基板上に下ゲート電極を形成す
る。
のようである。 (1) 絶縁膜または絶縁基板上に下ゲート電極を形成す
る。
【０００４】下ゲート電極材料としてポリシリコン膜を
成長し，不純物をドープして熱処理し，通常のリソグラ
フィを用いてポリシリコン膜をパターニングして形成す
る。 (2) 下ゲート電極の上に下ゲート用ゲート酸化膜を形成
する。 (3）下ゲート用ゲート酸化膜を覆って薄膜シリコン(Si)
膜を成長し, 不純物をドープして熱処理し，パターニン
グする。 (4）薄膜Si膜上に上ゲート用ゲート酸化膜を形成する。 (5) 上ゲート用ゲート酸化膜に下ゲートとのコンタクト
ホールを形成する。 (6) 下ゲート電極を形成する。
成長し，不純物をドープして熱処理し，通常のリソグラ
フィを用いてポリシリコン膜をパターニングして形成す
る。 (2) 下ゲート電極の上に下ゲート用ゲート酸化膜を形成
する。 (3）下ゲート用ゲート酸化膜を覆って薄膜シリコン(Si)
膜を成長し, 不純物をドープして熱処理し，パターニン
グする。 (4）薄膜Si膜上に上ゲート用ゲート酸化膜を形成する。 (5) 上ゲート用ゲート酸化膜に下ゲートとのコンタクト
ホールを形成する。 (6) 下ゲート電極を形成する。
【０００５】上ゲート電極材料としてポリシリコン膜を
成長し，不純物をドープして熱処理し，パターニングし
て形成する。従来例では上記のように, 上下ゲート酸化
膜および上下ゲート電極を上下別々に形成していた。
成長し，不純物をドープして熱処理し，パターニングし
て形成する。従来例では上記のように, 上下ゲート酸化
膜および上下ゲート電極を上下別々に形成していた。
【０００６】
【発明が解決しようとする課題】上下ゲート型FET は上
ゲート型FET , または上ゲート型FET に比べてカットオ
フ特性はよいが, 従来の製造方法では製造工程数が多い
という問題があった。
ゲート型FET , または上ゲート型FET に比べてカットオ
フ特性はよいが, 従来の製造方法では製造工程数が多い
という問題があった。
【０００７】本発明は上下ゲート型FET の製造工程数の
低減を目的とする。
低減を目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は，基板
表面または基板上に形成されたされた絶縁膜１の上に，
スペーサ膜２を被着し，ゲート長Ｌ方向に幅を有する帯
状にパターニングする工程と，該スペーサ膜２を覆って
該基板上に半導体膜３を被着し，ゲート長に垂直な方向
にゲート幅Ｗを有する帯状にパターニングする工程と，
該半導体膜に対して選択的にエッチングが可能なエッチ
ング法によりスペーサ膜２を除去する工程と，該半導体
膜３の露出部にゲート絶縁膜４を形成する工程と，該ゲ
ート絶縁膜４を覆ってゲート材料膜を被着し，ゲート長
Ｌの幅を有する帯状にパターニングして上下のゲート電
極５を形成し，該ゲート電極５をマスクにして該半導体
膜と反対の不純物を該半導体膜３内に導入してソース／
ドレイン領域3Aを形成する工程とを有する半導体装置の
製造方法により達成される。
表面または基板上に形成されたされた絶縁膜１の上に，
スペーサ膜２を被着し，ゲート長Ｌ方向に幅を有する帯
状にパターニングする工程と，該スペーサ膜２を覆って
該基板上に半導体膜３を被着し，ゲート長に垂直な方向
にゲート幅Ｗを有する帯状にパターニングする工程と，
該半導体膜に対して選択的にエッチングが可能なエッチ
ング法によりスペーサ膜２を除去する工程と，該半導体
膜３の露出部にゲート絶縁膜４を形成する工程と，該ゲ
ート絶縁膜４を覆ってゲート材料膜を被着し，ゲート長
Ｌの幅を有する帯状にパターニングして上下のゲート電
極５を形成し，該ゲート電極５をマスクにして該半導体
膜と反対の不純物を該半導体膜３内に導入してソース／
ドレイン領域3Aを形成する工程とを有する半導体装置の
製造方法により達成される。
【０００９】
【作用】本発明では, 素子形成膜である薄膜Si膜の下に
あらかじめ, 窒化シリコン(Si3N4) 膜をパターニングし
て形成しておき, 薄膜Si膜をパターニング後, 窒化シリ
コン膜を除去することで薄膜Si膜裏面の一部領域を露出
させることにより,薄膜Si膜の上下両面にゲート酸化膜
とゲート電極を同時に形成するようにしている。
あらかじめ, 窒化シリコン(Si3N4) 膜をパターニングし
て形成しておき, 薄膜Si膜をパターニング後, 窒化シリ
コン膜を除去することで薄膜Si膜裏面の一部領域を露出
させることにより,薄膜Si膜の上下両面にゲート酸化膜
とゲート電極を同時に形成するようにしている。
【００１０】
【実施例】図１(A) 〜(D) は本発明の実施例を説明する
断面図である。各図の左側はゲート長Ｌ方向の断面図，
右側はゲート長に垂直な方向（ゲート幅方向Ｗ）の断面
図である。
断面図である。各図の左側はゲート長Ｌ方向の断面図，
右側はゲート長に垂直な方向（ゲート幅方向Ｗ）の断面
図である。
【００１１】図１(A) において，基板上に形成された絶
縁膜〔厚さ1000Åの二酸化シリコン(SiO2)膜〕１の上
に，スペーサ膜２として厚さ1000Åの窒化シリコン(Si3
N4) 膜を成長し，ゲート長＋ソース領域＋ドレイン領域
の幅でパターニングする。
縁膜〔厚さ1000Åの二酸化シリコン(SiO2)膜〕１の上
に，スペーサ膜２として厚さ1000Åの窒化シリコン(Si3
N4) 膜を成長し，ゲート長＋ソース領域＋ドレイン領域
の幅でパターニングする。
【００１２】図１(B) において，スペーサ膜２を覆って
基板上に厚さ 500Åの薄膜Si膜３を被着し，ゲート幅Ｗ
に合わせてパターニングする。薄膜Si膜の形成は，例え
ばポリシリコン膜またはアモルファスシリコン膜を気相
成長(CVD) して，レーザ照射により再結晶化して形成す
る。
基板上に厚さ 500Åの薄膜Si膜３を被着し，ゲート幅Ｗ
に合わせてパターニングする。薄膜Si膜の形成は，例え
ばポリシリコン膜またはアモルファスシリコン膜を気相
成長(CVD) して，レーザ照射により再結晶化して形成す
る。
【００１３】図１(C) において，等方性ドライエッチン
グまたは熱燐酸のウエットエッチングによりスペーサ膜
２を除去する。次いで，熱酸化またはCVD 法により, ゲ
ート酸化膜４として薄膜Si膜の露出部にSiO2膜を形成す
る。
グまたは熱燐酸のウエットエッチングによりスペーサ膜
２を除去する。次いで，熱酸化またはCVD 法により, ゲ
ート酸化膜４として薄膜Si膜の露出部にSiO2膜を形成す
る。
【００１４】図１(D) において，CVD 法により, 厚さ10
00Åのポリシリコン膜を成長し，ゲート長の幅でパター
ニングして上下のゲート電極５を形成する。この後，ゲ
ート電極をマスクにして薄膜Si膜と反対の不純物を薄膜
Si膜内に導入してソース／ドレイン領域3Aを形成する。
00Åのポリシリコン膜を成長し，ゲート長の幅でパター
ニングして上下のゲート電極５を形成する。この後，ゲ
ート電極をマスクにして薄膜Si膜と反対の不純物を薄膜
Si膜内に導入してソース／ドレイン領域3Aを形成する。
【００１５】実施例では，ゲート長Ｌはスペーサ膜２の
幅より小さいが，同じまたは大きくてもFET の形成は可
能であることは明らかである。
幅より小さいが，同じまたは大きくてもFET の形成は可
能であることは明らかである。
【００１６】
【発明の効果】本発明によれば, 上下ゲート型FET の上
下ゲート酸化膜および上下ゲート電極を上下同時に形成
でき，製造工程数を低減できた。
下ゲート酸化膜および上下ゲート電極を上下同時に形成
でき，製造工程数を低減できた。
【図１】 本発明の実施例を説明する断面図
１ 基板または絶縁膜 ２ スペーサ膜 ３ 半導体膜で薄膜Si膜 3A ソース／ドレイン領域 ４ ゲート絶縁膜でSiO2膜 ５ ゲート電極でポリシリコン膜
Claims (1)
- 【請求項１】 基板表面あるいは基板上に形成された
された絶縁膜(1) の上に，スペーサ膜(2) を被着し，ゲ
ート長Ｌ方向に幅を有する帯状にパターニングする工程
と， 該スペーサ膜(2) を覆って該基板上に半導体膜(3）を被
着し，ゲート長に垂直な方向にゲート幅Ｗを有する帯状
にパターニングする工程と， 該半導体膜に対して選択的にエッチングが可能なエッチ
ング法によりスペーサ膜(2) を除去する工程と， 該半導体膜(3）の露出部にゲート絶縁膜(4）を形成する
工程と， 該ゲート絶縁膜(4）を覆ってゲート材料膜を被着し，ゲ
ート長Ｌの幅を有する帯状にパターニングして上下のゲ
ート電極(5) を形成し，該ゲート電極(5) をマスクにし
て該半導体膜と反対の不純物を該半導体膜(3）内に導入
してソース／ドレイン領域(3A)を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003469A JPH05190854A (ja) | 1992-01-13 | 1992-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003469A JPH05190854A (ja) | 1992-01-13 | 1992-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190854A true JPH05190854A (ja) | 1993-07-30 |
Family
ID=11558192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003469A Withdrawn JPH05190854A (ja) | 1992-01-13 | 1992-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190854A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
| JP2007180214A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置及び電子機器 |
| JP2013197171A (ja) * | 2012-03-16 | 2013-09-30 | Takehide Shirato | 半導体装置及びその製造方法 |
-
1992
- 1992-01-13 JP JP4003469A patent/JPH05190854A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
| JP2007180214A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置及び電子機器 |
| JP2013197171A (ja) * | 2012-03-16 | 2013-09-30 | Takehide Shirato | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0347577B2 (ja) | ||
| JPH05109737A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| TWI779568B (zh) | 碳化矽ｍｏｓｆｅｔ裝置的製造方法 | |
| KR100268894B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH05190854A (ja) | 半導体装置の製造方法 | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH03227024A (ja) | 半導体装置の製造方法 | |
| JPH0298142A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP3644977B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JPH04328872A (ja) | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ | |
| JPH06132292A (ja) | 半導体装置及びその製造方法 | |
| JPH02100382A (ja) | 電界郊果型超電導トランジスタ及びその製造方法 | |
| JPH0260131A (ja) | 電界効果半導体装置の製造方法 | |
| JPH05343687A (ja) | 薄膜トランジスタ | |
| JP3075799B2 (ja) | 半導体装置の製造方法 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH04165629A (ja) | Ｍｏｓ型半導体装置 | |
| JPH10144924A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH023242A (ja) | 半導体装置の製造方法 | |
| JPH08222736A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS6028383B2 (ja) | 半導体基板内への選択的不純物拡散法 | |
| JPH0475349A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |