JPH05343687A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05343687A JPH05343687A JP17372292A JP17372292A JPH05343687A JP H05343687 A JPH05343687 A JP H05343687A JP 17372292 A JP17372292 A JP 17372292A JP 17372292 A JP17372292 A JP 17372292A JP H05343687 A JPH05343687 A JP H05343687A
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Abstract
(57)【要約】
【目的】 デュアルゲ−ト薄膜トランジスタを提供する
こと。 【構成】 アモルファスシリコンを用いた半導体膜の層
厚さが１μｍ以上からなるダブルゲ−ト構造の薄膜トラ
ンジスタ。例えば1.2μｍ程度の十分厚いａ−Ｓｉ104を
有するアイランドを形成し、その上部及び下部にＳｉＮ
103及びＳｉＮ105を介してゲ−ト102、バックゲ−ト111
を形成する（図２工程Ｅ参照）。ゲ−ト102、バックゲ
−ト111の電界の干渉は十分厚いａ−Ｓｉ104のために低
減でき、反転層に多くのキャリアを誘起させることがで
きる。 【効果】 ａ−Ｓｉ膜厚を従来の300ｎｍ程度から１μ
ｍ以上とすることにより、ゲ−トとバックゲ−トの電界
の干渉を低減でき、キャリア移動度を0.20ｃｍ2／ｖ・
ｓｅｃから0.31ｃｍ2／ｖ・ｓｅｃに改善することがで
きる。
こと。 【構成】 アモルファスシリコンを用いた半導体膜の層
厚さが１μｍ以上からなるダブルゲ−ト構造の薄膜トラ
ンジスタ。例えば1.2μｍ程度の十分厚いａ−Ｓｉ104を
有するアイランドを形成し、その上部及び下部にＳｉＮ
103及びＳｉＮ105を介してゲ−ト102、バックゲ−ト111
を形成する（図２工程Ｅ参照）。ゲ−ト102、バックゲ
−ト111の電界の干渉は十分厚いａ−Ｓｉ104のために低
減でき、反転層に多くのキャリアを誘起させることがで
きる。 【効果】 ａ−Ｓｉ膜厚を従来の300ｎｍ程度から１μ
ｍ以上とすることにより、ゲ−トとバックゲ−トの電界
の干渉を低減でき、キャリア移動度を0.20ｃｍ2／ｖ・
ｓｅｃから0.31ｃｍ2／ｖ・ｓｅｃに改善することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに関
し、特にデュアルゲ−ト薄膜トランジスタに関する。
し、特にデュアルゲ−ト薄膜トランジスタに関する。
【０００２】
【従来の技術】従来の薄膜トランジスタを図５に基づい
て説明する。図５は、従来のデュアルゲ−ト薄膜トラン
ジスタの断面図である。
て説明する。図５は、従来のデュアルゲ−ト薄膜トラン
ジスタの断面図である。
【０００３】従来の薄膜トランジスタは、図５に示すよ
うに、ガラス基板301上にゲ−ト302を形成し、ＣＶＤに
より300ｎｍ程度の膜厚のａ−Ｓｉ膜を有した連続３層
膜（ＳｉＮ303、ａ−Ｓｉ304、ＳｉＮ305）を形成した
後、ドライエッチングによりＳｉＮ305、ａ−Ｓｉ304を
パタ−ン化してアイランドを形成し、更に、コンタクト
ホ−ル形成のため、ドライエッチングによりアイランド
部のＳｉＮ305の両側をエッチングする。
うに、ガラス基板301上にゲ−ト302を形成し、ＣＶＤに
より300ｎｍ程度の膜厚のａ−Ｓｉ膜を有した連続３層
膜（ＳｉＮ303、ａ−Ｓｉ304、ＳｉＮ305）を形成した
後、ドライエッチングによりＳｉＮ305、ａ−Ｓｉ304を
パタ−ン化してアイランドを形成し、更に、コンタクト
ホ−ル形成のため、ドライエッチングによりアイランド
部のＳｉＮ305の両側をエッチングする。
【０００４】このようにすることによって、アイランド
両側にａ−Ｓｉ304を露出させておき、次いでＳｉＮ305
をマスクとしてＰイオン注入を行い、ａ−Ｓｉ304の両
側をｎ+ａ−Ｓｉ306とする。更に、その上ゲ−ト302と
同一の金属膜を成膜し、パタ−ン化することによってＳ
ｉＮ305上にバックゲ−ト307を、また、アイランド両側
のｎ+ａ−Ｓｉ306を介してソ−ス308、ドレイン309を形
成する。
両側にａ−Ｓｉ304を露出させておき、次いでＳｉＮ305
をマスクとしてＰイオン注入を行い、ａ−Ｓｉ304の両
側をｎ+ａ−Ｓｉ306とする。更に、その上ゲ−ト302と
同一の金属膜を成膜し、パタ−ン化することによってＳ
ｉＮ305上にバックゲ−ト307を、また、アイランド両側
のｎ+ａ−Ｓｉ306を介してソ−ス308、ドレイン309を形
成する。
【０００５】
【発明が解決しようとする課題】従来の上記薄膜トラン
ジスタは、ａ−Ｓｉ304の膜厚が300ｎｍ程度であったの
で、ゲ−ト302とバックゲ−ト307のそれぞれの電界の干
渉効果によって反転層に誘起されるキャリアが少ないと
いう問題があった。
ジスタは、ａ−Ｓｉ304の膜厚が300ｎｍ程度であったの
で、ゲ−ト302とバックゲ−ト307のそれぞれの電界の干
渉効果によって反転層に誘起されるキャリアが少ないと
いう問題があった。
【０００６】そこで、本発明は、上記問題点を解消する
薄膜トランジスタを提供することを目的とし、詳細に
は、ゲ−トとバックゲ−トの電界の干渉を低減させるこ
とができ、キャリア移動度を改善することができる薄膜
トランジスタを提供することを目的とする。
薄膜トランジスタを提供することを目的とし、詳細に
は、ゲ−トとバックゲ−トの電界の干渉を低減させるこ
とができ、キャリア移動度を改善することができる薄膜
トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】そして、本発明は、アモ
ルファスシリコンを用いた半導体層の厚さを１μｍ以上
（例えば500〜1000ｎｍ）とすることを特徴とし、これ
によって上記目的を達成したものである 。
ルファスシリコンを用いた半導体層の厚さを１μｍ以上
（例えば500〜1000ｎｍ）とすることを特徴とし、これ
によって上記目的を達成したものである 。
【０００８】即ち、本発明は、「ガラス基板上にゲ−ト
電極、ゲ−ト絶縁膜、アモルファスシリコンを用いた半
導体膜、オ−ミックコンタクト膜、上部ゲ−ト絶縁膜、
バックゲ−ト電極、ソ−ス電極、ドレイン電極を順次積
層してなるダブルゲ−ト構造の薄膜トランジスタにおい
て、前記アモルファスシリコンを用いた半導体膜の層厚
さが１μｍ以上からなることを特徴とする薄膜トランジ
スタ。」を要旨とするものである。
電極、ゲ−ト絶縁膜、アモルファスシリコンを用いた半
導体膜、オ−ミックコンタクト膜、上部ゲ−ト絶縁膜、
バックゲ−ト電極、ソ−ス電極、ドレイン電極を順次積
層してなるダブルゲ−ト構造の薄膜トランジスタにおい
て、前記アモルファスシリコンを用いた半導体膜の層厚
さが１μｍ以上からなることを特徴とする薄膜トランジ
スタ。」を要旨とするものである。
【０００９】
【実施例】以下、本発明の実施例１、２を挙げ、本発明
をより詳細に説明する。
をより詳細に説明する。
【００１０】（実施例１）図１及び図２は、本発明の一
実施例を示すデュアルゲ−ト薄膜トランジスタの製造工
程順断面図であって、このうち図１は、工程Ａ〜Ｃより
なる工程順断面図であり、図２は、図１工程Ｃに続く工
程Ｄ、Ｅの工程順断面図である。
実施例を示すデュアルゲ−ト薄膜トランジスタの製造工
程順断面図であって、このうち図１は、工程Ａ〜Ｃより
なる工程順断面図であり、図２は、図１工程Ｃに続く工
程Ｄ、Ｅの工程順断面図である。
【００１１】図１工程Ａでは、ガラス基板101上にゲ−
ト102を形成した後、ＣＶＤによりＳｉＮ103、ａ−Ｓｉ
104、ＳｉＮ105の各膜を連続して成膜したものである。
ここで、ａ−Ｓｉ104は1.2μｍの膜厚である。次に、連
続３層膜（ＳｉＮ103、ａ−Ｓｉ104、ＳｉＮ105）の上
にホトレジスト106をパタ−ニング化し、ドライエッチ
ングによってＳｉＮ105、ａ−Ｓｉ104、ＳｉＮ103の順
にエッチングしていく。このとき、アイランドを形成す
ると同時に下層のＳｉＮ103もエッチングすることによ
って、コンタクトホ−ルも形成することができる。
ト102を形成した後、ＣＶＤによりＳｉＮ103、ａ−Ｓｉ
104、ＳｉＮ105の各膜を連続して成膜したものである。
ここで、ａ−Ｓｉ104は1.2μｍの膜厚である。次に、連
続３層膜（ＳｉＮ103、ａ−Ｓｉ104、ＳｉＮ105）の上
にホトレジスト106をパタ−ニング化し、ドライエッチ
ングによってＳｉＮ105、ａ−Ｓｉ104、ＳｉＮ103の順
にエッチングしていく。このとき、アイランドを形成す
ると同時に下層のＳｉＮ103もエッチングすることによ
って、コンタクトホ−ルも形成することができる。
【００１２】図１工程Ｂでは、ＣＶＤによってガラス基
板101及びアイランド上に表面から均一の膜厚のｎ+ａ−
Ｓｉ107の膜を成膜する。図１工程Ｃでは、異方性エッ
チングによって高さ方向に膜厚の厚いアイランド両側面
のｎ+ａ−Ｓｉ107の膜を残して、その他の部分のｎ+ａ
−Ｓｉ107の膜を完全にエッチング除去する。
板101及びアイランド上に表面から均一の膜厚のｎ+ａ−
Ｓｉ107の膜を成膜する。図１工程Ｃでは、異方性エッ
チングによって高さ方向に膜厚の厚いアイランド両側面
のｎ+ａ−Ｓｉ107の膜を残して、その他の部分のｎ+ａ
−Ｓｉ107の膜を完全にエッチング除去する。
【００１３】更に、その上に金属膜108をアイランド両
側面のｎ+ａ−Ｓｉ107と十分オ−ミック接触する厚さま
でスパッタ成膜した後（図１工程Ｄ）、等方性エッチン
グによってアイランド段差部分での薄くなっている金属
膜108を切断することによってソ−ス109、ドレイン110
、バックゲ−ト111を形成する（図１工程Ｅ）。このと
き、ソ−ス109、ドレイン110とｎ+ａ−Ｓｉ107とのオ−
ミックコンタクトは十分得られている 。
側面のｎ+ａ−Ｓｉ107と十分オ−ミック接触する厚さま
でスパッタ成膜した後（図１工程Ｄ）、等方性エッチン
グによってアイランド段差部分での薄くなっている金属
膜108を切断することによってソ−ス109、ドレイン110
、バックゲ−ト111を形成する（図１工程Ｅ）。このと
き、ソ−ス109、ドレイン110とｎ+ａ−Ｓｉ107とのオ−
ミックコンタクトは十分得られている 。
【００１４】以上の工程Ａ〜Ｅにより、十分厚みのある
ａ−Ｓｉ膜を有するデュアルゲ−ト薄膜トランジスタを
形成することができ、これによってゲ−ト102、バック
ゲ−ト111のそれぞれの電界の干渉効果を低減でき、反
転層に多くのキャリアを誘起することができる。
ａ−Ｓｉ膜を有するデュアルゲ−ト薄膜トランジスタを
形成することができ、これによってゲ−ト102、バック
ゲ−ト111のそれぞれの電界の干渉効果を低減でき、反
転層に多くのキャリアを誘起することができる。
【００１５】（実施例２）図３及び図４は、本発明の他
の実施例を示すデュアルゲ−ト薄膜トランジスタの製造
工程順断面図であって、このうち図３は、工程Ａ〜Ｃよ
りなる工程順断面図であり、図４は、図３の工程Ｃに続
く工程Ｄ、Ｅの工程順断面図である。
の実施例を示すデュアルゲ−ト薄膜トランジスタの製造
工程順断面図であって、このうち図３は、工程Ａ〜Ｃよ
りなる工程順断面図であり、図４は、図３の工程Ｃに続
く工程Ｄ、Ｅの工程順断面図である。
【００１６】図３工程Ａでは、ガラス基板201上にゲ−
ト202を形成した後、ＣＶＤによりＳｉＮ203、ａ−Ｓｉ
204、ＳｉＮ205の各膜を連続して成膜し、その上層にホ
トレジスト（図示せず）をパタ−ン化してドライエッチ
ングによってＳｉＮ205、ａ−Ｓｉ204、ＳｉＮ203の順
にエッチングを行ってアイランドを形成する。このと
き、アイランドを形成すると同時に下層のＳｉＮ203も
連続エッチングすることによってコンタクトホ−ルも形
成することができる。また、ａ−Ｓｉ204は1.2μｍの膜
厚である。
ト202を形成した後、ＣＶＤによりＳｉＮ203、ａ−Ｓｉ
204、ＳｉＮ205の各膜を連続して成膜し、その上層にホ
トレジスト（図示せず）をパタ−ン化してドライエッチ
ングによってＳｉＮ205、ａ−Ｓｉ204、ＳｉＮ203の順
にエッチングを行ってアイランドを形成する。このと
き、アイランドを形成すると同時に下層のＳｉＮ203も
連続エッチングすることによってコンタクトホ−ルも形
成することができる。また、ａ−Ｓｉ204は1.2μｍの膜
厚である。
【００１７】図３工程Ｂでは、ＳｉＮ205の上層にホト
レジスト206をパタ−ン化し、ＨＦウエットエッチング
によってホトレジストパタ−ン206の外側のＳｉＮ205を
除去する。続いて、図３工程Ｃに示すように、そのホト
レジストパタ−ン206をマスクとしてＰイオン207をａ−
Ｓｉ204にド−プし、ホトレジストパタ−ン206の外側の
ａ−Ｓｉ204部分にｎ+ａ−Ｓｉ208を形成する。
レジスト206をパタ−ン化し、ＨＦウエットエッチング
によってホトレジストパタ−ン206の外側のＳｉＮ205を
除去する。続いて、図３工程Ｃに示すように、そのホト
レジストパタ−ン206をマスクとしてＰイオン207をａ−
Ｓｉ204にド−プし、ホトレジストパタ−ン206の外側の
ａ−Ｓｉ204部分にｎ+ａ−Ｓｉ208を形成する。
【００１８】ホトレジストパタ−ン206を除去した後、
金属膜209をアイランド両側面のｎ+ａ−Ｓｉ208と十分
オ−ミック接触する厚さまでスパッタ成膜した後（図４
工程Ｄ）、等方性エッチングによりアイランド段差部分
での薄くなっている金属膜209を切断することによって
ソ−ス210、ドレイン211、バックゲ−ト212を形成する
（図４工程Ｅ）。このとき、ソ−ス210、ドレイン211、
バックゲ−ト212とｎ+ａ−Ｓｉ208とのオ−ミックコン
タクトは十分得られている。
金属膜209をアイランド両側面のｎ+ａ−Ｓｉ208と十分
オ−ミック接触する厚さまでスパッタ成膜した後（図４
工程Ｄ）、等方性エッチングによりアイランド段差部分
での薄くなっている金属膜209を切断することによって
ソ−ス210、ドレイン211、バックゲ−ト212を形成する
（図４工程Ｅ）。このとき、ソ−ス210、ドレイン211、
バックゲ−ト212とｎ+ａ−Ｓｉ208とのオ−ミックコン
タクトは十分得られている。
【００１９】以上の工程Ａ〜Ｅにより、十分厚みのある
ａ−Ｓｉ膜を有するデュアルゲ−ト薄膜トランジスタを
形成することができ、前記実施例１と同様、ゲ−ト20
2、バックゲ−ト212のそれぞれの電界の干渉効果を低減
でき、反転層に多くのキャリアを誘起することができ
る。
ａ−Ｓｉ膜を有するデュアルゲ−ト薄膜トランジスタを
形成することができ、前記実施例１と同様、ゲ−ト20
2、バックゲ−ト212のそれぞれの電界の干渉効果を低減
でき、反転層に多くのキャリアを誘起することができ
る。
【００２０】図６は、本発明の実施例と従来例における
「ＴＦＴ電流−電圧特性」を示す図である。図６から明
らかなように、ａ−Ｓｉ膜厚を従来の300ｎｍ程度から
１μｍ以上とすることにより、ゲ−トとバックゲ−トの
電界の干渉を低減することができ、キャリア移動度を0.
20ｃｍ2／ｖ・ｓｅｃから0.31ｃｍ2／ｖ・ｓｅｃに改善
することができる。
「ＴＦＴ電流−電圧特性」を示す図である。図６から明
らかなように、ａ−Ｓｉ膜厚を従来の300ｎｍ程度から
１μｍ以上とすることにより、ゲ−トとバックゲ−トの
電界の干渉を低減することができ、キャリア移動度を0.
20ｃｍ2／ｖ・ｓｅｃから0.31ｃｍ2／ｖ・ｓｅｃに改善
することができる。
【００２１】
【発明の効果】本発明は、以上詳記したとおり、アモル
ファスシリコンを用いた半導体層の厚さを１μｍ以上と
することを特徴とするものであり、これによってゲ−ト
とバックゲ−トの電界の干渉を低減することができ、キ
ャリア移動度を改善することができる効果が生ずる。
ファスシリコンを用いた半導体層の厚さを１μｍ以上と
することを特徴とするものであり、これによってゲ−ト
とバックゲ−トの電界の干渉を低減することができ、キ
ャリア移動度を改善することができる効果が生ずる。
【図１】本発明の一実施例を示すデュアルゲ−ト薄膜ト
ランジスタの製造工程Ａ〜Ｃよりなる工程順断面図。
ランジスタの製造工程Ａ〜Ｃよりなる工程順断面図。
【図２】図１工程Ｃに続く工程Ｄ、Ｅからなる工程順断
面図。
面図。
【図３】本発明の他の実施例を示すデュアルゲ−ト薄膜
トランジスタの製造工程Ａ〜Ｃよりなる工程順断面図。
トランジスタの製造工程Ａ〜Ｃよりなる工程順断面図。
【図４】図３工程Ｃに続く工程Ｄ、Ｅからなる工程順断
面図。
面図。
【図５】従来のデュアルゲ−ト薄膜トランジスタの断面
図。
図。
【図６】本発明の実施例と従来例の「ＴＦＴ電流−電圧
特性」を示す図。
特性」を示す図。
１０１ ガラス基板 １０２ ゲ−ト １０３ ＳｉＮ １０４ ａ−Ｓｉ １０５ ＳｉＮ １０６ ホトレジスト １０７ ｎ+ａ−Ｓｉ １０８ 金属膜 １０９ ソ−ス １１０ ドレイン １１１ バックゲ−ト ２０１ ガラス基板 ２０２ ゲ−ト ２０３ ＳｉＮ ２０４ ａ−Ｓｉ ２０５ ＳｉＮ ２０６ ホトレジスト ２０７ Ｐイオン ２０８ ｎ+ａ−Ｓｉ ２０９ 金属膜 ２１０ ソ−ス ２１１ ドレイン ２１２ バックゲ−ト ３０１ ガラス基板 ３０２ ゲ−ト ３０３ ＳｉＮ ３０４ ａ−Ｓｉ ３０５ ＳｉＮ ３０６ ｎ+ａ−Ｓｉ ３０７ バックゲ−ト ３０８ ソ−ス ３０９ ドレイン
Claims (1)
- 【請求項１】 ガラス基板上にゲ−ト電極、ゲ−ト絶縁
膜、アモルファスシリコンを用いた半導体膜、オ−ミッ
クコンタクト膜、上部ゲ−ト絶縁膜、バックゲ−ト電
極、ソ−ス電極、ドレイン電極を順次積層してなるダブ
ルゲ−ト構造の薄膜トランジスタにおいて、前記アモル
ファスシリコンを用いた半導体膜の層厚さが１μｍ以上
からなることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17372292A JPH05343687A (ja) | 1992-06-09 | 1992-06-09 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17372292A JPH05343687A (ja) | 1992-06-09 | 1992-06-09 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343687A true JPH05343687A (ja) | 1993-12-24 |
Family
ID=15965934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17372292A Pending JPH05343687A (ja) | 1992-06-09 | 1992-06-09 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794720B2 (en) * | 1999-06-30 | 2004-09-21 | Kabushiki Kaisha Toshiba | Dynamic threshold voltage metal insulator field effect transistor |
| US7242064B2 (en) | 1999-06-30 | 2007-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1992
- 1992-06-09 JP JP17372292A patent/JPH05343687A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794720B2 (en) * | 1999-06-30 | 2004-09-21 | Kabushiki Kaisha Toshiba | Dynamic threshold voltage metal insulator field effect transistor |
| US7242064B2 (en) | 1999-06-30 | 2007-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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