JPS6347981A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタおよびその製造方法に関す
る。
る。
薄膜トランジスタは、最近液晶テレビなどのスイッチン
グ素子としても注目されており、特に液晶テレビにおい
ては、従来の単純マトリックスアドレス方式に比べてコ
ントラストや解像度などの点で優れており、アクティブ
マトリックス方式の画素電極にも応用されている。薄膜
トランジスタの一例として、スタガー構造のものを挙げ
れば、第７図に示すように、絶縁性基板１１上にソース
電伜１２）ドレインを極１３が形成され、次に、半導体
層１４、ゲート絶縁膜１５、ゲート電極で構成されてい
る。この場合、半導体層１４とソース電極１２およびド
レイン電極１３との間に、高ドーピング層１４ａを設け
る場合もある。これらの薄膜トランジスタにおいては、
ゲート電極１６とチャンネル部１７とを正確に位置合せ
することがその特性上極めて重要となる。この位置ずれ
の許容範囲は、例えば数μｍ以下のオーダーであるため
、フォトマスクを用いた場合には、位置合せが極めて困
難となる。
グ素子としても注目されており、特に液晶テレビにおい
ては、従来の単純マトリックスアドレス方式に比べてコ
ントラストや解像度などの点で優れており、アクティブ
マトリックス方式の画素電極にも応用されている。薄膜
トランジスタの一例として、スタガー構造のものを挙げ
れば、第７図に示すように、絶縁性基板１１上にソース
電伜１２）ドレインを極１３が形成され、次に、半導体
層１４、ゲート絶縁膜１５、ゲート電極で構成されてい
る。この場合、半導体層１４とソース電極１２およびド
レイン電極１３との間に、高ドーピング層１４ａを設け
る場合もある。これらの薄膜トランジスタにおいては、
ゲート電極１６とチャンネル部１７とを正確に位置合せ
することがその特性上極めて重要となる。この位置ずれ
の許容範囲は、例えば数μｍ以下のオーダーであるため
、フォトマスクを用いた場合には、位置合せが極めて困
難となる。
そこで、第８図に示すようなセルフアライメントを利用
した薄膜トランジスタ形成技術が提案されている。すな
わち、絶縁性基板１１上にソース電極１２とドレイン電
極１３を形成し、必要に応じて高ドーピング層１４ａを
形成し、半導体層１４．ゲート絶縁膜１５を積層した後
、このゲート絶縁膜１５上にポジ型のレジスト１８を塗
布する。そして、絶縁性基板１１の背面側から光りを照
射すると、ソース電極１２とドレイン電極１３とにさえ
ぎられた部分のみが不溶性のレジスト１８となって残る
。この状態でゲート電極を形成する金属膜を積層し、リ
フトオフ法でレジスト１８を除去すると、チャンネル部
１７に正確に対応したゲート電極がパターン化される。
した薄膜トランジスタ形成技術が提案されている。すな
わち、絶縁性基板１１上にソース電極１２とドレイン電
極１３を形成し、必要に応じて高ドーピング層１４ａを
形成し、半導体層１４．ゲート絶縁膜１５を積層した後
、このゲート絶縁膜１５上にポジ型のレジスト１８を塗
布する。そして、絶縁性基板１１の背面側から光りを照
射すると、ソース電極１２とドレイン電極１３とにさえ
ぎられた部分のみが不溶性のレジスト１８となって残る
。この状態でゲート電極を形成する金属膜を積層し、リ
フトオフ法でレジスト１８を除去すると、チャンネル部
１７に正確に対応したゲート電極がパターン化される。
上述したような薄膜トランジスタの製造方法においては
、絶縁性基板１１の背面側から光りを照射し、洗浄して
ソース電極１２とドレイン電極１３とに対応する部分の
レジスト１８を残して処理する際、ソース電極１２とド
レイン電極１３とに対応する部分以外のレジストを完全
に除去することが難しく、その上からゲート電極を構成
する金属膜を形成した場合、ゲート絶縁膜１５とゲート
電極との接合がうまくいかず、動作不良をおこしやすか
った。このことはリフトオフ法における共通の問題点で
もある。
、絶縁性基板１１の背面側から光りを照射し、洗浄して
ソース電極１２とドレイン電極１３とに対応する部分の
レジスト１８を残して処理する際、ソース電極１２とド
レイン電極１３とに対応する部分以外のレジストを完全
に除去することが難しく、その上からゲート電極を構成
する金属膜を形成した場合、ゲート絶縁膜１５とゲート
電極との接合がうまくいかず、動作不良をおこしやすか
った。このことはリフトオフ法における共通の問題点で
もある。
本発明の薄膜トランジスタは、透明絶縁性基板上にソー
ス電極とドレイン電極を形成し、次に順次半導体層、お
よびゲート、絶縁膜、ゲート電極で構成されたスタガー
構造をなし、前記ゲート電極が透明導電膜からなること
を特徴とする。なお、前記ソース電極およびドレイン電
極と半導体層との界面に高ドーピング層が形成されてい
てもよい。
ス電極とドレイン電極を形成し、次に順次半導体層、お
よびゲート、絶縁膜、ゲート電極で構成されたスタガー
構造をなし、前記ゲート電極が透明導電膜からなること
を特徴とする。なお、前記ソース電極およびドレイン電
極と半導体層との界面に高ドーピング層が形成されてい
てもよい。
本発明の薄膜トランジスタの製造方法は、例えば、第５
図および第６図に示すように絶縁性基板１上にソース電
極２とドレイン電極３を形成し、必要に応じて高ドーピ
ング層４ａを形成した後、半導体ｙ−４およびゲート絶
縁膜５を１ｉｊｌＩ次積層した後、このゲートｅ縁膜５
の上に透明４電膜８を全面形成し、さらにネガ型レジス
ト９を全面塗布し、前記Ｐ２縁性基板１の背面側から光
りを照射し、洗浄して前記ソース筒；極２とドレイン電
極３とに挾まｎたチャン坏ル部７に対Ｖ４、する部分の
レジスト９を残し、エツチングして前記ソース電極とド
レイン電極とに挾まイしたチャン坏ル部１こ対応する前
記ゲート電極を形成することを特徴とする。
図および第６図に示すように絶縁性基板１上にソース電
極２とドレイン電極３を形成し、必要に応じて高ドーピ
ング層４ａを形成した後、半導体ｙ−４およびゲート絶
縁膜５を１ｉｊｌＩ次積層した後、このゲートｅ縁膜５
の上に透明４電膜８を全面形成し、さらにネガ型レジス
ト９を全面塗布し、前記Ｐ２縁性基板１の背面側から光
りを照射し、洗浄して前記ソース筒；極２とドレイン電
極３とに挾まｎたチャン坏ル部７に対Ｖ４、する部分の
レジスト９を残し、エツチングして前記ソース電極とド
レイン電極とに挾まイしたチャン坏ル部１こ対応する前
記ゲート電極を形成することを特徴とする。
第５図に示すように、本発明では透明導を膜８の上にネ
ガレジスト９を塗布して絶縁性基板１の背面側から光を
照射することにより、ソース電極とドレイン電極に挾ま
れたチャンネル部に対応する部分がエツチングされずに
残り、セルフアライメントが可能となり、しかもリフト
オフ法によることなくゲート電極６を形成するので、界
面にレジスト残留物が介在することはなく、歩留りを向
上させることができる。
ガレジスト９を塗布して絶縁性基板１の背面側から光を
照射することにより、ソース電極とドレイン電極に挾ま
れたチャンネル部に対応する部分がエツチングされずに
残り、セルフアライメントが可能となり、しかもリフト
オフ法によることなくゲート電極６を形成するので、界
面にレジスト残留物が介在することはなく、歩留りを向
上させることができる。
〔発明の実施例〕
第１図には本発明の薄膜トランジスタの一実施例が示さ
れており、第２図ないし第６図には同薄膜トランジスタ
の製造工程が順に示されている。
れており、第２図ないし第６図には同薄膜トランジスタ
の製造工程が順に示されている。
以下、その工程に従って説明する。
■ メタルによるソース電極、ドレイン電極の形成
第２図に示すように、透明ガラス板からなる絶縁性基板
上に金属膜を蒸着、スパッタなどの手段で全面形成し、
フォトリン、エツチングを行ってソース電極２）ドレイ
ン電極３を形成する。材質は、以下のプロセスをこおい
て安定なものが好ましく、ＭＯｌＣｒ、 Ｗなどの高融
点金属が使用されるがＴｉ、ＡＩ、Ｎｉ（：：ｒなども
使用可能である。
上に金属膜を蒸着、スパッタなどの手段で全面形成し、
フォトリン、エツチングを行ってソース電極２）ドレイ
ン電極３を形成する。材質は、以下のプロセスをこおい
て安定なものが好ましく、ＭＯｌＣｒ、 Ｗなどの高融
点金属が使用されるがＴｉ、ＡＩ、Ｎｉ（：：ｒなども
使用可能である。
■ 半導体層、ゲート絶縁膜形成工程
第３図に示すように、例えばプラズマＣＶＤを用いて、
半導体層４、ゲート絶縁膜５を連続堆積させる。半導体
層４としては、例えば水素化アモルファスシリコン（ａ
−８ｔ：Ｈ）などのＳｉ系材料が用いられる。ゲート絶
縁膜５としては、例えば窒化シリコン（ＳｉＮｘ）！、
二酸化シリコン（ＳｉＯ２）膜などが使用でき、高誘電
率、高耐圧性で、表面特性のよい薄膜が適している。さ
らに、ソース電極２及びドレイン電極３と半導体層４と
の間に高ドーピングＩ会４ａを形成してもよく、半導体
層４として例えばａ−８ｉ：Ｉ（を用いた場合、ホスフ
ィン（ＰＨ３）などのドーピングガスを反応ガスに混ぜ
ることにより形成できる。
半導体層４、ゲート絶縁膜５を連続堆積させる。半導体
層４としては、例えば水素化アモルファスシリコン（ａ
−８ｔ：Ｈ）などのＳｉ系材料が用いられる。ゲート絶
縁膜５としては、例えば窒化シリコン（ＳｉＮｘ）！、
二酸化シリコン（ＳｉＯ２）膜などが使用でき、高誘電
率、高耐圧性で、表面特性のよい薄膜が適している。さ
らに、ソース電極２及びドレイン電極３と半導体層４と
の間に高ドーピングＩ会４ａを形成してもよく、半導体
層４として例えばａ−８ｉ：Ｉ（を用いた場合、ホスフ
ィン（ＰＨ３）などのドーピングガスを反応ガスに混ぜ
ることにより形成できる。
■ 透明導電膜形成工程
第４図に示すように、ゲート絶縁膜５の上から全面に透
明導電膜８を蒸着、スパッタ婢の手段で形成する。透明
導電膜としては、例えばＩＴＯｌＴ。
明導電膜８を蒸着、スパッタ婢の手段で形成する。透明
導電膜としては、例えばＩＴＯｌＴ。
などが用いられる。
■ レジスト形成工程
諸５図に示すように透明導電膜８の上から全面にネガ型
レジストを塗布し、絶縁性基板１の背面側から光りを照
射する。透明導電膜８が光透過性であるため、図中Ｂの
部分のレジスト９は、光が照射されて不溶化するが、Ａ
の部分のレジスト９はソース電極２）ドレイン電極３に
さえぎられ光が照射されず可溶性となる。そして、現像
等の手段により第６図に示すようにＡの部分のレジスト
９が除去され、Ｂの部分のレジスト９が選択的に残る。
レジストを塗布し、絶縁性基板１の背面側から光りを照
射する。透明導電膜８が光透過性であるため、図中Ｂの
部分のレジスト９は、光が照射されて不溶化するが、Ａ
の部分のレジスト９はソース電極２）ドレイン電極３に
さえぎられ光が照射されず可溶性となる。そして、現像
等の手段により第６図に示すようにＡの部分のレジスト
９が除去され、Ｂの部分のレジスト９が選択的に残る。
■ エツチング工程
第６図の状態で透明導電膜８を選択的にエツチングする
エツチング液で処理すると、レジスト９でおおわれてい
ない部分の透明導電膜８が除去され、ゲート電極６がパ
ターン化される。そして、ハクリ液などを用いてレジス
ト９を完全に除去することにより第１図に示す薄膜トラ
ンジスタが得られる。尚、必要に応じてこれらの層の上
にパッシベーション膜を形成してもよい。パッシベーシ
ョン膜は、例えば５ｉＮＸｆｌｌをプラジマＣＶＤによ
り形成すればよい。
エツチング液で処理すると、レジスト９でおおわれてい
ない部分の透明導電膜８が除去され、ゲート電極６がパ
ターン化される。そして、ハクリ液などを用いてレジス
ト９を完全に除去することにより第１図に示す薄膜トラ
ンジスタが得られる。尚、必要に応じてこれらの層の上
にパッシベーション膜を形成してもよい。パッシベーシ
ョン膜は、例えば５ｉＮＸｆｌｌをプラジマＣＶＤによ
り形成すればよい。
〔発明の効果〕
以上説明したように、本発明の薄、喰トランジスタによ
れば、ゲート電極を透明導電膜で講成するので、リフト
オフ法によることなくセルフアライメントができ、パタ
ーン形状の合せ精度の向上が可能となる。また、本発明
の薄膜トランジスタの製法によれば、透明溝ｔｇを形成
してからレジストを塗布するので、界面にレジスト残留
物等が介在することなく、接合面がきれいなものとなり
、動作不良が回避でき、歩留り向上がはかれる。
れば、ゲート電極を透明導電膜で講成するので、リフト
オフ法によることなくセルフアライメントができ、パタ
ーン形状の合せ精度の向上が可能となる。また、本発明
の薄膜トランジスタの製法によれば、透明溝ｔｇを形成
してからレジストを塗布するので、界面にレジスト残留
物等が介在することなく、接合面がきれいなものとなり
、動作不良が回避でき、歩留り向上がはかれる。
第１図は本発明による薄膜トランジスタの一例を示す断
面図、第２図、第３図、第４図、第５図第６図は同薄膜
トランジスタの製造工程を順に示す断面図、第７図は従
来の薄膜トランジスタの一例を示す断面図、第８図は従
来の薄膜トランジスタにおけるゲート電極形成工程の一
例を示す断面図である。 １．１１・・・絶縁性基板 ２．１２・・・ドレイン電極 ３．１３・・・ソース電極 ４．１４・・・半導体層 粕、１４ａ・・・高ドーピング層 ５．１５・・・ゲート絶縁膜 ６．１６・・・ゲート電極 ７．１７・・・チャンネル部 ８．１８・・・透明導電膜 ９．１９・・・レジスト 特許出願人 アルプス電気株式会社 第 ２ 図 第 ３ 図
面図、第２図、第３図、第４図、第５図第６図は同薄膜
トランジスタの製造工程を順に示す断面図、第７図は従
来の薄膜トランジスタの一例を示す断面図、第８図は従
来の薄膜トランジスタにおけるゲート電極形成工程の一
例を示す断面図である。 １．１１・・・絶縁性基板 ２．１２・・・ドレイン電極 ３．１３・・・ソース電極 ４．１４・・・半導体層 粕、１４ａ・・・高ドーピング層 ５．１５・・・ゲート絶縁膜 ６．１６・・・ゲート電極 ７．１７・・・チャンネル部 ８．１８・・・透明導電膜 ９．１９・・・レジスト 特許出願人 アルプス電気株式会社 第 ２ 図 第 ３ 図
Claims (4)
- （１）絶縁性基板上にソース電極とドレイン電極を形成
し、次に順次、半導体層およびゲート絶縁膜、ゲート電
極で構成された薄膜トランジスタにおいて、前記ゲート
電極が透明導電膜からなることを特徴とする薄膜トラン
ジスタ。 - （２）特許請求の範囲第１項において、前記半導体層と
前記ソース電極およびドレイン電極との界面には高ドー
ピング層が形成されている薄膜トランジスタ。 - （３）絶縁性基板上にソース電極とドレイン電極を形成
し、次に順次半導体層、およびゲート絶縁膜、ゲート電
極で構成された薄膜トランジスタの製造方法において、
前記絶縁性基板上に前記ソース電極を形成した後、前記
半導体層、およびゲート絶縁膜、透明導電膜を順次全面
形成し、さらにネガ型レジストを全面塗布し、前記絶縁
性基板の背面側から光を照射し、洗浄して前記ソース電
極とドレイン電極に対応する部分のレジストを除去し、
エッチングして、前記ソース電極とドレイン電極に対応
する部分の前記透明導電膜を選択的に除去することによ
り、前記ソース電極、ドレイン電極に挾まれたチャンネ
ル部に対応するゲート電極を形成することを特徴とする
薄膜トランジスタの製造方法。 - （４）特許請求の範囲第３項において、前記ソース電極
、ドレイン電極の上層部に高ドーピング層を形成した後
、前記透明導電膜を全面形成する薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224886A JPS6347981A (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224886A JPS6347981A (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347981A true JPS6347981A (ja) | 1988-02-29 |
Family
ID=16288131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19224886A Pending JPS6347981A (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347981A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208476A (en) * | 1990-06-08 | 1993-05-04 | Seiko Epson Corporation | Low leakage current offset-gate thin film transistor structure |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
| US5605845A (en) * | 1993-12-20 | 1997-02-25 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film transistors having self-aligned plural gates |
| WO2000059027A1 (en) * | 1999-03-27 | 2000-10-05 | Koninklijke Philips Electronics N.V. | Thin film transistors and their manufacture |
| GB2499606A (en) * | 2012-02-21 | 2013-08-28 | Pragmatic Printing Ltd | Substantially planar thin film devices formed using nano-imprint stamping |
-
1986
- 1986-08-18 JP JP19224886A patent/JPS6347981A/ja active Pending
Cited By (10)
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