JPS63316470A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63316470A JPS63316470A JP15265987A JP15265987A JPS63316470A JP S63316470 A JPS63316470 A JP S63316470A JP 15265987 A JP15265987 A JP 15265987A JP 15265987 A JP15265987 A JP 15265987A JP S63316470 A JPS63316470 A JP S63316470A
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- 239000010409 thin film Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000002161 passivation Methods 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 229910052738 indium Inorganic materials 0.000 abstract 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 abstract 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 abstract 1
- 229910001887 tin oxide Inorganic materials 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、液晶素子等に設けられる薄膜トランジスタ
（以下、ＴＰＴと略称する）の製造方法に関する。
（以下、ＴＰＴと略称する）の製造方法に関する。
「従来の技術」
第６図は、ＴＰＴの一例を示す断面図である。
このものは、ガラス、セラミックスなどからなる基板ｌ
上に設けられており、ゲート電極２と、画素電極３と、
窒化珪素などからなるゲート絶縁層４と、水素化アモル
ファスシリコン（以下、ａ−５ｉ：夏（と略称する）か
らなる半導体層５と、この半導体層５にソース領域５ａ
およびドレイン領域５ｂを介して接続されたソース電極
６およびドレイン電極７と、パッシベーション層８とか
ら構成されている。
上に設けられており、ゲート電極２と、画素電極３と、
窒化珪素などからなるゲート絶縁層４と、水素化アモル
ファスシリコン（以下、ａ−５ｉ：夏（と略称する）か
らなる半導体層５と、この半導体層５にソース領域５ａ
およびドレイン領域５ｂを介して接続されたソース電極
６およびドレイン電極７と、パッシベーション層８とか
ら構成されている。
従来、この種のＴＰＴのパッシベーション層８を形成す
る方法としては、第７図に示すように、画素電極３上の
ゲート絶縁層４と半導体層５を除去する画素フォトリソ
エツチングを終えた状態のものに、例えば窒化珪素など
のパッシベーション材料を化学気相成長法などを用いて
成膜し、第８図に示す状態のものを作成する。次に、Ｔ
ＰＴのゲートおよびソースの各端子部のパッシベーショ
ン層８をエツチング除去することによって、第６図に示
すＴＰＴを作成している。なお、画素電極３上のパッシ
ベーション層８はエツチングによって除去しない場合も
ある。
る方法としては、第７図に示すように、画素電極３上の
ゲート絶縁層４と半導体層５を除去する画素フォトリソ
エツチングを終えた状態のものに、例えば窒化珪素など
のパッシベーション材料を化学気相成長法などを用いて
成膜し、第８図に示す状態のものを作成する。次に、Ｔ
ＰＴのゲートおよびソースの各端子部のパッシベーショ
ン層８をエツチング除去することによって、第６図に示
すＴＰＴを作成している。なお、画素電極３上のパッシ
ベーション層８はエツチングによって除去しない場合も
ある。
［発明が解決しようとする問題点」
しかし、このような従来のＴＰＴの製造操作においては
、画素フォトリソエツチングとパッシベーション層エツ
チングとを別々に行なうために、ＴＰＴの製造工程数が
多くなり、製造に手間がかかる問題があった。
、画素フォトリソエツチングとパッシベーション層エツ
チングとを別々に行なうために、ＴＰＴの製造工程数が
多くなり、製造に手間がかかる問題があった。
また、画素電極３として、インジウム・スズ酸化物（以
下、Ｉ ’ｒ Ｏと略称する）を使用した場合には、こ
の画素電極３がパッシベーション＠８を成膜する際の還
元雰囲気にさらされて、ＩＴＯが還元されて白濁してし
まう問題があった。
下、Ｉ ’ｒ Ｏと略称する）を使用した場合には、こ
の画素電極３がパッシベーション＠８を成膜する際の還
元雰囲気にさらされて、ＩＴＯが還元されて白濁してし
まう問題があった。
「問題点を解決するための手段」
そこで、本発明の製造方法にあっては、半導体層の上に
積層されたｎ＋層の上に、ソース・ドレイン電極を形成
した後、該電極をマスクにしてｎ中層をエツチングした
後、直ちにパッシベーション層を形成し、この後、パッ
シベーション層エツチングと画素電極の一部を露出さＵ
る画素エツチングを同時に行なうことにより、上記問題
点の解決を図った。
積層されたｎ＋層の上に、ソース・ドレイン電極を形成
した後、該電極をマスクにしてｎ中層をエツチングした
後、直ちにパッシベーション層を形成し、この後、パッ
シベーション層エツチングと画素電極の一部を露出さＵ
る画素エツチングを同時に行なうことにより、上記問題
点の解決を図った。
パッシベーション層エツチングと画素エツチングを同時
に行なうことによって、従来の製法において行なわれて
いた画素フォトリソエツチング工程を省略することがで
き、ＴＰＴの製造工程を短縮化することができる。
に行なうことによって、従来の製法において行なわれて
いた画素フォトリソエツチング工程を省略することがで
き、ＴＰＴの製造工程を短縮化することができる。
また、画素フォトリソエツチング工程を省略することが
できるので、この画素フォトリソエツチングに起因する
、レジストはがれ等の欠陥を減少させることができ、Ｔ
ＰＴの歩留まりを向上させることができる。
できるので、この画素フォトリソエツチングに起因する
、レジストはがれ等の欠陥を減少させることができ、Ｔ
ＰＴの歩留まりを向上させることができる。
また、画素フォトリソエツチングをせずにパッシベーシ
ョン層を形成するので、パッシベーション層を形成する
ときに画素電極とパッシベーション層が接触することが
な（、画素電極としてＩＴＯを使用しても、ＩＴＯの白
濁を防止でき、ＴＰＴの歩留まりを向上させることがで
きる。
ョン層を形成するので、パッシベーション層を形成する
ときに画素電極とパッシベーション層が接触することが
な（、画素電極としてＩＴＯを使用しても、ＩＴＯの白
濁を防止でき、ＴＰＴの歩留まりを向上させることがで
きる。
第１図ないし第５図は本発明方法の一例を説明するため
の図である。この製造方法によりＴＰＴを製造するには
、まず、基板ｉ上に、モリブデンやＩＴＯを材料とする
ゲート電極２と、ＩＴＯなどを材料とする画素電極３と
、窒化珪素などを材料とするゲート電極層４と、ａ−Ｓ
ｉ：Ｈを材料とする半導体層５と、ａ−８ｉ：Ｈにリン
などを添加したｎ” ａ−Ｓ ｉ：Ｈを材料とするｎ＋
十層を形成する（第１図）。
の図である。この製造方法によりＴＰＴを製造するには
、まず、基板ｉ上に、モリブデンやＩＴＯを材料とする
ゲート電極２と、ＩＴＯなどを材料とする画素電極３と
、窒化珪素などを材料とするゲート電極層４と、ａ−Ｓ
ｉ：Ｈを材料とする半導体層５と、ａ−８ｉ：Ｈにリン
などを添加したｎ” ａ−Ｓ ｉ：Ｈを材料とするｎ＋
十層を形成する（第１図）。
基板！上にゲート電極２および画素電極３を形成するに
は、真空蒸着法、スパッタ法、電子ビーム蒸着法などの
薄膜形成手段が好適に用いられる。
は、真空蒸着法、スパッタ法、電子ビーム蒸着法などの
薄膜形成手段が好適に用いられる。
また、ゲート絶縁層４、半導体層５およびｎ＋十層を形
成するには、ＣＶＤ法などの薄膜形成手段が好適に用い
られる。なお、半導体層５の上に、ｎ＋十層を形成する
手段としては、半導体層５にリンなどの添加元素を拡散
させる方法や、添加元素イオンを半導体層５に打ち込む
イオン打ち込み法などを用いても良い。
成するには、ＣＶＤ法などの薄膜形成手段が好適に用い
られる。なお、半導体層５の上に、ｎ＋十層を形成する
手段としては、半導体層５にリンなどの添加元素を拡散
させる方法や、添加元素イオンを半導体層５に打ち込む
イオン打ち込み法などを用いても良い。
次に、画素電極３上に積層されたゲート絶縁層４、半導
体層５およびｎ＋十層の一部を除去して、画素電極３の
一部を露出させるコンタクトホールｌＯを形成するコン
タクトホールエツチングを施す（第２図）。
体層５およびｎ＋十層の一部を除去して、画素電極３の
一部を露出させるコンタクトホールｌＯを形成するコン
タクトホールエツチングを施す（第２図）。
次に、ｎ＋十層上に、Ａ１などを材料とするソース電極
６およびドレイン電極７を形成する（第３図）。これら
の電極を形成するには、真空蒸着法、スパッタ法、電子
ビーム蒸着法などの薄膜形成手段が好適に用いられる。
６およびドレイン電極７を形成する（第３図）。これら
の電極を形成するには、真空蒸着法、スパッタ法、電子
ビーム蒸着法などの薄膜形成手段が好適に用いられる。
次に、先のように形成されたソース電極６およびドレイ
ン電極７をマスクにして、露出したｎ＋十層の一部を除
去するｎ＋十層ツチングを施す（第４図）。このｎ＋十
層ツチングによって、ゲート電極２の上方に位置するｎ
＋十層が除去されてｎ＋層が２分割され、各々ソース領
域５ａとドレイン領域５ｂとなる。
ン電極７をマスクにして、露出したｎ＋十層の一部を除
去するｎ＋十層ツチングを施す（第４図）。このｎ＋十
層ツチングによって、ゲート電極２の上方に位置するｎ
＋十層が除去されてｎ＋層が２分割され、各々ソース領
域５ａとドレイン領域５ｂとなる。
次に、窒化珪素などを材料とするパッシベーション層８
を形成する（第５図）。このパッシベーション層８を形
成する方法としては、ＣｖＤなどの薄膜形成手段が好適
に用いられる。
を形成する（第５図）。このパッシベーション層８を形
成する方法としては、ＣｖＤなどの薄膜形成手段が好適
に用いられる。
次に、画素電極３上に積層されたゲート絶縁層４、半導
体層５、ｎ十層９およびパッシベーション層８の各層を
除去して画素電極３を露出させる画素エツチングと、Ｔ
ＰＴのゲートおよびソースの各端子部のパッシベーショ
ン層８を除去するパッシベーション層エツチングを同時
に行なう。
体層５、ｎ十層９およびパッシベーション層８の各層を
除去して画素電極３を露出させる画素エツチングと、Ｔ
ＰＴのゲートおよびソースの各端子部のパッシベーショ
ン層８を除去するパッシベーション層エツチングを同時
に行なう。
以上の操作によって第６図に示す構成のＴＰＴが作成さ
れる。
れる。
このＴＰＴの製造方法では、パッシベーション層エツチ
ングと画素エツチングを同時に行なうことによって、従
来の製法において行なわれていた画素フォトリソエツチ
ング工程を省略することができ、ＴＰＴの製造工程を短
縮化することができる。
ングと画素エツチングを同時に行なうことによって、従
来の製法において行なわれていた画素フォトリソエツチ
ング工程を省略することができ、ＴＰＴの製造工程を短
縮化することができる。
また、画素フォトリソエツチング工程を省略することが
できるので、この画素フォトリソエツチングに起因する
、レジストはがれ等の欠陥を減少させることができ、Ｔ
ＰＴの歩留まりを向上させることができる。
できるので、この画素フォトリソエツチングに起因する
、レジストはがれ等の欠陥を減少させることができ、Ｔ
ＰＴの歩留まりを向上させることができる。
また、画素フォトリソエツチングをせずにパッシベーシ
ョン層を形成するので、パッシベーション層８を形成す
るときに画素電極３とパッシベーション層８が接触する
ことがなく、画素電極３としてＩＴＯを使用しても、Ｉ
ＴＯの白濁を防止することかでき、Ｔ Ｐ Ｔの歩留ま
りを向上させることができる。
ョン層を形成するので、パッシベーション層８を形成す
るときに画素電極３とパッシベーション層８が接触する
ことがなく、画素電極３としてＩＴＯを使用しても、Ｉ
ＴＯの白濁を防止することかでき、Ｔ Ｐ Ｔの歩留ま
りを向上させることができる。
「発明の効果」
以上説明したように、本発明の製造方法では、パッシベ
ーション層エツチングと画素のエツチングを同時に行な
うことによって、従来の製法において行なわれていた画
素フォトリソエツチング工程を省略することができ、Ｔ
ＰＴの製造工程を短縮化することができる。
ーション層エツチングと画素のエツチングを同時に行な
うことによって、従来の製法において行なわれていた画
素フォトリソエツチング工程を省略することができ、Ｔ
ＰＴの製造工程を短縮化することができる。
また、画素フォトリソエツチング工程を省略することが
できるので、この画素フォトリソエツチング工程に起因
する、レジストはがれ等の欠陥を減少させることができ
、ＴＰＴの歩留まりを向上させることができる。
できるので、この画素フォトリソエツチング工程に起因
する、レジストはがれ等の欠陥を減少させることができ
、ＴＰＴの歩留まりを向上させることができる。
また、画素フォトリソエツチングをせずにパッシベーシ
ョン層を形成するので、パッシベーション層を形成する
ときに画素電極とパッシベーション層が接触することが
なく、画素電極としてＩＴＯを使用し゛ても、ＩＴＯの
白濁を防止でき、ＴＰＴの歩留まりを向上させることが
できる。
ョン層を形成するので、パッシベーション層を形成する
ときに画素電極とパッシベーション層が接触することが
なく、画素電極としてＩＴＯを使用し゛ても、ＩＴＯの
白濁を防止でき、ＴＰＴの歩留まりを向上させることが
できる。
第１図ないし第５図はこの発明による製造方法の一例を
説明するための図であって、製造工程を工程順に示すＴ
ＰＴの要部の側断面図、第６図はこの発明の製造方法に
よって製造されるＴＰＴの一例を示す図であって、ＴＰ
Ｔの要部の側断面図、第７図および第８図は従来のＴＰ
Ｔの製造方法におけるパッシベーション層の形成工程を
説明するための図であって、ＴＰＴの要部の側断面図で
ある。 ５・・・半導体層、６・・・ソース電極、７・・・ドレ
イン電極、８・・・パッシベーション層、９・・・ｎ＋
層・
説明するための図であって、製造工程を工程順に示すＴ
ＰＴの要部の側断面図、第６図はこの発明の製造方法に
よって製造されるＴＰＴの一例を示す図であって、ＴＰ
Ｔの要部の側断面図、第７図および第８図は従来のＴＰ
Ｔの製造方法におけるパッシベーション層の形成工程を
説明するための図であって、ＴＰＴの要部の側断面図で
ある。 ５・・・半導体層、６・・・ソース電極、７・・・ドレ
イン電極、８・・・パッシベーション層、９・・・ｎ＋
層・
Claims (1)
- 半導体層の上に積層されたｎ＾＋層の上に、ソース・ド
レイン電極を形成した後、該電極をマスクにしてｎ＾＋
層をエッチングした後、直ちにパッシベーション層を形
成し、この後、パッシベーション層エッチングと画素電
極の一部を露出させる画素エッチングを同時に行なうこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152659A JP2656495B2 (ja) | 1987-06-19 | 1987-06-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152659A JP2656495B2 (ja) | 1987-06-19 | 1987-06-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316470A true JPS63316470A (ja) | 1988-12-23 |
| JP2656495B2 JP2656495B2 (ja) | 1997-09-24 |
Family
ID=15545273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152659A Expired - Lifetime JP2656495B2 (ja) | 1987-06-19 | 1987-06-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656495B2 (ja) |
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