KR100303140B1 - 박막트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 절연기판 상에 소오스배선과 드레인배선을 형성하는 공정과, 상기 소오스배선과 드레인배선을 덮는 배선보호막을 형성하는 공정과, 상기 배선보호막 상에 완충막과 반도체층을 연속증착하는 공정과, 상기 반도체층을 사진식각하여 활성층을 형성하는 공정과, 상기 활성층을 마스크로하여 상기 완충막을 식각하는 공정과, 상기 노출된 기판의 전면에 게이트절연막 증착적 세정작업을 진행하는 공정과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 형성하는 공정과, 상기 게이트절연막을 마스크로하는 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 공정과, 상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 증착하는 공정과, 상기 보호막과 상기 배선보호막에 상기 소오스배선, 상기 드레인배선, 상기 소오스영역 및 상기 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과, 상기 소오스배선과 상기 소오스영역을 연결하는 제 1 배선과 상기 드레인배선과 상기 드레인영역을 연결하는 제 2 배선을 형성하는 공정을 포함하며, 소오스배선과 드레인배선을 덮는 배선보호막을 형성함으로써, 게이트절연막 증착전 세정작업을 소오스배선 및 드레인배선의 손상 없이 진행할 수 있으며, 세정작업을 통하여 활성층과 게이트절연막의 계면특성을 향상시킬 수 있다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로 특히, 소오스배선과 드레인배선이 기판의 최하층에 위치하는 코플라나 구조인 BBC(Buried Bus Coplanar) 구조의 박막트랜지스터 제조방법에 관한 것이다.
도 1a부터 도 1d는 종래기술에 따른 박막트랜지스터의 제조공정을 나타낸 것이다.
도 1a를 참조하면, 절연기판(100) 상에 제 1 소오스배선(11S)과 제 2 소오스배선(12S)의 이중층이 적층되어 있는 소오스배선과, 제 2 드레인배선(11D)과 제 2 드레인배선(12D)의 이중층이 적층되어 있는 드레인배선을 형성한다.
이 때, 제 1 소오스배선(11S)과 제 2 소오스배선(12S)은 박막트랜지스터가 사용될 장치 예를 들어, 액정표시장치의 빠른 신호전달을 위하여 Al과 같은 저저항 금속물질로 형성한다.
도 1b를 참조하면, 기판의 노출된 전면을 덮는 완충막과 비정질 실리콘층을 순차적으로 증착한다. 이어서, 비정질 실리콘층을 다결정 실리콘층으로 결정화한 후, 사진식각하여 활성층(14)을 형성한다. 그 다음, 활성층(14)을 마스크로하여 그 하단의 완충막(13)을 식각한다.
도 1c를 참조하면, 활성층(14)을 포함하는 기판의 노출된 전면에 게이트절연막과 게이트전극 형성용 도전층을 순차적으로 증착한다. 이어서, 상기 도전층을 사진식각하여 게이트전극(16)을 형성하고, 게이트전극(16)을 마스크로하여 그 하단의 게이트절연막(15)을 식각한다. 그 다음, 활성층(14)에 불순물을 선택적으로 도핑하여 소오스영역(14S)과 드레인영역(14D)을 형성한다. 소오스영역(14S)과 드레인영역(14D) 사이에는 채널영역(14C)이 정의된다.
상기에서 게이트절연막 형성용으로 사용되는 제 2 절연막을 노출된 기판의 전면에 증착하기 전에 기판의 노출된 부분을 세정하는 작업이 필요하다. 이는 게이트절연막(15)과 활성층(14)이 접촉된 접촉계면이 이물질에 의해 오염되는 것을 방지하기 위한 것이다. 즉, 게이트절연막(15)과 활성층(14)의 계면특성을 향상시키기 위한 것이다. 게이트절연막 증착전 세정에는 HF용액을 사용하는 습식세정이 이루어진다.도 1d를 참조하면, 게이트전극을 포함하는 기판의 전면을 덮는 보호막(17)을 증착한 다음, 사진식각하여 제 2 소오스배선(12S), 소오스영역(14S), 제 2 드레인배선(12D) 및 드레인영역(14D)을 각각 노출시키는 콘택홀을 형성한다.
이어서, 기판의 노출된 전면에 투명도전층을 증착한 다음, 사진식각하여 제 2 소오스배선(12S)과 소오스영역(14S)을 연결하는 제 1 배선(18-1) 및 제 2드레인배선(12D)과 드레인영역(14D)을 연결하는 제 2 배선(18-2)을 각각 형성한다.
종래의 기술에서는 게이트절연막 증착전 세정에는 HF용액을 사용하는 습식세정이 기판의 노출된 전면에 이루어진다. 그런데, 종래 기술의 경우, 게이트절연막 증착전 세정시에는 Al 으로 형성된 제 1 소오스배선과 제 1 드레인배선이 외부에 노출된다. 그 결과, 게이트절연막 증착전 세정공정에서 제 1 소오스배선과 제 1 드레인배선은 강한 식각반응특성을 보이는 HF 세정용액에 식각되는 등의 손상을 받게되는 문제점이 발생한다.
본 발명은 상기 종래 기술의 문제점을 해결할 수 있는 박막트랜지스터 제조방법을 제공하고자 한다.
본 발명은 게이트절연막 증착전 세정공정시에 Al으로 형성된 소오스배선 및 드레인배선이 세정용액에 식각되는 것을 방지하기 위하여, 소오스배선 및 드레인배선을 보호하는 보호막이 형성된 박막트랜지스터 제조방법을 제공하고자 한다.
이를 위한 본 발명은 절연기판 상에 소오스배선과 드레인배선을 형성하는 공정과, 상기 소오스배선과 드레인배선을 덮는 배선보호막을 형성하는 공정과, 상기 배선보호막 상에 완충막과 반도체층을 연속증착하는 공정과, 상기 반도체층을 사진식각하여 활성층을 형성하는 공정과, 상기 활성층을 마스크로하여 상기 완충막을 식각하는 공정과, 상기 노출된 기판의 전면에 게이트절연막 증착적 세정작업을 진행하는 공정과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 형성하는 공정과, 상기 게이트절연막을 마스크로하는 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 공정과, 상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 증착하는 공정과, 상기 보호막과 상기 배선보호막에 상기 소오스배선, 상기 드레인배선, 상기 소오스영역 및 상기 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과, 상기 소오스배선과 상기 소오스영역을 연결하는 제 1 배선과 상기 드레인배선과 상기 드레인영역을 연결하는 제 2 배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법이다.
또한, 본 발명은 절연기판 상에 소오스배선과 드레인배선을 형성하는 공정과, 상기 소오스배선과 드레인배선을 덮는 배선보호막을 형성하는 공정과, 상기 배선보호막 상에 완충막과 반도체층을 연속증착하는 공정과, 상기 반도체층을 사진식각하여 활성층을 형성하는 공정과, 상기 활성층을 마스크로하여 상기 완충막을 식각하는 공정과, 상기 활성층에 불순물을 선택적으로 도핑하여 소오스영역과 드레인영역을 형성하는 공정과, 상기 노출된 기판의 전면에 게이트절연막 증착적 세정작업을 진행하는 공정과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 형성하는 공정과,상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 증착하는 공정과, 상기 보호막과 상기 배선보호막에 상기 소오스배선, 상기 드레인배선, 상기 소오스영역 및 상기 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과, 상기 소오스배선과 상기 소오스영역을 연결하는 제 1 배선과 상기 드레인배선과 상기 드레인영역을 연결하는 제 2 배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법이다.
도 1a부터 도 1d는 종래 기술에 따른 박막트랜지스터 제조공정도
도 2a부터 도 2d는 본 발명의 제 1 실시예에 따른 박막트랜지스터 제조공정도
도 3a부터 도 3c는 본 발명의 제 2 실시예에 따른 박막트랜지스터 제조공정도
이하, 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.
도 2a부터 도 2c는 본 발명의 제 1 실시예에 따른 박막트랜지스터 제조공정을 나타낸 것이다.
도 2a를 참조하면, 절연기판(200) 상에 2500∼3500Å정도의 제 1 소오스배선(21S) 및 제 1 드레인배선(21D)과 200∼1000Å정도의 제 2 소오스배선(22S) 및 제 2 드레인배선(22D)으로 구성되는 이중층의 소오스배선 및 드레인배선을 형성한다.
그 다음, 노출된 기판의 전면을 덮는 배선보호막(23)을 2000Å이하로 증착하고, 완충막(24ℓ)을 3000∼4000Å 정도로 증착한다. 이어서, 완충막(24ℓ)상에 비정질 실리콘 박막을 400∼1000Å정도로 증착한 다음, 레이저 어닐링 작업을 통하여 다결정 실리콘 박막(25ℓ)으로 결정화한다.
절연기판(200)은 광투과성이 있는 유리기판 혹은 석영기판 등을 사용할 수 있다.
이중층의 소오스배선 및 드레인배선을 위하여, 절연기판(200)에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 순차적으로 사진식각하여 제 2 소오스배선(22S)과 제 2 드레인배선(22D)을 형성한 다음, 제 1 소오스배선(21S)과 제 1 드레인배선(21D)을 형성한다.
이 때, 제 1 도전층은 박막트랜지스터가 사용될 장치 예를 들어, 액정표시장치의 빠른 신호전달을 위하여 Al, AlMo, AlTa, AlNd과 같이 저저항 금속물질인 Al계 금속물질로 형성하는 것이 유리하다. 제 2 도전층은 Mo, Cr, Ni, Ti, W, MoW, Ta, AlTa. AlNd등과 같이 통상의 금속 도전물질로 형성한다.
배선보호막(23)은 게이트절연막 증착전 세정공정에서 세정용액에 의하여 소오스배선과 드레인배선이 손상되는 것을 방지하기 위하여 소오스배선과 드레인배선을 덮도록 형성된다. 실리콘 산화막 혹은, 실리콘 질화막으로 형성할 수 있다.
완충막(24ℓ)은 비정질 실리콘 박막을 결정화하는 과정에서 절연기판(200)의 이물질이 실리콘 박막에 침투하여 실리콘 박막의 결정 특성에 불량을 일으키는 것을 방지하기 위하여 형성한다. APCVD 혹은, PECVD에 의하여 실리콘 산화막 혹은, 실리콘 질화막을 증착하여 형성할 수 있다.
실리콘 산화막으로 완충막(24ℓ)을 형성하고, 실리콘 질화막으로 배선보호막(23)을 형성하는 바와 같이, 완충막과 배선보호막을 서로 다른 절연물질로 형성하는 것이 유리하다. 이 경우, 완충막을 식각하는 공정에서 배선보호막(23)을 형성하는 실리콘 질화막이 식각정지막으로 사용된다.
도 2b를 참조하면, 다결정 실리콘 박막(25ℓ)을 사진식각하여 활성층(25)을 형성한다. 이어서, 활성층(25)을 마스크로하여 그 하단의 완충막(24ℓ)을 식각한다. 식각된 완충막(24)과 활성층(25)은 동일 형상 형상으로 형성된다. 소오스배선(21S)(22S)과 드레인배선(21D)(22D)은 배선보호막(23)으로 덮혀져 있는 상태이다.
도 2c를 참조하면, 기판의 노출된 전면에 HF 세정액을 사용하여 게이트절연막 증착전 세정작업을 진행한다. 게이트절연막 증착전 세정작업은 활성층(24)과 게이트절연막(26)의 계면특성의 향상을 위하여 진행한다. 배선보호막(23)이 소오스배선과 드레인배선을 덮고 있으므로, HF 세정액이 소오스배선과 드레인배선에 침투하는 것을 방지할 수 있다.
배선보호막(23)이 실리콘 질화막으로 형성될 경우에는 세정액 침투방지 효과가 크다.
그 다음, 활성층(24)을 포함하는 기판의 노출된 전면 상에 1000∼1500Å 정도의 게이트절연막과 2000∼4000Å정도의 게이트전극 형성용 도전층을 연속적으로 증착한다. 이어서, 게이트전극 형성용 도전층을 사진식각하여 게이트전극(27)을 형성하고, 게이트전극(27)을 마스크로하여 그 하단의 게이트절연막을 식각한다. 미설명 도면부호(26)은 식각된 게이트절연막을 나타낸다.
게이트전극 형성용 도전층은 통상의 금속 예를 들어, Al, Mo, Cr, Ti, Ta, MoW과 같은 금속층을 단일층 혹은 이중층으로 하여 형성할 수 있다. 게이트절연막(26)은 통상의 절연막인 실리콘 산화막과 실리콘 질화막으로 형성할 수 있다.
그 다음, 기판 전면에 고농도 불순물을 사용하는 불순물 도핑작업을 진행하여 활성층(24)에 불순물 도핑영역인 소오스영역(25S)과 드레인영역(25D)을 형성한다. 이 때, 게이트전극(27)이 불순물 도핑에 대한 블로킹막으로 작용한다. 소오스영역(25S)과 드레인영역(25D) 사이에는 채널영역(25C)이 정의된다.
도 2d를 참조하면, 게이트전극(26) 및 활성층(24)을 보호하는 보호막(28)을 2000∼6000Å정도로 형성한 다음, 보호막(28)과 배선보호막(23)을 사진식각하여 제 2 소오스배선(22S) 및 제 2 드레인배선(22D)과 소오스영역(24S) 및 드레인영역(24D)을 노출시키는 콘택홀을 각각 형성한다.
상기 구조에 의하여, 보호막(28)이 단차가 심하게 생기는 것을 방지하기 위하여 배선보호막(23)을 2000Å 이하로 형성한다.
이어서, 노출된 기판의 전면에 투명도전층을 형성한 다음, 사진식각하여 제 2 소오스배선(22S)과 소오스영역(24S)을 연결하는 제 1 배선(29-1) 및 제 2 드레인배선(22D)과 드레인영역(24D)을 연결하는 제 2 배선(29-2)을 각각 형성한다. 이 때, 투명도전층 대신에 다른 통상의 금속도전층을 사용하여 제 1 배선(29-1) 및 제 2 배선(29-2)을 형성할 수 있다.
상기 박막트랜지스터 구조를 액정표시장치에 적용하는 경우에는 소오스배선을 이용하여 데이터라인을 형성하고, 제 2 배선을 이용하여 화소전극을 형성할 수 있다. 또한, 상기 구조에서 드레인배선의 형성을 생략하고, 제 2 배선만을 드레인영역에 연결되게 형성할 수 있다.
도 3a부터 도 3d는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조공정도이다.
본 발명의 제 2 실시예에 따른 박막트랜지스터 제조공정은 게이트전극을 형성하기 전에 소오스영역과 드레인영역을 형성하는 공정순에 있어서 본 발명의 제 1 실시예와 차이가 있다. 편의상 본 발명의 제 1 실시예와 동일한 요소인 부분은 동일 부호로 표시하였다.
도 3a를 참조하면, 활성층(25)을 형성하고, 활성층(25)을 마스크로하여 완충막(24)을 식각하는 공정까지는 본 발명의 제 1 실시예와 동일하다.
그 다음, 게이트전극을 형성하기 전에 노출된 활성층(25)에 고농도 불순물을 선택적으로 도핑하여 소오스영역(25S)과 드레인영역(25D)을 형성한 후, 레이저 어닐링 작업을 통하여 불순물이 도핑되어 손상된 활성층(25)을 활성화시킨다.
도 3b를 참조하면, HF 세정액을 사용하는 게이트절연막 증착전 세정작업을 진행한다. 본 발명의 제 2 실시예에서도 Al과 같이 HF에 쉽게 손상받는 물질로 소오스배선(21S)(22S)과 드레인배선(21D)(22D)을 형성하여도, 이 소오스배선과 드레인배선이 HF 세정액에 손상받는 것을 방지할 수 있다. 이는 언급한 바와 같이, 배선보호막(23)이 소오스배선과 드레인배선이 HF 세정액에 노출되는 것을 막고 있기 때문이다.
그 다음, 활성층(25)을 포함하는 기판의 노출된 전면 상에 게이트절연막(26')과 게이트전극 형성용 도전층을 연속적으로 증착한다. 이어서, 게이트전극 형성용 도전층을 사진식각하여 게이트전극(27')을 형성한 다음, 게이트전극(27')을 마스크로하여 그 하단의 게이트절연막(26')을 식각한다. 이 때, 게이트전극(27')을 도면에 보인 바와 같이, 소오스영역(25S)과 드레인영역(25D)에 선택적으로 중첩되게 형성할 경우에는 온전류 특성이 좋은 오버랩형(overlap type)의 박막트랜지스터를 마련할 수 있다.
도 3c를 참조하면, 이후의 공정은 본 발명의 제 1 실시예에서 도 2d를 참조하여 설명한 바와 같다. 보호막(28)을 증착한 후의 후속공정을 동일하게 진행하여 도면에 보인 바와 같은 박막트랜지스터를 제작한다.
상기 본 발명의 제 2 실시예예서는 비정질 실리콘을 결정화하는 작업과 불순물 도핑후 활성층을 활성화하는 작업을 별도로 각기 진행하였다. 그러나, 본 발명의 제 2 실시예와 동일한 공정을 진행하되, 활성층을 비정질 실리콘 상태로 형성한 상태에서 불순물 도핑후에 한 번의 레이저 어닐링에 의하여 활성층의 결정화와 활성화를 동시에 진행시킬 수 있다. 이 경우, 본 발명의 제 2 실시예와 비교하여 레이저 결정화 작업을 생략할 수 있다.
본 발명은 소오스배선과 드레인배선을 덮는 배선보호막을 형성함으로써, 게이트절연막 증착전 세정공정시에 소오스배선 및 드레인배선이 세정용액에 식각되어 손상되는 것을 방지할 수 있다. 게이트절연막 증착전 세정작업을 소오스배선 및 드레인배선의 손상 없이 진행할 수 있으며, 세정작업을 통하여 활성층과 게이트절연막의 계면특성을 향상시킬 수 있다.
Claims (15)
- 절연기판 상에 소오스배선과 드레인배선을 형성하는 공정과,상기 소오스배선과 드레인배선을 덮는 배선보호막을 형성하는 공정과,상기 배선보호막 상에 완충막과 반도체층을 연속증착하는 공정과,상기 반도체층을 사진식각하여 활성층을 형성하는 공정과,상기 활성층을 마스크로하여 상기 완충막을 식각하는 공정과,상기 노출된 기판의 전면에 게이트절연막 증착적 세정작업을 진행하는 공정과,상기 활성층 상에 게이트절연막이 개재된 게이트전극을 형성하는 공정과,상기 게이트절연막을 마스크로하는 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 공정과,상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 증착하는 공정과,상기 보호막과 상기 배선보호막에 상기 소오스배선, 상기 드레인배선, 상기 소오스영역 및 상기 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과,상기 소오스배선과 상기 소오스영역을 연결하는 제 1 배선과 상기 드레인배선과 상기 드레인영역을 연결하는 제 2 배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 소오스배선과 드레인배선을 이중층으로 형성하되, 이중층 중 어느 한층은 Al, AlMo, AlTa, AlNd과 같은 Al계 금속물질로 형성하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 게이트절연막 증착전 세정공전은 HF 세정액으로 진행하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 배선보호막을 실리콘 질화막으로 형성하고, 상기 완충막을 실리콘 산화막으로 형성하는 박막트랜지스터 제조방법.
- 청구항 3에 있어서,상기 배선보호막을 2000Å이하로 형성하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 반도체층을 증착한 후, 상기 반도체층을 결정화하는 공정을 더 포함하는 박막트랜지스터 제조방법.
- 청구항 1 또는, 청구항 6에 있어서,상기 불순물 도핑공정을 진행한 후, 상기 활성층을 활성화하는 공정을 더 포함하는박막트랜지스터 제조방법.
- 절연기판 상에 소오스배선과 드레인배선을 형성하는 공정과,상기 소오스배선과 드레인배선을 덮는 배선보호막을 형성하는 공정과,상기 배선보호막 상에 완충막과 반도체층을 연속증착하는 공정과,상기 반도체층을 사진식각하여 활성층을 형성하는 공정과,상기 활성층을 마스크로하여 상기 완충막을 식각하는 공정과,상기 활성층에 불순물을 선택적으로 도핑하여 소오스영역과 드레인영역을 형성하는 공정과,상기 노출된 기판의 전면에 게이트절연막 증착적 세정작업을 진행하는 공정과,상기 활성층 상에 게이트절연막이 개재된 게이트전극을 형성하는 공정과,상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 증착하는 공정과,상기 보호막과 상기 배선보호막에 상기 소오스배선, 상기 드레인배선, 상기 소오스영역 및 상기 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과,상기 소오스배선과 상기 소오스영역을 연결하는 제 1 배선과 상기 드레인배선과 상기 드레인영역을 연결하는 제 2 배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
- 청구항 8에 있어서,상기 소오스배선과 드레인배선을 이중층으로 형성하되, 이중층 중 어느 한층은 Al, AlMo, AlTa, AlNd과 같은 Al계 금속물질로 형성하는 박막트랜지스터 제조방법.
- 청구항 8에 있어서,상기 게이트절연막 증착전 세정공전은 HF 세정액으로 진행하는 박막트랜지스터 제조방법.
- 청구항 8에 있어서,상기 배선보호막을 실리콘 질화막으로 형성하고, 상기 완충막을 실리콘 산화막으로 형성하는 박막트랜지스터 제조방법.
- 청구항 7에 있어서,상기 배선보호막을 2000Å이하로 형성하는 박막트랜지스터 제조방법.
- 청구항 8에 있어서,상기 반도체층을 증착한 후, 상기 반도체층을 결정화하는 공정을 더 포함하는 박막트랜지스터 제조방법.
- 청구항 8 또는, 청구항 13에 있어서,상기 활성층에 불순물을 도핑한 후, 상기 활성층을 활성화하는 공정을 더 포함하는박막트랜지스터 제조방법.
- 청구항 8에 있어서,상기 활성층에 불순물을 도핑한 후, 상기 활성층을 활성화하는 동시에 결정화하는 레이저 어닐링을 진행하는 공정을 더 포함하는 박막트랜지스터 제조방법.
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| KR100615229B1 (ko) * | 2004-06-29 | 2006-08-25 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터를 구비한 평판디스플레이 장치 및 상기 박막 트랜지스터의 제조방법 |
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Citations (1)
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|---|---|---|---|---|
| JPS63316470A (ja) * | 1987-06-19 | 1988-12-23 | Alps Electric Co Ltd | 薄膜トランジスタの製造方法 |
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| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| TW334582B (en) * | 1996-06-18 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor device and method of fabtricating same |
| US5913113A (en) * | 1997-02-24 | 1999-06-15 | Lg Electronics Inc. | Method for fabricating a thin film transistor of a liquid crystal display device |
-
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-
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-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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