KR100459482B1 - 박막트랜지스터및그제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 절연기판과, 절연기판 상에 형성된 소오스전극 및 드레인전극과, 절연기판 상에 소정의 패턴으로 형성된 제 1 절연막과, 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과, 활성층을 덮는 제 2 절연막과, 채널영역 상부의 상기 제 2 절연막 상에 형성된 게이트전극을 포함하며, 절연기판 상에 소오스전극 및 드레인전극을 형성하는 공정과, 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과, 상기 제 1 절연막 상에 활성층을 형성하는 공정과, 상기 활성층을 마스크로하여 제 1 절연막을 식각하여 소오스전극 및 드레인전극을 노출시키는 공정과, 활성층, 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과, 활성층 상부의 제 2 절연막 상에 게이트전극을 형성하는 공정과, 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 소오스영역과 드레인영역을 형성하는 공정을 포함하며, 소오스영역 혹은, 드레인영역을 소오스전극 혹은, 드레인전극에 연결하기 위하여 활성층의 상부에 위치하는 절연막과 소오스전극 및 드레인전극 상부에 위치하는 절연막의 두께를 동일하게 함으로써, 동일한 두께의 절연막을 식각하여 균일한 콘택홀을 형성할 수 있어서, 공정불량을 줄일 수 있다.
Description
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로 특히, 소오스와 드레인 배선을 기판 상에 형성시키되, 코플라나 구조를 채용하는 BBC(Buried Bus Coplanar) 타입에 적용가능한 박막트랜지스터 및 그 제조방법에 관한 것이다.
도 1a부터 도 1d는 종래의 기술에 따른 박막트랜지스터 제조공정도를 나타낸 것이다.
도 1a를 참조하면, 기판(100) 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후 사진식각하여 이중층의 소오스전극(10S)과 드레인전극(10D)을 형성한다. 이 후, 절연물질을 사용하여 기판의 노출된 전면을 덮는 층간절연막(12)을 형성한다. 그 다음, 층간절연막(12) 상에 비정질 실리콘 박막을 증착한 다음, 레이저 결정화 방법에 의하여 비정질 실리콘 박막을 결정화한 후, 결정화된 실리콘 박막을 사진식각하여 활성층(13)을 형성한다.
도 1b를 참조하면, 기판의 노출된 전면에 게이트절연막과 제 3 도전층을 연속적으로 증착한다. 이 후, 제 3 도전층을 사진식각하여 게이트전극(15)을 형성하고, 그 하부의 게이트절연막(14)도 동일 패턴으로 식각한다.
그 다음, 기판의 노출된 전면에 제 1 도전형 불순물 예를 들어, n형 불순물 혹은, 제 2 도전형 불순물 예를 들어, p형 불순물을 도핑하여 활성층(13)에 소오스영역(13S)과 드레인영역(13D)을 형성한다.
도 1c를 참조하면, 기판의 노출된 전면을 덮는 보호막(16)을 형성한다. 이어서, 보호막(16)과 층간절연막(12)에 소오스전극(10S), 소오스영역(13S), 드레인영역(13D) 및 드레인전극(10D)을 노출시키는 콘택홀을 각각 형성한다.
도 1d를 참조하면, 기판의 노출된 전면에 투명도전층을 증착한 후, 사진식각하여 소오스전극(10S)과 소오스영역(13S)을 연결하는 제 1 연결배선(17-1)과 드레인전극(10D)과 드레인영역(13D)을 연결하는 제 2 연결배선(17-2)을 형성한다.
상술한 바와 같은 종래의 기술에서는 층간절연막과 보호막을 한 번의 식각작업을 통하여 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀을 형성한다.
그런데, 소오스전극과 드레인전극을 노출시키기 위해서는 보호막과 층간절연막으로 된 이중 절연막을 식각하여야 하고, 소오스영역과 드레인영역을 노출시키기 위해서는 보호막만을 식각한다. 즉, 보호막(16)이 식각액 혹은 식각가스에 먼저 노출되어 식각되고, 보호막(16)이 식각되면서, 그 하층의 층간절연막(12)과 활성층 부분인 소오스영역(13S) 및 드레인영역(13D)도 식각액 혹은 식각가스에 노출된다. 따라서, 층간절연막(12) 역시 식각되어 소오스전극(10S)과 드레인전극(10D)을 노출시킴으로써 콘택홀을 형성하기 위한 식각공정을 완료한다.
종래의 기술에 따르면, 활성층 위에 형성되는 콘택홀 부분에서의 절연물질층의 두께와 소오스/드레인 전극 위에 형성되는 콘택홀 부분에서의 절연물질층의 두께가 다르다. 이와 같이, 절연막의 두께가 서로 다른 부분을 한 번의 식각작업을 통하여 콘택홀을 동시에 형성하기 때문에 그에 따른 제조공정상의 문제점이 발생한다. 이를 도 2부터 도 4를 참조하여 설명하면 다음과 같다.
도 2는 층간절연막과 보호막을 동일물질로 형성한 경우에 콘택홀을 형성하는 과정에서 야기되는 문제점을 설명하기 위한 도면이다.
층간절연막과 보호막을 동일물질로 형성한 후,식각공정을 진행하여 콘택홀을 형성하는 경우에는 활성층 부분인 소오스영역(13S)과 드레인영역(13D)이 절연막을 식각하기 위한 식각액 혹은 식각가스에 손상된다. 이는 보호막(16)과 층간절연막(12)을 식각하기 위한 식각액 혹은 식각가스는 활성층과 식각선택성이 있는 물질을 사용한다 하더라도, 활성층 부분이 장시간 식각액 혹은 식각가스에 노출되기 때문이다. 이 경우, 손상받은 소오스영역(13S) 및 드레인영역(13D)과 투명도전층과의 접촉저항이 크게 되어 정상적이 소자 특성이 나오지 않는다.
이에 대한 대안으로 소자 특성을 개선하고 수분 침투를 방지하여 소자 신뢰성을 향상시키기 위하여, 층간절연막에는 실리콘 산화막을 주로 사용하고, 보호막으로 실리콘 질화막을 사용한다. 그러나 이 경우, 하나의 에천트에 대하여 두 절연막의 식각속도가 다르기 때문에 두가지 양상의 문제점이 발생한다.
첫 번째 양상으로는, 층간절연막보다 보호막을 빠르게 식각하는 에천트를 사용하는 경우에 발생한다. 도 3은 보호막에서의 식각속도가 빠른 에천트를 사용하여 콘택홀을 형성할 경우에 야기되는 문제점을 설명하기 위한 도면이다.
층간절연막(12)보다 보호막(16)에 식각선택성이 있는 식각액 혹은, 식각가스에 의하여 우선 보호막(16)을 선택적으로 식각된다. 보호막(16)이 제거되는 부분에는 층간절연막(12)이 노출되고, 이어서 층간절연막(12)도 선택적으로 식각된다. 그런데, 층간절연막(12)이 식각되는 도중에도 보호막(16)이 에천트에 여전히 노출된 상태이기 때문에, 보호막(16)의 식각도 진행된다. 이 때, 층간절연막보다 보호막을 빠르게 식각하는 에천트를 사용했기 때문에 보호막의 식각은 층간절연막의 식각보다 더 활발하게 진행된다.
그 결과, 층간절연막(12)의 식각이 원하는 정도로 진행된다 할지라도 활성층 상에 있는 보호막의 식각이 활발하게 일어나서 콘택홀이 포토레지트 패턴이 정의한 부분보다 필요이상으로 넓어지게 된다. 또한, 활성층 부분이 장시간 식각액 혹은 식각가스에 노출되기 때문에 소오스영역(13S)과 드레인영역(13D)이 손상받게 된다. 이 경우, 손상받은 소오스영역(13S)과 드레인영역(13D)과 투명도전층과의 접촉저항이 크게 되어 정상적이 소자 특성이 나오지 않는다.
두 번째 양상으로는, 보호막보다 층간절연막을 빠르게 식각하는 에천트를 사용하는 경우에 발생한다. 도 4는 보호막에서의 식각속도가 빠른 에천트를 사용하여 콘택홀을 형성할 경우에 야기되는 문제점을 설명하기 위한 도면이다.
보호막(16)보다 층간절연막(12)에 식각선택성이 있는 식각액 혹은, 식각가스에 의하여 우선 보호막(16)을 선택적으로 식각된다. 보호막(16)이 제거되는 부분에는 층간절연막(12)이 노출되고, 이어서 노출된 층간절연막(12)으로 에천트가 침투하여 층간절연막(12)도 식각된다. 보호막(16)은 포토레지스트(PR)가 정의한 패턴대로 에천트에 의하여 계속 식각되고, 층간절연막(12) 역시, 침투된 에천트에 의하여 식각된다. 이 때, 보호막보다 층간절연막을 빠르게 식각하는 에천트를 사용했기 때문에 보호막의 식각은 층간절연막의 식각보다 더 활발하게 진행된다. 그 결과, 보호막(16)은 포토레지스트(PR)이 정의한 만큼 식각되지만, 층간절연막은 과도식각되는 경우가 발생한다.
보호막 예를 들어, 실리콘 질화막보다 층간절연막 예를 들어, 실리콘 산화막에서 식각속도가 빠른 HF를 사용할 경우 언더컷이 생겨서 투명도전층의 배선을 할 경우 배선 단선 불량으로 이어진게 된다.
본 발명의 목적은 상술한 종래의 기술에 대한 문제점을 해결하는 박막트랜지스터 및 그 제조방법을 제공하고자 한다.
이를 위한 본 발명은 절연기판과, 상기 절연기판 상에 형성된 소오스전극 및 드레인전극과, 상기 절연기판 상에 소정의 패턴으로 형성된 제 1 절연막과, 상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과, 상기 활성층을 덮는 제 2 절연막과, 상기 채널영역 상부의 상기 제 2 절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터이다.
또한, 본 발명은 절연기판 상에 소오스전극 및 드레인전극을 형성하는 공정과, 상기 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과, 상기 제 1 절연막 상에 활성층을 형성하는 공정과, 상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하여 소오스전극 및 드레인전극을 노출시키는 공정과, 상기 활성층, 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과, 상기 활성층 상부의 제 2 절연막 상에 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 소오스영역과 드레인영역을 형성하는 공정을 포함하는 박막트랜지스터의 제조방법이다.
또한, 본 발명은 절연기판과, 상기 절연기판 상에 소오스전극을 구비하여 형성된 데이터라인과, 상기 절연기판 상에 소정의 패턴형상으로 형성되어 있는 제 1 절연막과, 상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과, 상기 활성층과 데이터라인을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막과, 상기 채널영역 상부의 상기 제 2 절연막 상에 상기 데이터라인에 교차하되, 게이트전극을 구비하여 형성된 게이트라인과, 상기 게이트라인을 포함하는 기판의 노출된 전면을 덮는 제 3 절연막과, 상기 소오스전극, 소오스영역 및 드레인영역을 노출시키는 콘택홀과, 상기 소오스전극과 소오스영역을 연결하는 연결배선과, 상기 드레인영역에 연결되는 화소전극을 포함하는 액정표시장치이다.
또한, 본 발명은 절연기판 상에 소오스전극을 구비하는 데이터라인을 형성하는 공정과, 상기 데이터라인을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과, 상기 제 1 절연막 상에 비정질 실리콘 박막을 증착한 후, 결정화하여 다결정 실리콘 박막을 형성하는 공정과, 상기 다결정 실리콘 박막을 사진식각하여 활성층을 형성하는 공정과, 상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하여 상기 데이터라인을 노출시키는 공정과, 상기 활성층 및 데이터라인을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과, 상기 데이터라인에 교차하되, 상기 활성층 상부의 제 2 절연막 상에 위치하는 게이트전극을 구비하는 게이트라인을 형성하는 공정과, 상기 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 공정과, 상기 게이트라인을 포함하는 기판의 노출된 전면을 덮는 제 3 절연막을 증착하는 공정과, 상기 제 2 절연막과 제 3 절연막에 상기 소오스전극과 소오스영역 및 드레인영역을 노출시키는 콘택홀을 각각 형성하는 공정과, 상기 소오스전극과 소오스영역을 연결하는 연결배선 및 상기 드레인영역에 연결되는 화소전극을 형성하는 공정을 포함하는 액정표시장치 제조방법이다.
이하, 본 발명에 따른 실시에와 첨부된 도면을 참조하여 본 발명을 설명한다.
도 5는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면구조이다.
절연기판(500) 상에 이중층의 소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)이 형성되어 있고, 소정 부분에는 패턴식각된 층간절연막(52)이 형성되어 있다. 그리고 층간절연막(52) 상에는 소오스영역(563S), 채널영역(53C) 및 드레인영역(53D)을 구비하는 활성층(53)이 형성되어 있다. 소오스전극(50S)과 드레인전극(50D) 및 활성층(53)을 포함하는 기판의 노출된 전면을 게이트절연막(54)이 덮고 있으며, 채널영역(53C) 상부의 게이트절연막(54) 상에는 게이트전극(55)이 형성되어 있다. 그리고, 게이트전극(55)을 포함하는 기판의 노출된 전면을 보호막(56)이 덮고 있으며, 보호막(56)과 게이트절연막(54)에는 소오스전극(50S)(50'S), 소오스영역(53S), 드레인영역(53D) 및 드레인전극(50D)(50'D)을 노출시키는 콘택홀이 각각 형성되어 있다. 보호막(56) 상에는 노출된 소오스전극(50S)과 소오스영역(53S)을 연결하는 제 1 연결배선(57-1)과 노출된 드레인영역(53D)과 드레인전극(50D)(50'D)을 연결하는 제 2 연결배선(57-2)이 형성되어 있다. 상기에서 소오스전극과 드레인전극은 단일층 혹은 그 이상으로 형성할 수 있다.
도 6a부터 도 6f는 도 5에 보인 박막트랜지스터의 제조공정도를 나타낸 것이다.
도 6a를 참조하면, 절연기판(500) 상에 이중층의 소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)을 형성한 후, 기판의 노출된 전면을 덮는 층간절연막(52ℓ)을 형성한다. 이 후, 층간절연막(52ℓ) 상에 500Å 내외의 비정질 실리콘 박막을 증착한 다음, 비정질 실리콘 박막을 다결정 실리콘 박막(53ℓ)으로 결정화한다. 그 다음, 다결정 실리콘 박막(53ℓ) 상에 활성층 형성용 포토레지스트패턴(PR)을 형성한다.
소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)은 절연기판(500) 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 제 1 도전층과 제 2 도전층을 동시에 사진식각하여 형성한다. 또한, 소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)은 절연기판(500) 상에 제 1 도전층을 증착하고 사진식각한 다음, 다시 전면에 제 2 도전층을 증착하고 사진식각하여 제 2 층이 제 1 층을 덮는 클래드(clad) 타입으로 형성할 수 있다. 이 때, 저저항 배선을 위하여 알미늄으로 제 1 도전층을 증착하고, 몰리브덴, 크롬, 몰리브덴-텅스텐으로 제 2 도전층을 증착한다. 상기에서는 이중층의 소오스전극과 드레인전극을 형성한 경우를 예로 하였지만, 단일층의 소오스전극과 드레인전극을 형성할 경우에는 통상의 도전물질로 이루어진 단일도전층을 증착한 후, 사진식각하여 형성할 수 있다.
층간절연막(52ℓ)은 기판 상에 직접 형성된 소오스전극(50S)(50'S) 및 드레인전극(50D)(50'D)과 그 상부에 형성된 다른 구성 요소들을 전기적을 절연하거나, 비정질 실리콘 박막을 다결정 실리콘 박막(53ℓ)으로 결정화하는 과정에서 그 하부의 기판(500) 중의 불순물이 실리콘 박막에 침투하는 것을 방지하고, 실리콘 박막과 기판 혹은, 소오스/드레인 전극을 열적으로 절연시키기 위하여 형성한다. 층간절연막(52ℓ)은 3000～10000 Å의 두께로 증착된 실리콘 산화막을 사용한다.
도 6b를 참조하면, 활성층 형성용 포토레지스트 패턴(PR)을 마스크로 하여 그 하단의 다결정 실리콘 박막을 식각하여 활성층(53)을 형성한다. 이 때, 건식식각법에 의하여 다결정 실리콘 박막을 식각할 수 있다.
그 다음, 활성층(53) 혹은, 활성층 형성용 포토레지스트 패턴(PR)을 마스크로 사용하여 그 하단의 층간절연막(53ℓ)을 식각하여 소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)을 노출시키거나 층간절연막의 두께를 아주 얇게 남겨 둔다. 이 때, 건식식각법에 의하여 층간절연막을 식각함으로써 층간절연막이 활성층 아래에서 언더컷(undercut)이 되지 않도록 한다. 이 후, 후속공정을 진행하기 위하여 포토레지스트패턴을 제거한다.
도 6c를 참조하면, 소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)을 포함하는 기판의 노출된 전면을 덮는 1000Å내외의 게이트절연막(54)을 증착한다. 따라서, 활성층(53), 소오스전극(50S)(50'S) 및 드레인전극(50D)(50'D)을 게이트절연막(54)만이 덮게 된다.
도 6d를 참조하면, 활성층(53) 상부의 게이트절연막(54) 상에 제 3 도전층을 증착하고 사진식각하여 게이트전극(55)을 형성한다. 그 다음, 게이트전극(55)을 포함하는 기판의 노출된 전면에 제 1 도전형 혹은, 제 2 도전형 불순물을 도핑하여 활성층(53)에 소오스영역(53S)과 드레인영역(53D)을 형성한다. 제 1 도전형 불순물로 인을 사용할 수 있고, 제 2 도전형 불순물로 보론을 사용할 수 있다.
도 6e를 참조하면, 게이트절연막을 포함하는 기판의 노출된 전면을 덮는 보호막(56)을 증착한다. 그 결과, 소오스전극(50S)(50'S), 소오스영역(53S), 드레인영역(53D) 및 드레인전극(50D)(50'D) 모두를 게이트절연막(54)과 보호막(56)이 동일한 조건으로 덮게 된다. 이 때, 보호막(56)으로 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층구조, 유기절연막 중 어느 하나를 선택하여 사용할 수 있다.
그 다음, 소오스영역(53S), 소오스전극(50S)(50'S), 드레인영역(53D) 및 드레인전극(50D)(50'D)을 노출시키는 콘택홀을 각각 형성한다. 각각의 콘택홀은 모두 동일한 조건에서 동일한 두 개의 박막, 게이트절연막(54)과 보호막(56)을 사진식각하므로, 균일하게 형성할 수 있다.
도 6f를 참조하면, 노출된 기판의 전면을 덮는 투명도전층을 증착한 다음, 사진식각하여 소오스전극(50S)(50'S)과 소오스영역(53S)을 연결하는 제 1 배선(57-1)과 드레인영역(53D)과 드레인전극(50D)(50'D)을 연결하는 제 2 배선(57-2)을 형성한다. 이 때, 투명도전층 대신에 통상의 도전층인 금속층을 사용할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.
상술한 본 발명의 제 1 실시예에서 게이트절연막이 선택적으로 식각되어진 구조를 보인다. 이 구조는 상술한 박막트랜지스터의 제조공정에서, 게이트전극(55)을 형성한 다음, 게이트전극(55)을 마스크로 그 하단의 게이트절연막(54)을 식각하여 활성층(53)의 소오스영역(53S)과 드레인영역(53D), 소오스전극(50S)(50'S)과 드레인전극(50D)(50'D)을 노출시켜서 얻을 수 있다. 후속공정은 상술한 본 발명의 제 1 실시예에 보인 바와 같다.
본 발명의 제 2 실시예에서는 활성층이 그대로 노출되기 때문에, 게이트절연막이 있는 상태에서 가해지는 불순물 주입에너지의 크기보다 작은 크기의 불순물 주입에너지를 사용하는 것이 가능하다. 또한, 보호막(56)만을 식각하여 소오스전극(50S)(50'S), 소오스영역(53S), 드레인전극(50D)(50'D) 및 드레인영역(53D)을 노출시키는 콘택홀을 형성하는 것이 가능하다.
상술한 본 발명의 제 1 및 제 2 실시예에서 보인 박막트랜지스터는 액정표시장치에서 화소부에 적용이 가능한데, 이 경우에 제 2 연결배선을 화소전극으로 사용한다. 또한, 상술한 본 발명의 제 1 및 제 2 실시예에서 보인 박막트랜지스터는 액정표시장치에서 회로부에도 적용이 가능한다. 상기 실시예에서 보인 박막트랜지스터는 액정표시장치의 회로부에 적용되는 구조를 보인 것이다.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치의 평면도를 나타낸 것이다.
데이터라인(61L)과 게이트라인(65L)이 교차하여 하나의 화소를 형성하고 있으며, 축적용량 방식의 스토리지 캐패시터를 구비하고 있다.
소오스전극을 구비하는 데이터라인(61L)에 게이트전극(65G)을 구비하는 게이트라인(65L) 및 제 1 캐패시터 전극(65T)이 교차하고 있다. 게이트전극(65G)은 소오스영역(63S), 채널영역(63C) 및 드레인영역(63D)을 구비한 활성층(63-1)과 함께 스위칭소자인 박막트랜지스터를 구성하고 있다. 활성층(63-1)은 다결정 실리콘 박막으로 형성되는데, 이 다결정 실리콘 박막은 활성층(63-1)에 연결되어 제 1 캐패시터 전극(65T)의 하부에도 패턴되어 있다. 이하, 제 1 캐패시터 전극 하부에 있는 다결정 실리콘 박막 부분을 반도체층(63-2)이라 한다. 그리고, 데이터라인(61L)과 게이트라인(65L)의 교차부 및 데이터라인(61L)과 제 1 캐패시터 전극(65T)의 교차부에는 다결정 실리콘 박막으로 형성된 삽입층(63-3)이 개재되어 있어서, 이 들 배선들의 교차로 인한 커플링 캐패시턴스를 줄여주고 절연내압을 증가시켜 주는 기능을 한다. 그리고, 소오스영역(63S)은 투명도전층으로 이루어진 연결배선(67S)에 의하여 소오스전극(61S)에 연결되어 있다. 그리고, 화소전극(67P)이 드레인영역(63D)에 연결되어 화소의 대부분을 덮고 있다. 화소전극은 제 1 캐패시터 전극(65T)과 중첩되는 부분에서 제 2 캐패시터 전극의 기능을 한다.
도 9은 도 8의 I-I 절단선을 따라 나타낸 단면도이다.
절연기판(600) 상에 소오스전극(61S)(61'S)을 구비하되, 이중층 혹은 단일층 이상의 구조를 가지는 데이터라인(61L)이 형성되어 있다. 그리고, 절연기판(600) 상에는 활성층이 형성될 부분에 위치하는 제 1 층간절연막층(62-1)과 제 1 캐패시터 전극(65T)이 형성될 부분에 위치하는 제 2 층간절연막층(62-2)이 형성되어 있다. 그리고, 게이트라인(65L) 및 제 1 캐패시터 전극(65T)이 교차하는 데이터라인(61L) 상에도 제 3 층간절연막층(62-3)이 형성되어 있다. 그리고, 제 1 층간절연막(62-1) 상에는 소오스영역(63S), 채널영역(63C) 및 드레인영역(63D)을 구비하는 활성층(63-1)이 제 1 층간절연막(62-1)과 동일한 패턴으로 형성되어 있고, 제 2 층간절연막(62-2) 상에는 활성층에 연결된 반도체층(63-2)이 제 2 층간절연막층(62-2)과 동일한 패턴으로 형성되어 있고, 제 3 층간절연막층(62-3) 상에는 활성층 형성 물질로 형성된 반도체 삽입층(63-3)이 제 3 층간절연막(63-3)과 동일한 패턴으로 형성되어 있다. 그리고, 기판의 노출된 전면을 게이트절연막(64)이 덮고 있다.
게이트절연막(64) 상에는 데이터라인(61L)에 교차하는 게이트라인(65L)과 제 1 캐패시터 전극(65T)이 형성되어 있다. 게이트라인(65L)은 활성층(63-1)의 채널영역에 중첩되는 게이트전극(65G)을 구비하고 있으며, 제 1 캐패시터 전극(65T)은 반도체층(63-2) 상에 형성되어 있도록 되어 있다. 그리고, 게이트라인(65L)과 제 1 캐패시터전극(65T)을 포함하는 기판의 노출된 전면을 덮는 보호막(66)이 형성되어 있다. 그리고, 보호막(66)과 게이트절연막(64)에는 소오스전극(61S)(61'S), 소오스영역(63S) 및 드레인영역(63D)을 노출시키는 콘택홀이 형성되어 있다. 보호막(66) 상에는 소오스전극(61S)(61'S)과 소오스영역(63S)을 연결하는 연결배선(67S)과, 드레인영역(63D)에 연결되어 화소전면에 위치하는 화소전극(67P)이 형성되어 있다.
도 10a부터 도 10f는 도 8에 보인 액정표시장치의 제조공정도이다. 도 8에 보인 평면도를 함께 참조하여 설명하면 다음과 같다.
도 10a를 참조하면, 절연기판(600) 상에 소오스전극(61S)(61'S)을 구비하는 이중층의 데이터라인(61'L)을 형성한 후, 기판의 노출된 전면을 덮는 층간절연막(62ℓ)을 형성한다. 이 후, 층간절연막(62ℓ) 상에 500Å 내외의 비정질 실리콘 박막을 증착한 다음, 비정질 실리콘 박막을 다결정 실리콘 박막(63ℓ)으로 결정화한다.
데이터라인(61'L)은 절연기판(600) 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 제 1 도전층과 제 2 도전층을 동시에 사진식각하여 형성한다. 또한, 데이터라인(61'L)61L)은 절연기판(600) 상에 제 1 도전층을 증착하고 사진식각한 다음, 다시 전면에 제 2 도전층을 증착하고 사진식각하여 제 2 층이 제 1 층을 덮는 클래드 타입으로 형성할 수 있다. 이 때, 저저항 배선을 위하여 알미늄으로 제 1 도전층을 증착하고, 몰리브덴, 크롬, 몰리브덴-텅스텐으로 제 2 도전층을 증착한다. 상기에서는 이중층의 데이타라인을 형성한 경우를 예로 하였지만, 단일층의 데이타라인을 형성할 경우에는 통상의 도전물질로 이루어진 단일도전층을 증착한 후, 사진식각하여 형성할 수 있다. 또한, 데이터라인을 단일층 이상으로 형성할 수 있다.
층간절연막(62ℓ)은 기판 상에 직접 형성된 데이터라인(61'L)과 그 상부에 형성된 다른 구성 요소들을 전기적으로 절연하거나, 비정질 실리콘 박막을 다결정 실리콘 박막(63ℓ)으로 결정화하는 과정에서 그 하부의 기판(600) 중의 불순물이 실리콘 박막에 침투하는 것을 방지하고, 실리콘 박막과 기판을 열적으로 절연시키기 위하여 형성한다. 층간절연막(62ℓ)은 3000～10000 Å의 두께로 증착된 실리콘 산화막을 사용한다.
도 10b를 참조하면, 포토레지스트 패턴을 마스크로 하여 다결정 실리콘 박막을 사진식각하여 활성층(63-1), 스토리지 캐패시터 부분에 위치하는 반도체층(63-2) 및 게이트라인(65L)과 제 1 캐패시터 전극(65T)이 교차할 부분의 데이터라인(61'L)에 삽입층(63-3)을 형성한다. 이 때, 건식식각법에 의하여 다결정 실리콘 박막을 식각할 수 있다.
그 다음, 패턴된 다결정 실리콘 박막(63-1)(63-2)(63-3) 혹은, 상기 포토레지스트 패턴을 마스크로 하여 그 하단의 층간절연막(62ℓ)도 식각하여 활성층(63-1)을 지지하는 제 1 층간절연막(62-1), 반도체층(63-2)을 지지하는 제 2 층간절연막(62-2) 및 삽입층(63-3)을 지지하는 제 3 층간절연막(62-3)을 형성한다. 이 과정에서 소오스전극(61S)(61'S)을 포함하는 데이터라인(61'L)이 활성층(63-1)과 함께 노출시킨다. 이 때, 건식식각법에 의하여 층간절연막을 식각함으로써 층간절연막이 활성층 아래에서 언더컷(undercut)이 되지 않도록 한다.
도 10c를 참조하면, 데이타라인(61'L)을 포함하는 기판의 노출된 전면을 덮는 1000Å내외의 게이트절연막(64)을 증착한다. 따라서, 활성층(63-1)과 데이터라인(61'L) 상부에는 게이트절연막(64) 만이 덮게 된다. 이어서, 게이트절연막(64) 상에 제 3 도전층을 증착하고 사진식각하여 게이트전극(65G)과 게이트라인(65L)과 제 1 캐패시터 전극(65T)을 형성한다.
도면에는 도시되어 있지 않지만, 게이트전극(65G), 게이트라인(65L) 및 제 1 캐패시터 전극(65T)을 마스크로 하여 그 하단의 게이트절연막(64)을 식각하여 활성층(63-1)의 일부를 노출시키는 후속공정을 진행할 수 도 있다.
도 10d를 참조하면, 게이트라인(65L)과 제 1 캐패시터 전극(65T)을 포함하는 기판의 노출된 전면에 제 1 도전형 불순물 예를 들어, n형 불순물 혹은, 제 2 도전형 불순물 예를 들어, p형 불순물을 도핑하여 활성층(63-1)에 소오스영역(63S)과 드레인영역(63D)을 형성한다. 제 1 도전형 불순물로 인을 사용할 수 있고, 제 2 도전형 불순물로 보론을 사용할 수 있다.
도면에는 도시되어 있지 않지만, 게이트절연막(64)을 게이트전극(65G)을 마스크로 식각하여 활성층(63-1)이 그대로 노출된 경우에는 게이트절연막이 있는 상태에서 가해지는 불순물 주입에너지의 크기보다 작은 크기의 불순물 주입에너지를 사용하여 활성층에 불순물 도핑을 진행하는 것이 가능하다.
도 10e를 참조하면, 게이트절연막을 포함하는 기판의 노출된 전면을 덮는 보호막(66)을 증착한다. 그 결과, 소오스전극, 소오스영역(63S,53S), 드레인영역(63D)53D) 모두 게이트절연막(64)과 보호막(66)이 동일한 조건으로 덮게 된다. 이 때, 보호막(66)으로 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층구조, 유기절연막 등의 어느 하나 또는 적층된 구조를 사용할 수 있다.
그 다음, 소오스영역(63S), 소오스전극(61S)(61'S) 및 드레인영역(63D)을 노출시키는 콘택홀을 각각 형성한다. 각각의 콘택홀은 모두 동일한 조건에서 동일한 두 개의 박막, 게이트절연막(64)과 보호막(66)을 사진식각하므로, 균일하게 형성할 수 있다.
게이트절연막(64)을 게이트전극(65G)을 마스크로 식각한 경우에는 보호막(66)만이 소오스영역(63S), 소오스전극(61S)(61'S) 및 드레인영역(63D)을 덮는 상태이기 때문에 보호막(66)만을 식각하여 콘택홀을 형성할 수 있다.
도 10f를 참조하면, 노출된 기판의 전면을 덮는 투명도전층을 증착한 다음, 사진식각하여 소오스전극(61S)(61'S)과 소오스영역(63S)을 연결하는 연결배선(67S)과 드레인영역(63D)에 연결되는 화소전극(67P)을 형성한다. 이 때, 제 1 캐패시터전극(65T)에 중첩된 화소전극(67P)부분은 제 2 캐패시터 전극의 기능을 한다.
상술한 바와 같이, 본 발명은 BBC 구조의 박막트랜지스터를 적용하는 디스플레이에 이용가능하다.
본 발명은 활성층의 불순물 도핑영역, 예를 들어, 소오스영역 혹은, 드레인영역을 소오스전극 혹은, 드레인전극에 연결하기 위하여 활성층의 상부에 위치하는 절연막과 소오스전극 및 드레인전극 상부에 위치하는 절연막의 두께를 동일하게 함으로써, 동일한 두께의 절연막을 식각하여 균일한 콘택홀을 형성할 수 있어서, 공정불량을 줄일 수 있다. 따라서, 수율을 개선할 수 있다.
도 1a부터 도 1d는 종래 기술에 따른 박막트랜지스터 제조공정도
도 2부터 도 4는 종래 기술에 따른 박막트랜지스터 제조공정의 문제점을 설명하기 위한 도면
도 5는 본 발명의 제 1 실시에에 따른 박막트랜지스터 구조
도 6a부터 도 6f는 도 5에 보인 박막트랜지스터의 제조공정도
도 7은 본 발명의 제 2 실시예에 따른 박막트랜지스터의 구조
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치의 평면도
도 9는 도 8의 I-I 절단선을 따라 나타낸 단면도
도 10a부터 도 10f는 도 9에 보인 액정표시장치의 제조공정도
Claims (33)
- 절연기판과,상기 절연기판 상에 형성된 소오스전극 및 드레인전극과,상기 절연기판 상에 소정의 패턴으로 형성된 제 1 절연막과,상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과,상기 활성층을 포함하여 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막과,상기 채널영역 상부의 상기 제 2 절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터.
- 청구항 1에 있어서,상기 게이트전극과 노출된 기판의 전면을 덮는 제 3 절연막과,상기 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀과,상기 소오스전극과 소오스영역을 연결하는 제 1 배선 및 상기 드레인영역과 드레인전극을 연결하는 제 2 배선을 더 포함하는 박막트랜지스터.
- 청구항 1에 있어서,상기 소오스전극 및 드레인전극은 이중층의 구조를 가지는 박막트랜지스터.
- 청구항 3에 있어서,상기 소오스전극 및 드레인전극의 제 1 층은 알미늄층인 박막트랜지스터.
- 청구항 4에 있어서,상기 소오스전극 및 드레인전극의 제 2 층은 몰리브덴층 혹은 크롬층인 박막트랜지스터.
- 청구항 1에 있어서,상기 소오스전극 및 드레인전극은 단일층 구조를 가지는 박막트랜지스터.
- 청구항 1에 있어서,상기 제 1 절연막은 3000～10000Å의 두께를 가지는 박막트랜지스터.
- 청구항 1에 있어서,상기 제 1 절연막은 실리콘 산화막인 박막트랜지스터.
- 청구항 2에 있어서,상기 제 3 절연막으로 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막, 유기절연막 등의 어느 하나로 된 단일층 구조 또는, 둘 이상이 선택되어 이루어진 적층구조로 형성되는 박막트랜지스터.
- 청구항 2에 있어서,상기 제 1 연결배선 및 제 2 연결배선은 투명도전층으로 형성된 박막트랜지스터.
- 청구항 2에 있어서, 상기 제 1 연결배선 및 제 2 연결배선은 CMOS 구조의 박막트랜지스터에서 두 개 의 제 1 박막트랜지스터와 제 2 박막트랜지스터를 CMOS로 연결하는데 사용되는 박막트랜지스터.
- 절연기판 상에 소오스전극 및 드레인전극을 형성하는 공정과,상기 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과,상기 제 1 절연막 상에 활성층을 형성하는 공정과,상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하여 소오스전극 및 드레인전극을 노출시키는 공정과,상기 활성층, 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과,상기 활성층 상부의 제 2 절연막 상에 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 소오스영역과 드레인영역을 형성하는 공정을 포함하는 박막트랜지스터의 제조방법.
- 청구항 12에 있어서, 상기 활성층은 다결정 실리콘층으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 12에 있어서,상기 게이트전극과 노출된 기판의 전면을 덮는 제 3 절연막을 증착하는 공정과,상기 제 3 절연막과 제 2 절연막을 사진식각하여 상기 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀을 형성하는 공정과,상기 소오스전극과 소오스영역을 연결하는 제 1 배선 및 상기 드레인영역과 드레인전극을 연결하는 제 2 배선을 형성하는 공정을 더 포함하는 박막트랜지스터의 제조방법.
- 청구항 12에 있어서,상기 소오스전극과 드레인전극을 이중층의 구조로 형성하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 상기 제 2 도전층과 제 1 도전층을 하나의 마스크를 사용하는 식각공정에 의하여 동시에 식각하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 상기 제 2 도전층과 제 1 도전층을 하나의 마스크를 사용하는 식각공정에 의하여 순차적으로 식각하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층을 증착한 다음 사진식각하고, 사진식각된 제 1 도전층을 덮는 제 2 도전층을 증착한 다음 사진식각하여 형성되는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층을 증착한 다음 사진식각하고, 사진식각된 제 1 도전층을 덮는 제 2 도전층을 증착한 다음 사진식각하여 형성되는 박막트랜지스터 제조방법.
- 청구항 12에 있어서,상기 제 1 절연막은 3000～10000Å의 두께로 형성하는 박막트랜지스터 제조방법.
- 청구항 14에 있어서,상기 게이트전극을 마스크로 상기 제 2 절연막을 상기 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀을 상기 제 3 절연막에 형성하는 박막트랜지스터 제조방법.
- 청구항 14에 있어서,상기 제 3 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층구조 혹은, 유기절연막을 사용하는 형성하는 박막트랜지스터 제조방법.
- 절연기판과,상기 절연기판 상에 소오스전극을 구비하여 형성된 데이터라인과,상기 절연기판 상에 소정의 패턴형상으로 형성되어 있는 제 1 절연막과,상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과,상기 활성층과 데이터라인을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막과,상기 채널영역 상부의 상기 제 2 절연막 상에 상기 데이터라인에 교차하되, 게이트전극을 구비하여 형성된 게이트라인과,상기 게이트라인을 포함하는 기판의 노출된 전면을 덮는 제 3 절연막과,상기 소오스전극, 소오스영역 및 드레인영역을 노출시키는 콘택홀과,상기 소오스전극과 소오스영역을 연결하는 연결배선과,상기 드레인영역에 연결되는 화소전극을 포함하는 액정표시장치.
- 청구항 23에 있어서,상기 제 1 절연막은 3000～10000Å의 두께를 가지는 액정표시장치.
- 청구항 23에 있어서,상기 데이터라인과 게이트라인의 교차부분에서 상기 데이터라인과 상기 게이트라인의 사이에 상기 활성층 형성용 물질로 형성된 삽입층이 개재되어 있는 액정표시장치.
- 청구항 25에 있어서,상기 제 1 절연막 상부의 상기 제 2 절연막 상에 상기 게이트라인에 평행하게 제 1 캐패시터 전극과, 상기 제 1 캐패시터 전극에 중첩되는 상기 화소전극 부분으로 이루어지는 제 2 캐패시터 전극과, 상기 제 1 캐패시터전극과 제 2 캐패시터 전극 사이에 위치하는 제 3 절연막 부분으로 이루어지는 캐패시터 절연막을 구비하는 스토리지 캐패시터를 더 포함하는 액정표시장치.
- 청구항 25에 있어서,상기 데이터라인과 상기 제 1 캐패시터전극의 교차부에서 상기 데이터라인과 상기 제 1 캐패시터전극 사이에 상기 활성층 형성용 물질로 형성된 삽입층이 개재되어 있는 액정표시장치.
- 절연기판 상에 소오스전극을 구비하는 데이터라인을 형성하는 공정과,상기 데이터라인을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과,상기 제 1 절연막 상에 비정질 실리콘 박막을 증착한 후, 결정화하여 다결정 실리콘 박막을 형성하는 공정과,상기 다결정 실리콘 박막을 사진식각하여 활성층을 형성하는 공정과,상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하여 상기 데이터라인을 노출시키는 공정과,상기 활성층 및 데이터라인을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과,상기 데이터라인에 교차하되, 상기 활성층 상부의 제 2 절연막 상에 위치하는 게이트전극을 구비하는 게이트라인을 형성하는 공정과,상기 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 공정과,상기 게이트라인을 포함하는 기판의 노출된 전면을 덮는 제 3 절연막을 증착하는 공정과,상기 제 2 절연막과 제 3 절연막에 상기 소오스전극과 소오스영역 및 드레인영역을 노출시키는 콘택홀을 각각 형성하는 공정과,상기 소오스전극과 소오스영역을 연결하는 연결배선 및 상기 드레인영역에 연결되는 화소전극을 형성하는 공정을 포함하는 액정표시장치 제조방법.
- 청구항 28에 있어서,상기 화소전극의 일부와 상기 제 3 절연막의 일부와 중첩하여 스토리지 캐패시터를 구성하는 제 1 캐패시터전극을 더 형성하는 액정표시장치 제조방법.
- 청구항 28에 있어서,상기 다결정 실리콘 박막을 사진식각하여 상기 게이트라인과 상기 데이터라인의 교차부 및 상기 제 1 캐패시터 전극과 상기 데이터라인의 교차부에 위치하는 삽입층들을 상기 활성층과 동시에 형성하는 액정표시장치 제조방법.
- 청구항 30에 있어서,상기 삽입층 및 활성층을 형성한 후, 상기 삽입층 및 상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하는 액정표시장치 제조방법.
- 청구항 30에 있어서,상기 다결정 실리콘 박막을 사진식각하여 상기 게이트라인과 상기 데이터라인의 교차부 및 상기 제 1 캐패시터 전극과 상기 데이터라인의 교차부에 위치하는 삽입층들을 상기 활성층과 동시에 형성하는 액정표시장치의 제조방법.
- 절연기판과,상기 절연기판 상에 형성된 소오스전극 및 드레인전극과,상기 소오스전극 및 드레인전극 사이의 절연기판 상에 소정의 패턴으로 형성된 제 1 절연막과,상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과,상기 활성층의 채널영역에 형성된 제 2 절연막과,상기 제 2 절연막 상에 형성된 게이트전극과,상기 소오스전극, 드레인전극 및 게이트전극을 포함하는 기판 전면에 형성된 제 3 절연막과,상기 소오스전극, 드레인전극, 소오스영역 및 드레인영역의 일부를 노출시키는 콘택홀과,상기 콘택홀을 통해 소오스전극 및 소오스영역을 연결하는 제1배선 및 드레인전극 및 드레인영역을 연결하는 제2배선을 포함하는 박막트랜지스터.
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