KR100560398B1 - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 패드 불량을 방지할 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
본 발명은 기판 상에 게이트 절연막을 사이에 두고 교차되게 형성되는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 게이트 라인과 접속된 게이트패드 하부전극, 상기 데이터 라인과 접속되는 데이터 하부전극을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판 상에 무기 보호막을 형성하는 단계와; 상기 무기 보호막이 형성된 기판 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용한 제1 식각공정에 의해 상기 무기 보호막과 상기 게이트 절연막의 일부를 관통하는 제1 홀을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 제2 식각공정이 실시되어 상기 무기 보호막이 부분적으로 식각됨과 아울러 상기 게이트패드 하부전극을 노출시키는 제2 홀을 형성하는 단계와; 상기 노출된 게이트패드 하부전극과 접속되는 게이트패드 상부전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 설명하기 위한 단면도들이다.
도 4는 종래 패드 오픈 공정시 알루미륨계 금속층이 노출됨으로 나타내는 도면이다.
도 5는 알루미륨계 금속층의 손상을 나타내는 실험결과이다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 7은 도 6에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 의 제조공정을 설명하기 위한 단면도들이다.
도 9a 내지 도 9d는 본 발명에 따른 패드 오픈 공정을 구체적으로 나타내는 단면도들이다.
도 10은 본 발명에 따른 패드 오픈 공정의 실험결과이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 152 : 게이트 라인 4,104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12,112 : 드레인 전극
14, 114 : 활성층 16,116 : 제 1 컨택홀
18, 118 : 화소전극 28, 128 : 게이트패드 하부전극
본 발명은 박막 트랜지스터 어레이 기판의 제조방법에 관한 것으로, 특히 패드 불량을 방지할 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배 열되어진 액정표시패널과, 액정표시패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정표시패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
이러한 액정표시패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정표시패널 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
게이트 라인(2) 및 게이트 전극(8)은 알루미륨계 금속층(2a) 예를 들어, 알루미늄네오듐(AlNd)과 몰리브덴(Mo)층(2b)이 적층된 구조를 갖는다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(18)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않 음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트패드 하부전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)에 접속된 게이트패드 상부전극(32)으로 구성된다. 게이트패드 하부전극(28) 게이트 라인(2) 동일한 알루미륨계 금속층(2a)과 몰리브덴층(2b)이 적층된 구조를 갖는다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터패드 하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)과 접속된 데이터패드 상부전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 이용하여 알루미륨계 금속 예를 들어, 알루미늄네오듐(AlNd)과 몰리브덴(Mo)이 순차적으로 증착된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 알루미늄네오듐(AlNd)과 몰리브덴(Mo)이 패터닝된다. 이에 따라, 알루미늄계 금속층(2a)과 몰리브덴층(2b)의 이중층 구조의 게이트 라인(2), 게이트 전극(8) 및 게이트 패드하부전극(28)을 포함하는 게이트 패턴이 형성된다.
도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형 성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터패드 하부전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트 패드 상부전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트 패드 상부전극(32)은 제3 컨택홀(30)을 통해 게이트 패드하부전극(28)과 전기적으로 접속된다. 데이터 패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터 패드하부전극(36)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
한편, 종래의 박막 트랜지스터 어레이 기판의 제조공정은 게이트패드 하부전극(28)을 노출시키는 제3 컨택홀(30) 형성시 알루미늄계 금속층(2a)이 현상액(developer) 또는 스트립액(stripper)에 의해 녹거나 부식되어 게이트 패드 상부전극(32)과의 전기전도 기능이 상실되는 등의 게이트패드 불량이 발생된다.
도 4 및 도 5 를 참조하여 구체적으로 설명하면, 게이트 절연막(44)과 보호막(50)이 적층된 후 포토리쏘그래피 공정 및 식각공정에 의해 포토레지스트 패턴(55)이 형성된다. 이어서, 포토레지스트 패턴(55)을 마스크로 게이트 절연막(44)과 보호막(50)이 패터닝된다. 이때, 게이트 절연막(44)과 보호막(50) 패턴시 게이트패드 하부전극(28)의 몰리브덴층(2b) 또한 식각됨으로써 도 4에 도시된 바와 같이 알루미늄계 금속층(2a)이 노출된다. 이후, 스트립공정시 또는 포토레지스트 패턴(55)의 불량에 의하여 포토레지스트 패턴 재형성을 위해 불량 포토레지스트 패턴을 제거하기 위해 이용되는 스트립액에 의해 알루미늄계 금속층(2a)의 계면 이 부식되는 문제가 빈번이 발생된다. 또한, 최근에는 스트립공정시 납이온(Pb+) 등을 포함하는 현상액을 이용함으로써 알루미늄계 금속층(2a)이 손상된다. 즉, 알루미늄(Al)의 이온화 경향이 Pb보다 높기 때문에 납과 알루미늄이 공존하는 수용액에서는 알루미늄이 쉽게 이온화됨으로써 도 5에 도시된 바와 같이 알루미늄계 금속층(2a)의 표면이 손상되거나 심한 경우 알루미늄계 금속층(2a)이 녹아버리게 되는 등의 패드 불량문제가 발생된다.
따라서, 본 발명의 목적은 패드 불량을 방지할 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 절연막을 사이에 두고 교차되게 형성되는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 게이트 라인과 접속된 게이트패드 하부전극, 상기 데이터 라인과 접속되는 데이터 하부전극을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판 상에 무기 보호막을 형성하는 단계와; 상기 무기 보호막이 형성된 기판 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용한 제1 식각공정에 의해 상기 무기 보호막과 상기 게이트 절연막의 일부를 관통하는 제1 홀을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 제2 식각공정이 실시되어 상기 무기 보호막이 부분적으로 식각됨과 아울러 상기 게이트패드 하부전극을 노출시키는 제2 홀을 형성하는 단계와; 상기 노출된 게이트패드 하부전극과 접속되는 게이트패드 상부전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 보호막 및 게이트 절연막은 3000~4000Å/min의 속도로 식각되는 것을 특징으로 한다.
상기 제2 홀의 깊이는 500~700Å 인것을 특징으로 한다.
상기 게이트 라인, 데이터 라인, 박막 트랜지스터, 게이트패드 하부전극, 데이터 하부전극을 형성하는 단계는 제1 마스크 공정을 이용하여 상기 게이트 라인 및 게이트패드 하부전극과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 제2 마스크 공정을 이용하여 상기 게이트 패턴이 형성된 기판 상에 상기 데이터 라인과 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 소스/드레인 패턴의 하부를 따라 형성되는 반도체 패턴을 형성하는 단계와; 제3 마스크를 이용하여 상기 게이트패드 하부전극 및 상기 박막 트랜지스터의 드레인 전극을 노출시키는 홀을 갖는 보호막을 형성하는 단계와; 제4 마스크를 이용하여 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인, 데이터 라인, 박막 트랜지스터, 게이트패드 하부전극, 데이터 하부전극을 형성하는 단계는 제1 마스크 공정을 이용하여 상기 게이트 라인 및 게이트패드 하부전극과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 제2 마스크 공정을 이용하여 상기 게이트 패턴이 형성된 기판 상에 상기 박막 트랜지스터의 반도체 패턴을 형성하는 단계와; 제3 마스크 공정을 이용하여 상기 반도체 패턴 상에 상기 데이터 라인과 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 제4 마스크를 이용하여 상기 게이트패드 하부전극 및 상기 박막 트랜지스터의 드레인 전극을 노출시키는 홀을 갖는 보호막을 형성하는 단계와; 제5 마스크를 이용하여 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 홀을 형성하는 단계는 상기 데이터패드 하부전극을 노출시키는 제1 접촉홀을 형성하는 단계와; 상기 박막 트랜지스터의 드레인 전극을 노출시키는 제2 접촉홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 투명전극 패턴을 형성하는 단계는 상기 데이터패드 하부전극과 접속되는 데이터패드 상부전극을 형성하는 단계와; 상기 박막 트랜지스터의 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트패드 하부전극은 알루미늄계열 금속층을 포함하는 것을 특징으로 한다.
상기 게이트패드 하부전극은 이중층 구조로 형성되는 것을 특징으로 한다.
상기 게이트패드 하부전극은 알루미늄계열 금속층과 몰리브덴 금속층이 적층되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 7은 도 6에 도시된 박막 트랜지스터 어레이 기판의 Ⅱ-Ⅱ' 선을 절단하여 도시한 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 패드하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 패드하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
게이트 라인(102) 및 게이트 전극(108)은 알루미륨계 금속층(102a) 예를 들어, 알루미늄네오듐(AlNd)과 몰리브덴(Mo)층(102b)이 적층된 구조를 갖는다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 전극(122)과, 그 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드하부전극(128)과, 게이트 절연막(144) 및 보호막(150)을 관통하는 제3 컨택 홀(130)을 통해 게이트 패드하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다. 제3 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)의 일부를 관통하는 제1 홀(130a)과 제1 홀(130a)과 중첩되며 게이트패드 하부전극(128)을 노출시키는 제2 홀(130b)로 구성된다.
게이트 패드하부전극(128) 게이트 라인(102) 동일한 알루미륨계 금속층(102a)과 몰리브덴층(102b)이 적층된 구조를 갖는다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드하부전극(136)과, 보호막(150)을 관통하는 제4 컨택홀(138)을 통해 데이터 패드하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.
이하, 도 8a 내지 도 9d를 참조하여 본 발명에 따른 박막 트랜지스터 어리이 기판의 제조방법에 대하여 설명하기로 한다.
도 8a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 이용하여 순차적으로 알루미륨계 금속 예를 들어, 알루미늄네오듐(AlNd)과 몰리브덴(Mo)이 순차적으로 증착된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 알루미늄네오듐(AlNd)과 몰리브덴(Mo)이 패터닝된다. 이에 따라, 알루미늄계 금속층(102a)과 몰리브덴층(102b)의 이중층 구조의 게이트 라인(102), 게이트 전극(108) 및 게이트패드 하부전극(128)을 포함하는 게이트 패턴이 형성된다.
도 8b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연 막(144), 활성층(114), 오믹접촉층(148), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 8c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 내지 제4 콘택홀들(116, 124, 130, 138)을 포함하는 보호막(150)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다. 제3 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트 패드하부전극(128)이 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드하부전극(136)가 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 9a 내지 도 9d는 3 마스크 공정을 상세히 설명하기 위한 단면도들이다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)이 전면 형성된 하부기판(142) 상에 포토리쏘그래피 공정 및 식각공정에 의해 도 9a에 도시된 바와 같이 포토레지스트 패턴(155)이 형성된다. 이어서, 포토레지스트 패턴(155)을 마스크로 게이트 절 연막(144)과 보호막(150)이 3000~4000Å/min의 속도로 1차 건식식각된다. 이에 따라, 도 9b에 도시된 바와 같이 보호막(150)과 게이트 절연막(144)의 일부를 관통하는 제1 홀(130a)이 형성되고 게이트패드 하부전극(128) 상에 500~700Å정도의 두께를 갖는 게이트 절연막(144)이 잔존하게 된다.
이어서, 현상액 또는 스트립액을 이용하여 스트립공정에 의해 도 9c에 도시된 바와 같이 포토레지스트 패턴(155)이 제거된다. 이 스트립공정시 게이트 하부전극(128)상에 게이트 절연막(144)이 잔존하게 때문에 스트립액 또는 현상액에 의한 알루미늄계 금속층(102a)의 손상이 방지된다.
이어서, 하부기판(142) 전면에 2차 건식식각공정이 실시됨으로써 하부기판(142)의 전면에 형성된 보호막(150) 및 게이트패드 하부전극(128)상에 잔존하는 게이트 절연막(150)이 패터닝된다. 이에 따라, 도 9d에 도시된 바와 같이 보호막(150)의 두께는 500~700Å 정도 낮아지게 되고 게이트 패드상부전극(128)상에 잔존하는 게이트 절연막(144)이 제거됨으로써 제1 홀(130a)과 중첩되며 게이트패드 하부전극(128)을 노출시키는 제2 홀(130b)이 형성된다. 여기서, 제2 홀(130b)의 깊이는 500~700Å 정도이다. 한편, 2차 건식식각 공정시 알루미늄 금속층(102a) 상의 몰리부덴층(102b) 까지 패터닝됨으로써 알루미늄 금속층(102a)이 노출될 수 도 있다.
도 8d를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전 극 물질이 패텅님됨으로써 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되고, 제2 컨택홀(124)을 통해 전단 게이트라인(102)과 중첩되는 스토리지 전극(122)과 전기적으로 접속된다. 게이트 패드 상부전극(132)은 제3 컨택홀(130)을 통해 게이트 패드하부전극(128)과 전기적으로 접속된다. 데이터 패드 상부전극(140)은 제4 컨택홀(138)을 통해 데이터 패드하부전극(136)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 게이트 패드 오픈 공정시 1차 식각공정에 의해 보호막(150)과 게이트 절연막(144)의 일부를 관통하는 제1 홀(130a)이 형성됨과 아울러 게이트패드 하부전극(128) 상에 소정의 두께를 갖는 게이트 절연막(144)이 잔존하게 된다. 이어서, 게이트패드 하부전극(128) 상에 게이트 절연막(144)이 잔존하는 상태에서 스트립공정이 실시된 후 2차 식각공정에 의해 게이트패드 하부전극(128)을 노출시키는 제2 홀(130b)을 형성하게 된다. 이에 따라, 스트립공정시 이용되는 현상액 또는 스트립액이 게이트패드 하부전극(128)에 접촉되지 않게 됨으로써 게이트패드 불량이 방지된다.
한편, 이와 같이 2번의 식각공정에 의해 게이트패드 하부전극(128)을 노출시키는 방법은 제1 마스크 공정에 의해 게이트 라인 및 게이트패드 하부전극을 포함 하는 게이트 패턴을 형성하는 단계와, 제2 마스크 공정을 이용하여 게이트 패턴이 형성된 기판 상에 상기 박막 트랜지스터의 반도체 패턴을 형성하는 단계와, 제3 마스크 공정을 이용하여 상기 반도체 패턴 상에 상기 데이터 라인과 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와, 제4 마스크를 이용하여 상기 게이트패드 하부전극 및 상기 박막 트랜지스터의 드레인 전극을 노출시키는 홀을 갖는 보호막을 형성하는 단계와, 제5 마스크를 이용하여 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법에도 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 게이트 패드 오픈 공정시 1차 식각공정에 의해 게이트패드 하부전극 상에 소정의 두께를 갖는 게이트 절연막이 남아 있는 상태에서 스트립공정이 실시된 후 2차 식각공정에 의해 게이트패드 하부전극을 노출시킨다. 이에 따라, 스트립공정시 이용되는 현상액 또는 스트립액이 게이트패드 하부전극에 접촉되지 않게 됨으로써 게이트패드 불량을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (10)
- 기판 상에 게이트 절연막을 사이에 두고 교차되게 형성되는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 게이트 라인과 접속된 게이트패드 하부전극, 상기 데이터 라인과 접속되는 데이터 하부전극을 형성하는 단계와;상기 게이트 절연막이 형성된 기판 상에 무기 보호막을 형성하는 단계와;상기 무기 보호막이 형성된 기판 상에 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 마스크로 이용한 제1 식각공정에 의해 상기 무기 보호막과 상기 게이트 절연막의 일부를 관통하는 제1 홀을 형성하는 단계와;상기 포토레지스트 패턴을 제거하는 단계와;제2 식각공정이 실시되어 상기 무기 보호막이 부분적으로 식각됨과 아울러 상기 게이트패드 하부전극을 노출시키는 제2 홀을 형성하는 단계와;상기 노출된 게이트패드 하부전극과 접속되는 게이트패드 상부전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 무기 보호막 및 게이트 절연막은 3000~4000Å/min의 속도로 식각되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 제2 홀의 깊이는 500~700Å 인것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트 라인, 데이터 라인, 박막 트랜지스터, 게이트패드 하부전극, 데이터 하부전극을 형성하는 단계는제1 마스크 공정을 이용하여 상기 게이트 라인 및 게이트패드 하부전극과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;제2 마스크 공정을 이용하여 상기 게이트 패턴이 형성된 기판 상에 상기 데이터 라인과 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴과,상기 소스/드레인 패턴의 하부를 따라 형성되는 반도체 패턴을 형성하는 단계와;제3 마스크를 이용하여 상기 게이트패드 하부전극 및 상기 박막 트랜지스터의 드레인 전극을 노출시키는 홀을 갖는 보호막을 형성하는 단계와;제4 마스크를 이용하여 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트 라인, 데이터 라인, 박막 트랜지스터, 게이트패드 하부전극, 데이터 하부전극을 형성하는 단계는제1 마스크 공정을 이용하여 상기 게이트 라인 및 게이트패드 하부전극과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;제2 마스크 공정을 이용하여 상기 게이트 패턴이 형성된 기판 상에 상기 박막 트랜지스터의 반도체 패턴을 형성하는 단계와;제3 마스크 공정을 이용하여 상기 반도체 패턴 상에 상기 데이터 라인과 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;제4 마스크를 이용하여 상기 게이트패드 하부전극 및 상기 박막 트랜지스터의 드레인 전극을 노출시키는 홀을 갖는 무기 보호막을 형성하는 단계와;제5 마스크를 이용하여 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 제1 홀을 형성하는 단계는상기 데이터패드 하부전극을 노출시키는 제1 접촉홀을 형성하는 단계와;상기 박막 트랜지스터의 드레인 전극을 노출시키는 제2 접촉홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 투명전극 패턴을 형성하는 단계는상기 데이터패드 하부전극과 접속되는 데이터패드 상부전극을 형성하는 단계와;상기 박막 트랜지스터의 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트패드 하부전극은 알루미늄계열 금속층을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트패드 하부전극은 이중층 구조로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트패드 하부전극은 알루미늄계열 금속층과 몰리브덴 금속층이 적층되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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