KR101023276B1 - 액정표시장치 및 그 제조 방법과 검사방법 - Google Patents
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Abstract
본 발명은 기판 구조 및 제조공정을 단순화시킬 수 있는 액정표시장치 및 그 제조방법과 검사방법에 관한 것이다.
본 발명의 액정표시장치는 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극이 접속된 게이트 라인, 게이트 라인이 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과; 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속된 데이터 라인, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스/드레인 패턴과; 상기 소스/드레인 패턴을 따라 그 하부에 형성된 반도체 패턴과; 상기 드레인전극과 접속된 화소전극, 상기 게이트패드 하부전극과 접속됨과 아울러 선폭이 26㎛ 이상인 게이트 패드 상부전극, 상기 데이터 패드 하부전극과 접속됨과 아울러 선폭이 26㎛ 이상인 데이터 패드 상부전극을 포함하는 투명전극 패턴과; 상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 게이트 절연 패턴과 보호막 패턴을 구비하는 것을 특징으로 한다.
Description
도 1은 통상적인 액정표시장치의 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들이다.
도 4는 본 발명과 직접적인 관련을 갖는 선출원 발명의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 5은 도 4에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 6a 내지 도 8d는 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 9a 및 도 9b는 도 8a 내지 도 8d에 도시된 제3 마스크 공정에서 추가되는 공정을 설명하기 위한 도면이다.
도 10은 자동검사 공정시 검사 핀과 패드부의 상부전극과의 비접촉을 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 12는 도 11에 도시된 박막 트랜지스터 어레이 기판 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 13a 내지 도 13d는 도 12에 도시된 더미 패턴의 형성과정을 상세히 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 52 : 게이트 라인 4, 58 : 데이터 라인
6, 80 : 박막 트랜지스터 8, 54 : 게이트 전극
10, 60 : 소스 전극 12, 62 : 드레인 전극
14, 92 : 활성층 16 : 제1 컨택홀
18, 72 : 화소전극 20, 78 : 스토리지 캐패시터
22, 66 : 스토리지 전극 24 : 제2 컨택홀
26, 82 : 게이트 패드부 28, 56 : 게이트 패드
30 : 제3 컨택홀 32, 74 : 게이트 패드 상부전극
34, 84 : 데이터 패드부 38 : 제4 컨택홀
40, 76 : 데이터패드 상부전극 42, 88 : 하부기판
44 : 게이트 절연막 48, 94 : 오믹접촉층
본 발명은 액정표시장치에 관한 것으로, 특히 기판 구조 및 제조공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법과 검사방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한 다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
이러한 액정패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀 영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터패드 하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터패드 하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트패드 하부전극(28)와, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)에 접속된 게이트패드 상부전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터패드 하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)과 접속된 데이터패드 상부전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 4 마스크 공정으로 형성된다.
도 3a 내지 도 3d는 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도이다.
도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), AlNd(알루미륨네오듐) 등이 이용된다.
도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게 이트패드 하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터패드 하부전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(44)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트패드 상부전극(32), 데이터패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 이전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트패드 상부전극(32)는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)과 전기적으로 접속된다. 데이터패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)와 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 종래의 액정표시장치의 박막 트랜지스터 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역 시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법이 요구된다.
따라서, 본 발명의 목적은 3 마스크 공정을 채용하여 기판구조 및 제조공정을 단순화시킬 수 있는 액정표시장치 및 제조 방법과 검사방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극이 접속된 게이트 라인, 게이트 라인이 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과; 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속된 데이터 라인, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스/드레인 패턴과; 상기 소스/드레인 패턴을 따라 그 하부에 형성된 반도체 패턴과; 상기 드레인전극과 접속된 화소전극, 상기 게이트패드 하부전극과 접속됨과 아울러 선폭이 26㎛ 이상인 게이트 패드 상부전극, 상기 데이터 패드 하부전극과 접속됨과 아울러 선폭이 26㎛ 이상인 데이터 패드 상부전극을 포함하는 투명전극 패턴과; 상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 게이트 절연 패턴과 보호막 패턴을 구비하는 것을 특징으로 한다.
상기 데이터 패드 상부전극은 상기 하부기판과 접촉됨과 아울러 상기 데이터 패드 상부전극과 측면으로 접촉되는 것을 특징으로 한다.
상기 데이터 패드 상부전극과 하부기판 사이에 위치하는 적어도 하나의 더미 패턴을 추가로 구비하는 것을 특징으로 한다.
상기 더미패턴은 상기 게이트 절연패턴과 동일 물질인 것을 특징으로 한다.
상기 게이트 라인, 상기 게이트 절연패턴 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 한다.
상기 게이트 패드 상부전극 및 데이터 패드 상부전극의 선폭은 34~38㎛ 정도인 것을 특징으로 한다.
본 발명에 따른 액정표시장치의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴을 형성함과 아울러 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와; 상기 드레인전극과 접속되는 화소전극, 상기 게이트패드 하부전극과 접속됨과 아울러 선폭이 26㎛ 이상인 게이트패드 상부전극, 상기 데이터패드 하부전극에 접속됨과 아울러 선폭이 26㎛ 이상인 데이터패드 상부전극을 포 함하는 투명전극 패턴을 형성함과 아울러 상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 게이트 절연 패턴과 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터 패드 상부전극은 상기 하부기판과 접촉됨과 아울러 상기 데이터 패드 상부전극과 측면으로 접촉되는 것을 특징으로 한다.
상기 데이터 패드 상부전극과 하부기판 사이에 위치하는 적어도 하나의 더미 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 더미패턴은 상기 게이트 절연패턴과 동일 물질로 형성되는 것을 특징으로 한다.
상기 더미패턴을 형성하는 단계는 상기 데이터 패드 하부전극이 형성된 기판상에 보호막을 형성하는 단계와; 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용함과 아울러 SF6 보다 O2가 상대적으로 더 첨가된 식각가스를 이용한 건식식각 공정에 의해 상기 보호막 및 게이트 절연막의 일부를 패터닝하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용함과 아울러 O2 보다 SF6 가 상대적으로 더 첨가된 식각가스를 이용한 건식식각 공정에 의해 상기 데이터 패드하부전극을 패터닝하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용함과 아울러 Cl2 또는 HCl가 포함된 식각가스를 이용한 건식식각 공정에 의해 상기 반도체 패턴을 패터닝하여 상기 소량의 반도체패턴을 잔존시키는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막을 패터닝하여 상기 소 량의 반도체패턴과 중첩되는 위치에 소량의 게이트 절연막을 잔존시키는 단계를 포함하는 것을 특징으로 한다.
상기 보호막 패턴시 이용되는 식각가스는 SF6 와 O2 의 비율이 1 : 3 정도인 것을 특징으로 한다.
상기 데이터 패드 하부전극을 패턴시 이용되는 식각가스는 SF6 와 O2 의 비율이 3~10 : 1 인 것을 특징으로 한다.
상기 투명전극 패턴, 게이트 절연패턴 및 보호막 패턴을 형성하는 단계는 상기 소스/드레인 패턴이 형성된 기판상에 보호막을 형성하는 단계와; 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용하여 SF6 및 O2 건식식각 공정에 의해 상기 보호막, 게이트절연막, 상기 보호막과 게이트 절연막 사이에 형성된 드레인 전극 및 반도체패턴을 패터닝하여 상기 게이트 절연 패턴, 보호막 패턴 및 그 측면부가 상기 보호막 및 게이터 절연패턴과 나란한 드레인 전극을 형성하는 단계와; 상기 포토레지스트 패턴이 남아있는 기판위에 투명전극 물질을 증착하는 단계와; 상기 포토레지스트 패턴과 그 위의 투명전극 물질을 스트립 공정으로 제거 하여 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인, 상기 게이트 절연패턴 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 게이트 패드 상부전극 및 데이터 패드 상부전극의 선폭은 34~38㎛ 정도인 것을 특징으로 한다.
본 발명에 따른 액정표시장치의 검사방법은 데이터 라인과 게이트 라인이 매트릭스 형상으로 교차하는 영역에 위치하는 박막 트랜지스터와, 상기 박막 트랜지스터를 보호하기 위한 보호막과, 상기 보호막과 경계를 이루고 상기 보호막이 형성되지 않은 화소전극 및 각각의 패드 전극 부분에 형성된 투명도전패턴을 구비하는 박막 트랜지스터 어레이 기판을 형성하는 단계와; 상기 박막 트랜지스터 어레이 기판과 대응하는 컬러필터 어레이 기판을 형성하는 단계와: 상기 박막 트랜지스터 어레이 기판과 상기 컬러필터 어레이 기판을 합착하여 액정표시장치 피검사체를 형성하는 단계와; 상기 박막 트랜지스터 어레이 기판의 상기 패드 전극 부분에 형성된 투명전극의 넓이 보다 가는 지름을 가지는 자동 검사장치를 구비하는 단계와; 상기 자동검사장치를 이용하여 상기 액정표시장치 피검사체를 검사하여 제품의 이상유무를 검사하는 것을 특징으로 한다.
상기 자동검사장치의 검사핀의 지름은 26㎛인 것을 특징으로 한다.
상기 패드 전극상에 형성된 투명도전패턴의 폭은 26㎛ 이상인 것을 특징으로 한다.
상기 박막 트랜지스터 어레이 기판은 세번의 포토리쏘그래피 공정과 한번의 리프트 오프 공정에 의해 제작된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
우선, 본 발명의 실시예에 대한 상세한 설명에 앞서 본 발명과 직접 관련되는 선출원 발명 출원번호 제02-88323호에 제안된 3 마스크 공정을 이용한 박막 트랜지스터 어레이 기판 및 그 제조방법에 대하여 살펴보기로 한다.
도 4는 출원번호 제02-88323호에 제안된 액정표시장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5은 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(88) 위에 게이트 절연 패턴(90)을 사이에 두고 교차하게 형성된 게이트 라인(52) 및 데이터 라인(58)과, 그 교차부마다 형성된 박막 트랜지스터(80)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(72)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(72)에 접속된 스토리지 전극(66)과 전단 게이트 라인(52)의 중첩부에 형성된 스토리지 캐패시터(78)와, 게이트 라인(52)에 접속되는 게이트 패드부(82)와, 데이터 라인(58)에 접속되는 데이터 패드부(84)를 구비한다.
박막 트랜지스터(80)는 게이트 라인(52)에 접속된 게이트 전극(54)과, 데이터 라인(58)에 접속된 소스 전극(60)과, 화소 전극(72)에 접속된 드레인 전극(62)과, 게이트 전극(54)과 게이트 절연 패턴(90)을 사이에 두고 중첩되고 소스 전극(60)과 드레인 전극(62) 사이에 채널(70)을 형성하는 활성층(92)을 포함하는 반도체 패턴을 구비한다. 이러한 박막 트랜지스터(80)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(58)에 공급되는 화소전압 신호가 화소 전극(72)에 충전되어 유지되게 한다.
반도체 패턴은 소스 전극(60)과 드레인 전극(62) 사이의 채널부를 포함하면서 소스 전극(60), 드레인 전극(62), 데이터 라인(58), 그리고 데이터패드 하부전극(64)과 중첩되고, 스토리지 전극(66)과 중첩되는 부분을 포함하여 게이트 절연 패턴(90)을 사이에 두고 게이트 라인(52)과는 부분적으로 중첩되게 형성된 활성층(92)을 구비한다. 그리고, 반도체 패턴은 활성층(92) 위에 소스 전극(60), 드레인 전극(62), 스토리지 전극(66), 데이터 라인(58), 그리고 데이터패드 하부전극(64)와 오믹접촉을 위해 형성된 오믹접촉층(94)을 더 구비한다.
화소 전극(72)은 보호막패턴(98) 외부로 노출된 박막 트랜지스터(80)의 드레인 전극(62)과 접속된다. 화소 전극(72)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(72)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(78)는 전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(90), 활성층(92) 및 오믹접촉층(94)을 사이에 두고 중첩되며 화소전극(72)과 접속된 스토리지 전극(66)으로 구성된다. 여기서 화소전극(72)은 보호막(98)외부로 노출된 스토리지 전극(66)과 접속된다. 이러한 스토리지 캐패시터(78)는 화소 전극(72)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(52)은 게이트 패드부(82)를 통해 게이트 드라이버(도시하지 않 음)와 접속된다. 게이트 패드부(82)는 게이트 라인(52)으로부터 연장되는 게이트패드 하부전극(56)과, 게이트패드 하부전극(56) 위에 접속된 게이트패드 상부전극(74)으로 구성된다.
데이터 라인(58)은 데이터 패드부(84)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(84)는 데이터 라인(58)으로부터 연장되는 데이터패드 하부전극(64)과 데이터패드 하부전극(64)위에 접속된 데이터패드 상부전극(76)으로 구성된다. 또한, 데이터 패드부(84)는 데이터패드 하부전극(64)과 하부기판(88) 사이에 형성된 게이트 절연 패턴(90), 활성층(92), 그리고 오믹접촉층(94)을 더 포함한다.
게이트 절연 패턴(90)과 보호막 패턴(98)은 화소전극(72)과 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)이 형성되지 않은 영역에 형성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴들을 형성하기 위한 제2 마스크 공정과, 게이트 절연패턴(90)과 보호막(98)패턴 및 투명전극 패턴들을 형성하기 위한 제3 마스크 공정을 포함하게 된다.
도 6a 내지 도 8d은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 평면도와 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제 1 마스크 공정으로 하부기판(88)상에 형성된 게이트 패턴들을 도시한 평면도 및 단면도이다.
하부기판(88)상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(52), 게이트 전극(54), 게이트패드 하부전극(56)이 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 단일층 또는 이중층 구조로 이용된다.
도 7a 내지 도 7c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제2 마스크 공정으로 형성된 소스/드레인 패턴, 반도체 패턴을 포함하는 기판의 평면도 및 단면도이다.
구체적으로, 게이트 패턴들이 형성된 하부기판(88) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층(90a), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연층(90a)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 도 7b에 도시된 바와 같이 포토레지스트 패턴(71b)을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으 로써 채널부의 포토레지스트 패턴이 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 도 7c를 참조하면 포토레지스트 패턴(71b)을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(58), 소스 전극(60), 그 소스 전극(60)과 일체화된 드레인 전극(62), 스토리지 전극(66), 데이터패드 하부전극(64)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴(71b)을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(94)과 활성층(92)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(71a)이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(94)이 식각된다. 이에 따라, 채널부의 활성층(92)이 노출되어 소스 전극(60)과 드레인 전극(62)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법 중 제3 마스크 공정으로 형성된 게이트 절연 패턴(90)과 보호막 패턴(98) 및 투명전극 패턴을 포함하는 기판의 평면도 및 단면도이다.
구체적으로, 소스/드레인 패턴들이 형성된 게이트 절연막(90a)상에 스퍼터링 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용되는 보호막(98a)이 전면 증착되고 보호막(98a)위에 포토레지스트가 전면 도포된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정으로 도 8b에 도시된 바와 같이 포토레지스트 패턴(71c)이 형성된다. 이어서, 포토레지스트 패턴(71c)을 마스크로 보호막(98a) 및 게이트 절연막(90a)이 패터닝되어 이후 투명전극 패턴이 남아 형성될 영역을 제외한 나머지 영역에 게이트 절연 패턴(90) 및 보호막 패턴(98)이 형성된다. 이어서, 포토레지스터 패턴(71c)이 남아 있는 기판(88)상에 도 8c에 도시된 바와 같이 스퍼터링 등의 증착방법으로 투명전극 물질(74a)이 전면 증착된다. 투명전극(74a) 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. 투명전극 물질(74a)이 전면 증착된 박막 트랜지스터 어레이 기판에서 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정에 의해 포토레지스트 패턴(71c)은 제거된다. 이때 포토레지스트 패턴(71c)위에 증착된 투명전극 물질(74a)은 포토레지스트 패턴(71c)이 떨어져 나가면서 함께 제거되어 도 8d에 도시된 바와 같이 게이트패드 상부전극(74), 화소전극(72) 및 데이터패드 상부전극(76)을 포함하는 투명전극 패턴이 형성된다.
게이트패드 상부전극(74)은 게이트패드 하부전극(56)과 접속되고, 화소 전극(72)은 박막 트랜지스터의 드레인 전극(62) 및 스토리지 캐패시터(78)의 스토리지 전극(66)과 전기적으로 접속되며, 데이터패드 상부전극(76)은 데이터패드 하부전극(64)과 전기적으로 접속된다.
한편, 3마스크 공정에서 포토레지스트 패턴(71c)을 마스크로 보호막(98)을 식각하는 경우 보호막(98)과 동일 또는 유사물질인 게이트 절연막(90)이 과식각 됨으로써 도 9a에 도시된 바와 같이 드레인전극(62), 스토리지 전극(66) 등의 소스/드레인 패턴 및 반도체 패턴(147) 하부의 언더 컷(Under Cut) 현상이 발생되어 화소전극(72)의 단선(A)이 발생될 수 있다. 이를 방지하기 위해 보호막(98)을 식각한 후 보호막(98) 식각시 이용된 포토레지스트 패턴(71c)을 마스크로 드레인전극(62) 및 스토리지 전극(66)과 그 하부에 위치하는 반도체 패턴(147)의 일부를 SF6 와 O
2가 포함된 식각가스를 이용한 건식식각공정에 의해 식각함으로써 화소전극(72)의 단선을 방지하게 된다. 여기서, 소스/드레인 패턴 및 반도체 패턴(147)을 식각하는 경우 데이터 패드부(84)의 데이터패드 하부전극(64)과 그 하부에 위치하는 반도체 패턴(147) 또한 식각되어 도 9b에 도시된 바와 같이 데이터패드 상부전극(76)이 데이터패드 하부전극(64)과 측면접촉을 하게 된다.
이러한, 박막 트랜지스터 어레이 기판은 블랙 매트릭스, 컬러필터 등이 형성된 컬러필터 어레이 기판과 실런트를 통해 합착된다.
이와 같이, 선출원 발명에 따른 액정표시장치의 박막 트랜지스터 어레이 기판 및 그 제조 방법은 리프트 오프 방법을 이용한 3 마스크 공정에 의해 이루어짐에 따라 기판 구조 및 제조 공정을 더욱 단순화시킴으로써 제조 단가를 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다.
그러나, 상술한 리프트 오프방법을 이용하여 투명전극패턴을 형성하는 경우 자동 검사(A/P:auto probe) 공정시 검사 핀과 데이터패드 상부전극(76)(또는 게이트패드 상부전극(74))과의 접촉이 용이하지 않게 됨으로써 데이터 라인(58)(또는 게이트 라인(52))의 이상 유무의 판단이 불가능하게 된다. 다시 말해서, 데이터패드 상부전극(76)(또는 게이트 상부전극(74))이 종래와 달리 도 10에 도시된 바와 같이 보호막(98a) 외부로 노출되지 않게됨으로써 선폭(W2)이 20~24㎛ 정도인 데이터패드 상부전극(76)(또는 게이트패드 상부전극(74)) 보다 26~30㎛ 정도로 상대적으로 큰 선폭(W1)을 갖는 검사 핀(80)이 데이터패드 상부전극(76)(또는 게이트패드 상부전극(74))에 접속되지 못하게 된다. 이로써, 각 데이터 라인(58)(또는 게이트 라인(52))의 불량 유무를 검사 할 수 없게 되는 문제가 발생한다.
이하, 도 11 내지 도 13을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 11은 본 발명의 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 12는 도 11에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 11 및 도 12에 도시된 액정표시장치의 박막 트랜지스터 어레이 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판과 대비하여 패드부(82,84)의 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)의 선폭이 상대적으로 넓게 형성되고, 데이터패드 상부전극(76)이 데이터패드 하부전극(64)과 측면으로 접촉됨과 아울러 데이터패드 상부전극(76)과 하부기판(88) 사이에 더미패턴(85)이 위치하는 것을 제외하고는 동일한 구성요소를 가지고 있으므로 동일한 구성요소에 관하여는 상세한 설명을 생략하기로 한다.
도 11 및 도 12에 도시된 액정표시장치의 박막 트랜지스터 어레이 기판의 게이트 라인(52)은 게이트 패드부(82)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(82)는 게이트 라인(52)으로부터 연장되는 게이트패드 하부전극(56)과, 게이트패드 하부전극(56) 위에 접속된 게이트패드 상부전극(74)으로 구성된다. 여기서, 게이트 패드부(82)의 선폭(d2)이 40~44㎛ 정도인 경우, 게이트패드 하부전극(56)과 접촉되는 게이트패드 상부전극(74)의 선폭(d1)은 26㎛ 이상이며, 바람직하게는 34~38㎛ 정도이다.
데이터 라인(58)은 데이터 패드부(84)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(84)는 데이터 라인(58)으로부터 연장되는 데이터패드 하부전극(64)과 데이터패드 하부전극(64)위에 접속된 데이터패드 상부전극(76)으로 구성된다. 또한, 데이터 패드부(84)는 데이터패드 하부전극(64)과 하부기판(88) 사이에 형성된 게이트 절연 패턴(90), 활성층(92), 그리고 오믹접촉층(94)을 더 포함한다. 여기서, 데이터 패드부(84)의 선폭(d2)이 40~44㎛ 정도인 경우, 데이터패드 하부전극(64)과 접촉되는 데이터패드 상부전극(76)의 선폭(d1)은 26㎛ 이상이며, 바람직하게는 34~38㎛ 정도이다.
이와 같이, 게이트패드 상부전극(74) 및 데이터 패드 상부전극(76)은 종래에 비해 상대적으로 넓은 선폭을 같도록 형성된다. 이로써 자동검사(A/P) 공정시 선폭이 26㎛ 정도인 검사 핀이 용이하게 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)과 접촉될 수 있게 됨으로써 게이트 라인(52) 및 데이터 라인(58)의 불량 유무를 판단할 수 있게 된다.
또한, 도 9a에 도시된 바와 같이 3마스크 공정시 게이트 절연막(90)의 과식각으로 인한 언더 컷(Under Cut) 현상에 의해 발생될 수 있는 화소전극(72)의 단선(A)을 방지하기 위한 소스/드레인 패턴 및 반도체 패턴(147)의 일부를 식각하는 경우 데이터 패드부(84)의 데이터패드 하부전극(64) 및 반도체 패턴(147) 또한 식각됨으로써 데이터패드 상부전극(76)이 데이터패드 하부전극(64)과 측면접촉을 한다. 여기서, 접촉측면(F)은 굴곡지게 형성됨으로서 접촉 면적을 다소 넓힐 수 있다.
여기서, 3마스크를 이용한 포토리쏘그래피 공정에 의해 형성되는 포토레지스트 패턴의 위치를 적절히 조절하고 데이터 패드부(84)와 그 하부에 위치하는 반도체패턴(147) 및 게이트 절연막(90)의 식각 속도를 적절이 조절함으로써 하부기판(88)과 데이터패드 상부전극(76) 사이에 게이트 절연막(90)의 일부인 적어도 하나의 더미패턴(85)이 형성된다. 이러한, 더미패턴(85)은 데이터패드 상부전극(76) 형성 등 기타 후속공정시 정전기 발생을 최소화 할 수 있게 한다. 나아가, 상대적으로 접착력이 취약한 데이터 패드부(84)의 코너에 위치함으로써 데이터패드 상부전극(76)과 하부기판(88)과의 접착력을 향상시킬 수 있는 역할을 한다.
이러한 구성을 가지는 액정표시장치의 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴들을 형성하기 위한 제2 마스크 공정과, 게이 트 절연패턴(90)과 보호막(98)패턴 및 투명전극 패턴들을 형성하기 위한 제3 마스크 공정을 포함하게 된다.
본 발명의 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판 제조방법은 도 6a 내지 도 8d에 도시된 박막 트랜지스터 어레이 기판의 제조방법과 비교하여 데이트패드 상부전극(76) 및 게이트패드 상부전극(74)의 선폭(d1)이 상대적으로 넓게 형성되고, 데이터패드 상부전극(76)이 데이터패드 하부전극(64)과 측면접촉을 함과 아울러 데이터패드 상부전극(76)과 하부기판(88) 사이에 게이트 절연물질과 동일물질인 더미패턴(85)이 형성되는 것을 제외하고는 동일한 방법에 의해 형성된다. 이에 따라, 6a 내지 도 7c에 도시된 제조방법과 동일한 내용에 대한 구체적인 설명은 생략하기로 한다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법 중 제3 마스크 공정으로 형성된 게이트 절연 패턴(90)과 보호막 패턴(98) 및 투명전극 패턴을 포함하는 기판의 평면도 및 단면도이다.
구체적으로, 소스/드레인 패턴들이 형성된 게이트 절연막(90a)상에 스퍼터링 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용되는 보호막(98a)이 전면 증착되고 보호막(98a)위에 포토레지스트가 전면 도포된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정으로 도 8b에 도시된 바와 같이 포토레지스트 패턴(71c)이 형성된다. 이어서, 포토레지스트 패턴(71c)을 마스크로 보호막(98a) 및 게이트 절연막(90a)이 패터닝되어 이후 투명전극 패턴이 남아 형성될 영역을 제외한 나머지 영역에 게이트 절연 패턴(90) 및 보호막 패턴(98)이 형성되고, 데이터 패드부(84)에 게이트 절연막(90) 패턴시 제거되지 않은 소량의 게이트 절연물질인 더미패턴(85)이 형성된다.
이하, 포토레지스트 패턴(71c) 및 더미패턴(85)이 형성되는 과정을 도 13a 내지 도 13d를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 13a에 도시된 바와 같이 데이터 패드부(84)(또는 게이트 패드부(82))의 선폭(d2)이 40~44㎛ 정도인 경우 데이터패드 상부전극(76)(또는 게이트패드 상부전극(74))의 선폭(d1)이 26㎛ 이상, 바람직하게는 34~38㎛ 정도가 되도록 포토레지스트 패턴(71c)에 의해 노출되는 보호막(98a)의 선폭(d1) 또한, 26㎛ 이상, 바람직하게는 34~38㎛ 정도가 되도록 포토레지스트 패턴(71c)을 형성한다.
이어서, 포토레지스트 패턴(71c)을 마스크로 이용함과 아울러 SF6 보다 O2 가 상대적으로 더 첨가된 식각가스를 이용한 건식식각 공정에 의해 보호막(98a)을 패터닝한다. 이때, 도 13b에 도시된 바와 같이 포토레지스트 패턴(71c)이 소량 제거되면서 보호막(98a)과 동일 또는 유사 물질인 게이트 절연막(98a)의 일부(D)가 식각된다. 여기서, SF6 와 O2 의 비율은 1 : 3 정도이다.
이어서, 도 9a에 도시된 바와 같이 게이트 절연막(90a)의 과식각에 의한 화소전극(72) 단선(A)을 방지하기 위해 보호막(98a) 및 게이트 절연막(90a) 패턴시 이용된 포토레지스트 패턴(71c)을 마스크로 이용함과 아울러 O2 보다 SF6 가 상대적으로 더 포함된 식각가스를 이용한 건식식각공정에 의해 데이터패드 하부전극(64) 이 식각된다. 여기서, SF6 와 O2 의 비율은 3~10 : 1 정도이다.
이어서, 포토레지스트 패턴(71c)을 마스크로 이용함과 아울러 Cl2 또는 HCl가 포함된 식각가스를 이용한 건식식각 공정에 의해 상기 반도체 패턴이 식각된다. 이 때, 식각속도를 적절히 조절함으로써 도 13c에 도시된 바와 같이 포토레지스트 패턴(171c)의 코너부(C)와 중첩되는 소량의 반도체 패턴의 일부(174a)를 잔존시킨다.
이어서, 포토레지스트 패턴(71c)을 마스크로 이용함과 아울러 SF6 보다 O2 가 상대적으로 더 첨가된 식각가스를 이용한 건식식각 공정에 의해 게이트 절연막(90)을 식각한다. 여기서, 식각속도를 조절하여 잔존하는 소량의 반도체 패턴의 일부(174a)와 중첩되는 영역에 소량의 게이트 절연막을 잔존시킴으로써 도 13d에 도시된 바와 같이 더미패턴(85)이 형성된다.
이어서, 포토레지스터 패턴(71c)이 남아 있는 기판(88)상에 도 8c에 도시된 바와 같이 스퍼터링 등의 증착방법으로 투명전극 물질(74a)이 전면 증착된다. 투명전극(74a) 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. 투명전극 물질(74a)이 전면 증착된 박막 트랜지스터 어레이 기판에서 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정에 의해 포토레지스트 패턴(71c)은 제거된다. 이때 포토레지스트 패턴(71c)위에 증착된 투명전극 물질(74a)은 포토레지스트 패턴(71c)이 떨어져 나가면서 함께 제거되어 도 8d에 도시된 바와 같이 화소전극, 26㎛ 이상, 바람직하게는 34~38㎛ 정도의 선폭을 갖는 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)을 포함하는 투명전극 패턴이 형성된다.
게이트패드 상부전극(74)은 게이트패드 하부전극(56)과 접속되며, 화소 전극(72)은 박막 트랜지스터의 드레인 전극(62) 및 스토리지 캐패시터(78)의 스토리지 전극(66)과 전기적으로 접속되며, 데이터패드 상부전극(76)은 데이터패드 하부전극(64)의 측면과 전기적으로 접속된다. 여기서, 접촉측면(F)은 굴곡지게 형성됨으로서 접촉 면적을 다소 넓힐 수 있다.
본 발명의 실시예에 따른 액정표시장치의 검사방법은 상술한 세번의 포토리쏘그래피 공정과 식각공과 한번의 리프트 오프 공정을 이용하여 형성된 박막 트랜지스터 어레이 기판과 컬러필터 및 블랙 매트릭스 등이 형성된 컬러필터 어레이 기판이 액정을 사이에 두고 실런트에 의해 합착된 액정표시장치의 게이트 및 데이터 패드부(82,84)의 컨택홀을 자동검사장치의 검사 핀(80)의 지름(또는 선폭)보다 크게 형성한다. 즉, 자동검사장치의 검사 핀(80)은 게이트 및 데이터 패드부(82,84)의 컨택홀보다 가는 지름을 갖게 된다.
이어서, 자동검사장치의 검사 핀(80)의 지름보다 상대적으로 큰 선폭을 갖는 컨택홀 내에 형성된 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)에 자동검사장치의 검사 핀(80)을 접촉시킨다. 이로써, 게이트 라인(52) 및 데이터 라인(58)의 불량 유무를 검사할 수 있게 된다. 여기서, 검사 핀(80)의 지름이 26~30㎛ 정도이고, 컨택홀 내에 형성된 데이터패드 상부전극(76) 및 게이트 상부전극(74)의 선폭은 적어도 26㎛ 이상이고 바람직하게는 34~38㎛ 정도이다.
이와 같이, 본 발명의 실시예에 액정표시장치의 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 리프트 오프 방법을 이용한 3 마스크 공정에 의해 이루어짐에 따라 기판 구조 및 제조 공정을 더욱 단순화시킴으로써 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다. 또한, 데이터패드 상부전극(76)과 하부기판(88) 사이에 게이트 절연막(98a)의 일부인 더미패턴(85)이 잔존하게 됨으로써 데이터패드 상부전극(76) 형성 등 기타 후속공정시 정전기 발생을 최소화 함과 아울러 데이터패드 상부전극(76)과 하부기판(88)과의 접착력을 향상시킬 수 있다.
또한, 본 발명에 따른 액정표시장치의 검사방법은 액정표시장치의 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)의 선폭을 자동검사(A/P)공정시 이용되는 검사핀의 지름보다 넓게 형성하여 검사핀의 접촉이 용이하게 됨으로써 게이트 라인(52) 및 데이터 라인(58)의 불량유무 판단이 가능해진다.
상술한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법과 검사방법은 리프트 오프 방법을 이용한 3 마스크 공정에 의해 이루어짐에 따라 기판 구조 및 제조 공정을 더욱 단순화시킴으로써 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있고, 데이터 패드 하부전극과 하부기판 사이에 게이트 절연막의 일부인 더미패턴이 잔존하게 됨으로써 데이터 패드 상부전극 형성 등 기타 후속공정시 정전기 발생을 최소화 함과 아울러 데이터 패드 상부전극과 하부기판과의 접착력을 향상시킬 수 있다.
또한, 게이트 패드 상부전극 및 데이터 패드 상부전극의 선폭을 검사핀의 지름보다 넓게 형성하여 자동검사(A/P)공정시 검사핀의 접촉이 용이하게 함으로써 각 신호라인의 불량유무 판단이 가능해진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (20)
- 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극이 접속된 게이트 라인, 게이트 라인이 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과;상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속된 데이터 라인, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스/드레인 패턴과;상기 소스/드레인 패턴을 따라 그 하부에 형성된 반도체 패턴과;상기 드레인전극과 접속된 화소전극, 상기 게이트패드 하부전극과 접속됨과 아울러 34~38㎛의 선폭을 가지는 게이트 패드 상부전극, 상기 데이터 패드 하부전극과 접속됨과 아울러 34~38㎛의 선폭을 가지는 데이터 패드 상부전극을 포함하는 투명전극 패턴과;상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 게이트 절연 패턴과 보호막 패턴을 구비하고,상기 데이터 패드 상부전극은 상기 기판과 접촉됨과 아울러 상기 데이터 패드 하부전극의 측면과 접촉되는 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 1 항에 있어서,상기 데이터 패드 상부전극과 상기 기판 사이에 위치하는 적어도 하나의 더미 패턴을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
- 제 3 항에 있어서,상기 더미패턴은 상기 게이트 절연패턴과 동일 물질인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 게이트 라인, 상기 게이트 절연패턴 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
- 삭제
- 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와;상기 게이트 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴을 형성함과 아울러 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와;상기 드레인전극과 접속되는 화소전극, 상기 게이트패드 하부전극과 접속됨과 아울러 34~38㎛의 선폭을 가지는 게이트패드 상부전극, 상기 데이터패드 하부전극에 접속됨과 아울러 34~38㎛의 선폭을 가지는 데이터패드 상부전극을 포함하는 투명전극 패턴을 형성함과 아울러 상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 게이트 절연 패턴과 보호막 패턴을 형성하는 단계를 포함하고,상기 데이터 패드 상부전극은 상기 기판과 접촉됨과 아울러 상기 데이터 패드 하부전극의 측면과 접촉되는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 삭제
- 제 7 항에 있어서,상기 데이터 패드 상부전극과 상기 기판 사이에 위치하는 적어도 하나의 더미 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서,상기 더미패턴은 상기 게이트 절연패턴과 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서,상기 더미패턴을 형성하는 단계는상기 데이터 패드 하부전극이 형성된 기판상에 보호막을 형성하는 단계와;상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 마스크로 이용함과 아울러 SF6 보다 O2가 상대적으로 더 첨가된 식각가스를 이용한 건식식각 공정에 의해 상기 보호막 및 게이트 절연막의 일부를 패터닝하는 단계와;상기 포토레지스트 패턴을 마스크로 이용함과 아울러 O2 보다 SF6 가 상대적으로 더 첨가된 식각가스를 이용한 건식식각 공정에 의해 상기 데이터 패드하부전극을 패터닝하는 단계와;상기 포토레지스트 패턴을 마스크로 이용함과 아울러 Cl2 또는 HCl가 포함된 식각가스를 이용한 건식식각 공정에 의해 상기 반도체 패턴을 패터닝하여 상기 반도체패턴의 일부를 잔존시키는 단계와;상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막을 패터닝하여 상기 반도체패턴의 일부와 중첩되는 위치에 상기 게이트 절연막의 일부를 잔존시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 11 항에 있어서,상기 보호막 패턴시 이용되는 식각가스는 SF6 와 O2 의 비율이 1 : 3 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 11 항에 있어서,상기 데이터 패드 하부전극을 패턴시 이용되는 식각가스는 SF6 와 O2 의 비율이 3~10 : 1 인 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 7 항에 있어서,상기 투명전극 패턴, 게이트 절연패턴 및 보호막 패턴을 형성하는 단계는상기 소스/드레인 패턴이 형성된 기판상에 보호막을 형성하는 단계와;상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 마스크로 이용하여 SF6 및 O2 건식식각 공정에 의해 상기 보호막, 게이트절연막, 상기 보호막과 게이트 절연막 사이에 형성된 드레인 전극 및 반도체패턴을 패터닝하는 단계와;상기 포토레지스트 패턴이 남아있는 기판위에 투명전극 물질을 증착하는 단계와;상기 포토레지스트 패턴과 그 위의 투명전극 물질을 스트립 공정으로 제거 하여 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 7 항에 있어서,상기 게이트 라인, 상기 게이트 절연패턴 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 삭제
- 액정표시장치를 자동검사장비를 이용하여 검사하는 방법에 있어서,데이터 라인과 게이트 라인이 매트릭스 형상으로 교차하는 영역에 위치하는 박막 트랜지스터와, 상기 박막 트랜지스터를 보호하기 위한 보호막과, 상기 보호막과 경계를 이루고 상기 보호막이 형성되지 않은 화소전극 및 각각의 패드 전극 부분에 형성된 투명도전패턴을 구비하는 박막 트랜지스터 어레이 기판을 형성하는 단계와;상기 박막 트랜지스터 어레이 기판과 대응하는 컬러필터 어레이 기판을 형성하는 단계와:상기 박막 트랜지스터 어레이 기판과 상기 컬러필터 어레이 기판을 합착하여 액정표시장치 피검사체를 형성하는 단계와;상기 박막 트랜지스터 어레이 기판의 상기 패드 전극 부분에 형성된 투명도전패턴의 길이 보다 가는 지름을 가지는 자동 검사장치를 구비하는 단계와;상기 자동검사장치를 이용하여 상기 액정표시장치 피검사체를 검사하여 제품의 이상유무를 검사하고,상기 박막 트랜지스터 어레이 기판의 데이터 패드는 기판과 접촉됨과 아울러 데이터 패드 하부전극의 측면과 접촉되는 데이터 패드 상부전극을 포함하는 것을 특징으로 하는 액정표시장치의 검사방법.
- 제 17 항에 있어서,상기 자동검사장치의 검사핀의 지름은 26㎛인 것을 특징으로 하는 액정표시장치의 검사방법.
- 제 17 항에 있어서,상기 패드 전극상에 형성된 투명도전패턴의 폭은 34~38㎛ 인 것을 특징으로 하는 액정표시장치의 검사방법.
- 제 17 항에 있어서,상기 박막 트랜지스터 어레이 기판은 세번의 포토리쏘그래피 공정과 한번의 리프트 오프 공정에 의해 제작된 것을 특징으로 하는 액정표시장치의 검사방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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