KR101682078B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선을 형성하는 단계, 게이트 절연막을 형성하는 단계, 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴, 제1 금속 패턴을 형성하는 단계, 제1 금속 패턴에 SF6 기체 또는 SF6와 He의 혼합 기체로 전처리 하는 단계, 감광막을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계, 감광막 패턴의 제1 부분을 제거하는 단계, 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계, 제2 부분을 마스크로 제1 금속 패턴 및 비정질 규소막을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계, 제2 부분을 제거한 후 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 접촉 구멍을 통해서 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등의 여러 신호선을 포함한다.
이러한 박막 트랜지스터 표시판이 포함되는 표시 장치의 면적이 점점 대형화되는 추세에 따라 신호선의 길이가 점점 길어지게 되고 이에 따라 낮은 저항을 가지는 재료로 신호선을 형성할 필요가 있다. 따라서 이러한 문제점을 극복하기 위하여 낮은 저항을 가지는 구리(Cu)를 사용한다.
그러나 구리는 박막 트랜지스터를 보호하는 보호막에 접촉 구멍을 형성하거나, 감광막 패턴을 애싱하는 등의 공정에 노출될 경우 이들과 반응하거나 산소와 반응하여 불순물을 형성한다.
이러한 불순물은 이후 공정에서의 식각을 방해하거나 다른 금속층과 접촉하여 단락 등의 불량을 일으키는 문제점이 있다.
따라서 본 발명이 해결하고자 하는 기술적 과제는 식각 공정시에 구리가 노출되어 불순물이 발생하는 것을 최소화할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴, 제1 금속 패턴을 형성하는 단계, 제1 금속 패턴에 SF6 기체 또는 SF6와 He의 혼합 기체로 전처리 하는 단계, 감광막을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계, 감광막 패턴의 제1 부분을 제거하는 단계, 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계, 제2 부분을 마스크로 상기 제1 금속 패턴 및 비정질 규소막을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계, 제2 부분을 제거한 후 상기 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 상기 접촉 구멍을 통해서 상기 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 전처리는 10초 동안 진행할 수 있다.
상기 제1 부분을 제거하는 단계 시, SF6와 O2의 혼합 기체를 사용하고, 혼합 기체는 SF6: O2는 1:20 이상일 수 있다.
상기 데이터 배선용 상부막과 상기 데이터 배선용 하부막은 소스 전극을 가지는 데이터선, 소스 전극과 마주하는 드레인 전극을 이루고, 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치될 수 있다.
상기 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
상기 습식 식각시 언더컷을 형성할 수 있다.
상기 하부막 및 저항성 접촉 부재를 형성하는 단계는 건식 식각으로 형성할 수 있다.
상기한 과제를 달성하기 위한 다른 박막 트랜지스터의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴, 제1 금속 패턴을 형성하는 단계, 감광막을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계, 감광막 패턴의 제1 부분을 제거하는 단계, 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계, 제2 부분을 마스크로 상기 제1 금속 패턴 및 비정질 규소막을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계, 제2 부분을 제거한 후 상기 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 상기 접촉 구멍을 통해서 상기 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계를 포함하고, 제1 부분을 제거하는 단계는 SF6와 O2의 혼합 기체를 사용한다.
상기 혼합 기체는 SF6: O2는 1:20 이상일 수 있다.
상기 데이터 배선용 상부막과 상기 데이터 배선용 하부막은 소스 전극을 가지는 데이터선, 소스 전극과 마주하는 드레인 전극을 이루고, 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치될 수 있다.
상기 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
상기 습식 식각시 언더컷을 형성할 수 있다.
상기 하부막 및 저항성 접촉 부재를 형성하는 단계는 건식 식각으로 형성할 수 있다.
상기한 과제를 달성하기 위한 또 다른 박막 트랜지스터의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴, 제1 금속 패턴을 형성하는 단계, 제1 부분을 제거하는 단계, 제2 부분을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계, 기판을 O2와 He의 혼합 기체로 세정하는 단계, 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계, 제2 부분을 마스크로 상기 제1 금속 패턴 및 비정질 규소막을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계, 제2 부분을 제거한 후 상기 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 상기 접촉 구멍을 통해서 상기 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 세정하는 단계는 O2를 500sccm~15,000sccm의 범위로 주입하고 He는 1000sccm으로 주입할 수 있다.
상기 제1 금속 패턴을 형성하는 단계 후, 제1 금속 패턴을 SF6 기체 또는 SF6와 He의 혼합 기체로 전처리하는 단계를 더 포함할 수 있다.
상기 데이터 배선용 상부막과 상기 데이터 배선용 하부막은 소스 전극을 가지는 데이터선, 소스 전극과 마주하는 드레인 전극을 이루고, 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치될 수 있다.
상기 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
상기 습식 식각시 언더컷을 형성할 수 있다.
상기 하부막 및 저항성 접촉 부재를 형성하는 단계는 건식 식각으로 형성할 수 있다.
본 발명에서와 같이 전처리 또는 후처리를 실시하면 구리 배선을 형성할 때 불순물의 생성을 최소화할 수 있고, 불순물로 인해서 후속 식각 공정 불량이 발생하는 것을 최소화할 수 있다. 따라서 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.
도 1 내지 도 5는 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다
도 6은 종래 기술에 따른 전처리 후의 채널부 사진이다.
도 7 및 도 8은 본 발명의 실시예에 따른 전처리 후의 채널부 사진이다.
도 9 는 종래 기술에 따른 후처리 공정후의 채널부 사진이다.
도 10은 본 발명의 실시예에 따른 후처리 공정 후의 채널부 사진이다.
도 11 내지 도 14는 본 발명은 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
도 15는 본 발명의 실시예에 따른 혼합 기체를 이용하여 후처리 후의 채널부 사진이다.
도 16은 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이다.
도 17은 도 16의 XVII-XVII선을 따라 잘라 도시한 단면도이다.
도 18 내지 23은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 16의 XVII-XVII을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1 내지 도 5는 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
도 1에 도시한 바와 같이, 게이트 전극(124)이 형성되어 있는 기판(110) 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 도전막, 제2 도전막을 적층한다. 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 도전막은 티타늄으로 형성하고, 제2 도전막은 구리로 형성할 수 있다.
이후, 제2 도전막 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 감광막 패턴(52, 54)은 채널이 형성될 부분의 게이트 절연막(140), 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 채널 부분(A)이라 하고, 소스 전극 및 드레인 전극이 형성될 부분의 게이트 절연막(140), 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 배선 부분(B)이라 하고, 배선 부분(B) 및 채널 부분(A)을 제외한 영역을 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 배선 부분(B)에 위치한 감광막(52)은 채널 부분(A)에 위치한 감광막(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이때, 배선 부분(B)에 위치한 감광막(52)의 두께와 채널 부분(A)에 위치한 감광막(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 채널 부분(A)의 감광막(54) 두께를 제1 배선 부분의 감광막(52) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이후, 감광막 패턴(52, 54)을 마스크로 하여 나머지 영역(C)의 제2 금속막 및 제1 금속막을 식각하여 제2 금속 패턴(174b) 및 제1 금속 패턴(174a)을 형성한다.
식각은 습식 식각으로 진행하여 감광막 패턴 아래에 언더컷이 형성될 수 있다.
이후 노출된 제2 금속 패턴(174b)의 측벽이 부식되는 것을 방지하기 위해서 제1 전처리를 실시한다. 제1 전처리는 전처리용 기체 분위기에 노출시키는 것으로 전처리용 기체로는 SF6 기체 또는 SF6와 He의 혼합 기체를 사용한다. 이때, 전처리는 약 10초 정도 진행한다.
본원 발명에서와 같이 SF6와 He를 포함하는 전처리용 기체를 사용하면 감광막 패턴(52, 54)에 영향을 미치지 않으므로 감광막 패턴의 폭이나 두께가 감소하지 않는다.
따라서 감광막 패턴의 두께가 얇은 부분(54)이 전처리용 식각 기체에 의해서 제거되어 하부 제2 금속 패턴이 노출되지 않으므로 제2 금속 패턴이 이후 공정시 사용하는 기체와 반응하여 불순물을 발생시키지 않는다.
다음 도 2에 도시한 바와 같이, 감광막 패턴(52, 54)을 마스크로 하여 나머지 영역(C)의 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴(164) 및 반도체(154)를 형성한다. 이때 식각은 건식 식각으로 진행한다.
다음 도 3에 도시한 바와 같이, 에치백(etch back)으로 채널 부분의 감광막 패턴을 제거한다. 이때, 다른 부분의 감광막 패턴(52)도 일부 제거되어 감광막 패턴(52)의 두께 및 폭이 줄어든다.
이후, 에치백 시에 발생한 불순물로 인해서 채널부분이 오염되는 것을 방지하기 위해서 후처리 공정을 실시한다. 이러한 불순물은 후속 공정시에 식각을 방해하여 원하는 패턴으로 식각되지 않도록 할 수 있다. 그러나 본 발명의 실시예에서와 같이 후처리 공정으로 불순물을 제거함으로써 후속 공정의 식각 불량을 최소화할 수 있다.
후처리 공정은 SF6와 O2의 혼합 기체를 사용하고 SF6와 O2의 비율은 1:20 이상인 것이 바람직하다.
다음 도 4에 도시한 바와 같이, 감광막 패턴을 마스크로 제2 금속 패턴(174b)을 습식 식각하여 배선의 상부막(173b, 175b)을 형성한다.
이후 제1 전처리와 동일한 방법으로 제2 전처리를 실시한다. 제2 전처리는 필요에 따라서 생략할 수 있다.
다음 도 5에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제1 금속 패턴(174a) 및 비정질 규소 패턴(164)을 식각하여 배선의 하부막(173a, 175a) 및 저항성 접촉 부재(163, 165)를 형성한다.
도 6은 종래 기술에 따른 전처리 후의 채널부 사진이고, 도 7 및 도 8은 본 발명의 실시예에 따른 전처리 후의 채널부 사진이다.
도 6에 도시한 바와 같이 종래 기술에 따라서 전처리를 실시하면 채널부에 불순물이 형성되는 것을 확인할 수 있다. 이는 종래 기술에 따른 전처리시에 채널부의 감광막 패턴이 제거되어 하부 금속 패턴이 노출되고 노출된 하부 금속 패턴이 부식되어 발생한 것이다.
그러나 도 7 및 도 8에서와 같이 본 발명의 실시예에서와 같은 방법으로 전처리를 실시할 경우 채널부에 불순물이 거의 남지 않는 것을 확인할 수 있다. 즉, 본 발명의 실시예에 따른 전처리 공정은 감광막 패턴에 영향을 미치지 않으므로 감광막 패턴이 제거되어 하부의 금속 패턴이 노출되지 않기 때문이다. 또한, 도 7은 SF6와 He의 비율이 1:5이나 도 8에서와 같이 He의 비율을 1:10으로 증가시킬 경우 불순물이 도 7에서보다 더 많이 제거된 것을 확인할 수 있다.
도 9 는 종래 기술에 따른 후처리 공정후의 채널부 사진이고, 도 10은 본 발명의 실시예에 따른 후처리 공정 후의 채널부 사진이다. 종래 기술에 따른 후처리 공정은 SF6와 O2가 40sccm: 8000sccm이고, 본 발명에 따른 후처리 공정은 SF6와 O2가 400sccm: 8000sccm의 비율로 SF6의 비율이 증가하였다.
도 9에서와 같이 종래 기술에 따른 후처리 공정을 실시하면 채널부에 불순물이 완전히 제거되지 않아 식각되지 않은 제2 비정질 규소막이 존재하는 것을 확인할 수 있다. 그러나 도 10에서와 같이 본 발명의 실시예에 따른 후처리 공정을 실시하면 채널부에 불순물이 완전히 제거되어 제2 비정질 규소막이 완전히 제거되는 것을 확인할 수 있다.
도 11 내지 도 14는 본 발명은 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
먼저 도 1에 도시한 바와 같이, 게이트 전극(124)을 포함하는 기판(110) 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 도전막, 제2 도전막을 적층한다.
그리고 제2 도전막 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 감광막 패턴(52, 54)을 마스크로 하여 나머지 영역(C)의 제2 금속막 및 제1 금속막을 식각하여 제2 금속 패턴(174b) 및 제1 금속 패턴(174a)을 형성한다.
식각은 습식 식각으로 진행하여 감광막 패턴 아래에 언더컷이 형성될 수 있다.
이후 노출된 제2 금속 패턴(174b)의 측벽이 부식되는 것을 방지하기 위해서 전처리를 실시한다. 전처리는 도 1의 실시예에서와 같은 방법으로 진행한다.
다음 도 11에 도시한 바와 같이, 에치백으로 채널 부분의 감광막 패턴을 제거한다. 이때, 다른 부분의 감광막 패턴(52)도 일부 제거되어 감광막 패턴의 두께 및 폭이 줄어든다.
다음 도 12에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴(164) 및 반도체(154)를 형성한다.
제1 실시예에서와 달리 에치백을 실시한 후 폭이 줄어든 감광막 패턴을 이용하여 식각함으로써 제1 금속 패턴의 경계선 밖으로 반도체가 돌출되는 것을 감소시킬 수 있다. 도 3에서와 같이 에치백 전에 비정질 규소막을 식각하면 습식 식각으로 감광막 패턴(52) 아래에 언더컷이 형성된 폭만큼 감광막 패턴(52)의 폭이 제1 금속 패턴의 폭보다 크다. 따라서 이를 마스크로 비정질 규소막을 식각할 경우 제1 금속 패턴의 경계선 밖에 반도체가 돌출할 수 있으며 이는 광누설 등으로 인한 누설 전류를 발생시킬 수 있다.
그러나 도 12에서와 같이 에치백을 실시한 후 폭이 줄어든 감광막 패턴을 마스크로 식각할 경우 제1 금속 패턴(174a)과 감광막 패턴(52)의 폭 차이가 줄어들고, 이를 마스크로 비정질 규소막을 식각할 경우 제1 금속 패턴(174a)의 경계선 밖에 반도체가 돌출되는 것을 감소시킬 수 있다.
이후 후처리를 실시하여 에치백 및 비정질 규소막을 식각할 때 발생한 불순물을 제거한다.
후처리 공정은 O2와 He의 혼합 기체로 실시할 수 있다. 후처리 공정은 약 10초 정도 실시한다. 이때, O2는 500sccm~15,000sccm의 범위로 주입하고 He는 약 1000sccm으로 주입한다.
다음 도 13에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제2 금속 패턴(174b)을 습식 식각하여 배선의 상부막(173b, 175b)을 형성한다.
다음 도 14에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제1 금속 패턴(174a) 및 비정질 규소 패턴(164)을 건식 식각하여 배선의 하부막(173a, 175a)와 저항성 접촉 부재(163, 165)을 형성한다.
도 15는 본 발명의 실시예에 따른 혼합 기체를 이용하여 후처리 후의 채널부 사진이다.
도 15에 도시한 바와 같이, He는 1000sccm으로 일정하게 유지한 후 O2의 양을 0sccm, 300sccm, 600sccm으로 증가시키면 O2가 500sccm 이상 주입될 경우 채널부에 불순물이 제거된 것을 확인할 수 있다.
또한, He를 주입하지 않고 O2만을 1000sccm으로 주입할 경우에는 불순물이 잔류하는 것을 확인할 수 있다.
그럼 도 1 내지 도 5의 박막 트랜지스터를 형성하는 방법을 이용하여 박막 트랜지스터 표시판을 형성하는 방법에 대해서 도 16 내지 도 23을 참조하여 구체적으로 설명한다.
도 16은 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이고, 도 17은 도 16의 XVII-XVII선을 따라 잘라 도시한 단면도이다.
도 16 및 도 17을 참고하면, 본 발명의 한 실시예에 따른 액정 표시 장치는 서로 마주하는 하부 표시판(100)과 상부 표시판(200) 및 이들 두 표시판(100, 200) 사이에 들어 있는 액정층(3)을 포함한다.
먼저, 하부 표시판(100)에 대하여 설명한다.
절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131, 135)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 제1 게이트 전극(gate electrode)(124a) 및 제2 게이트 전극(124b)과 아래로 돌출한 돌출부(122)를 포함한다.
유지 전극선(131, 135)은 게이트선(121)과 실질적으로 나란하게 뻗은 줄기선(stem)(131)과 고리 형태의 유지 전극(storage electrode)(135)을 포함한다. 유지 전극(135)의 일부분은 폭이 확장되어 있으며, 유지 전극선(131, 135)의 모양 및 배치는 여러 형태로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131, 135) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있으며, 게이트 절연막(140) 위에는 비정질 또는 결정질 규소 등으로 만들어진 복수의 반도체(151a, 151b, 154a, 154b)가 형성되어 있다.
반도체(151a, 151b, 154a, 154b) 위에는 각각 복수 쌍의 저항성 접촉 부재(ohmic contact)(161a, 161b, 163a, 163b, 165a, 165b)가 형성되어 있으며, 저항성 접촉 부재(161a, 161b, 163a, 163b, 165a, 165b)는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어질 수 있다.
저항성 접촉 부재(161a, 161b, 163a, 163b, 165a, 165b) 및 게이트 절연막(140) 위에는 복수 쌍의 데이터선(data line)(171a, 171b)과 복수 쌍의 제1 드레인 전극(175a) 및 제2 드레인 전극(drain electrode)(175b)이 형성되어 있다.
데이터선(data line)(171a, 171b), 제1 드레인 전극(175a) 및 제2 드레인 전극(drain electrode)(175b)은 하부막(171aa, 171ba, 173aa, 173ba, 175aa, 175ba)과 상부막(171ab, 171bb, 173ab, 173bb, 175ab, 175bb)이 이중막으로 이루어진다. 하부막은 티타늄으로 이루어지고, 상부막은 구리로 형성할 수 있다.
데이터선(171a, 171b)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121) 및 유지 전극선의 줄기선(131)과 교차한다. 데이터선(171a, 171b)은 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)을 향하여 뻗어 U자형으로 굽은 제1 소스 전극(173a) 및 제2 소스 전극(source electrode)(173b)을 포함하며, 제1 소스 전극(173a) 및 제2 소스 전극(173b)은 각각 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)을 중심으로 각각 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 마주한다.
제1 드레인 전극(175a) 및 제2 드레인 전극(175b)은 각각 제1 소스 전극(173a) 및 제2 소스 전극(173b)으로 일부 둘러싸인 한 쪽 끝에서부터 위로 뻗어 있으며 반대쪽 끝은 다른 층과의 접속을 위해 면적이 넓을 수 있다.
그러나 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)을 비롯한 데이터선(171a, 171b)의 모양 및 배치는 여러 형태로 변형될 수 있다.
제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 반도체(154a)와 함께 각각 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며, 제2 게이트 전극(124a, 124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 제2 반도체(154b)와 함께 각각 제2 박막 트랜지스터(Qb)을 이룬다.
제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 채널(channel)은 각각 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 제1 반도체(154a)와 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 제2 반도체(154b)에 형성된다.
저항성 접촉 부재(161a, 161b, 163a, 163b, 165a, 165b)는 그 아래의 반도체(151a, 151b, 154a, 154b)와 그 위의 데이터선(171a, 171b), 드레인 전극(175a, 175b) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(154a, 154b)에는 소스 전극(173a, 173b)과 드레인 전극(175a, 175b) 사이를 비롯하여 데이터선(171a, 171b) 및 드레인 전극(175a, 175b)으로 가리지 않고 노출된 부분이 있다.
데이터선(171a, 171b), 드레인 전극(175a, 175b) 및 노출된 반도체(154a, 154b) 부분 위에는 질화 규소 또는 산화 규소 따위로 만들어진 하부 보호막(180p)이 형성되어 있다.
하부 보호막(180p) 위에는 색필터(230)가 형성되어 있으며, 색필터(230)는 화소의 길이 방향을 따라 길게 형성되어 있다. 색필터(230)는 사진 식각 공정을 이용하거나, 잉크젯 인쇄 방법을 이용하여 형성할 수 있으며, 잉크젯 인쇄 방법으로 형성할 경우 색필터를 가두기 위한 격벽 등을 더 형성할 수 있다.
색필터(230)가 형성되지 않은 영역에는 빛샘을 막아주는 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 데이터선(171a, 171b)을 따라 형성되어 있으며, 박막 트랜지스터와 대응하는 부분을 포함한다. 본 발명의 실시예에서는 게이트선(121)과 중첩하는 차광 부재를 형성하지 않았으나, 게이트선(121)과 대응하는 차광 부재를 더 형성할 수 있다. 본 발명의 실시예에서는 차광 부재를 상부 기판에 형성하였으나, 상부 기판에 형성될 수 있다.
차광 부재(220) 및 색필터(230) 위에는 상부 보호막(180q)이 형성되어 있다. 상부 보호막(180q)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 상부 보호막(180q) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다.
각 화소 전극(191)은 간극(95)을 사이에 두고 서로 분리되어 있는 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)을 포함한다. 간극(95)은 유지 전극(135)과 중첩하여 간극(95)으로 인한 빛샘을 방지한다. 간극(95)은 텍스쳐의 형태에 따라서 굽어 질 수 있으며, 굽은 부분에 의해서 두 부화소 전극(191a, 191b)은 간극(95)을 사이에 두고 상, 하부가 맞물린 형태를 이룬다.
제1 부화소 전극(191a)은 대략 사각형 모양으로 하부 모퉁이가 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)의 경계선을 따라 오목하게 형성되어 있다.
제1 부화소 전극(191a)은 제1 드레인 전극(175a)을 향하여 돌출된 돌출부(195a)를 포함하고, 돌출부(195a)는 접촉 구멍(185a) 통해서 제1 드레인 전극(175a)과 물리적, 전기적으로 연결되어 있다.
그리고 제2 부화소 전극(191b)은 데이터선(171a, 171b)을 따라 뻗은 한 쌍의 가지(196)를 포함한다. 가지(196)는 제1 부화소 전극(191a)과 데이터선(171a, 171b) 사이에 위치하며 제1 부화소 전극(191a)의 하단에서 연결부(197)로 연결된다. 따라서 제1 부화소 전극(191b)은 제2 부화소 전극(191b), 가지(196) 및 연결부(197)에 의해서 둘러싸여 있다. 제2 부화소 전극(191b)의 두 가지 중 하나의 가지는 돌출부(195b)를 포함하고, 돌출부(195b)는 접촉 구멍(185b)을 통하여 제2 드레인 전극(175b)과 물리적, 전기적으로 연결되어 있다.
제2 부화소 전극(191b)이 차지하는 면적은 제1 부화소 전극(191a)이 차지하는 면적보다 클 수 있으며, 이때, 제2 부화소 전극(191b)은 제1 부화소 전극(191a)의 면적보다 1.0배에서 2.2배 정도 크도록 형성할 수 있다.
제2 부화소 전극(191b)의 상부 경계선은 전단의 게이트선의 돌출부(122)와 중첩한다.
화소 전극(191) 위에는 배향막(11)이 형성되어 있다.
다음, 상부 표시판(200)에 대해서 설명한다.
상부 표시판(200)은 투명한 절연 기판(210) 위에는 공통 전극(270)이 전면에 형성되어 있고, 공통 전극(270) 위에 배향막(21)이 형성되어 있다.
그러면, 도 16 및 도 17에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 18 내지 도 23를 참고로 하여 상세히 설명한다.
도 18 내지 23은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 16의 XVII-XVII을 따라 잘라 도시한 단면도이다.
도 18에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124a, 124b)을 가지는 게이트선을 형성한다.
도 19에 도시한 바와 같이, 게이트 전극(124a, 124b)을 가지는 게이트선 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 도전막, 제2 도전막을 적층한다. 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 도전막은 티타늄으로 형성하고, 제2 도전막은 구리로 형성할 수 있다.
이후, 제2 도전막 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다.
이후, 감광막 패턴(52, 54)을 마스크로 하여 나머지 영역(C)의 제2 금속막 및 제1 금속막을 식각하여 제2 금속 패턴(174b) 및 제1 금속 패턴(174a)을 형성한다.
식각은 습식 식각으로 진행하여 감광막 패턴 아래에 언더컷이 형성될 수 있다.
이후 노출된 제2 금속 패턴(174b)의 측벽이 부식되는 것을 방지하기 위해서 제1 전처리를 실시한다. 제1 전처리는 전처리용 기체 분위기에 노출시키는 것으로 전처리용 기체로는 SF6 기체 또는 SF6와 He의 혼합 기체를 사용한다. 이때, 전처리는 약 10초 정도 진행한다.
본원 발명에서와 같이 SF6와 He를 포함하는 전처리용 기체를 사용하면 감광막 패턴(52, 54)에 영향을 미치지 않으므로 감광막 패턴의 폭이나 두께가 감소하지 않는다.
따라서 감광막 패턴의 두께가 얇은 부분(54)이 전처리용 식각 기체에 의해서 제거되어 하부 제2 금속 패턴이 노출되지 않으므로 제2 금속 패턴이 이후 공정시 사용하는 기체와 반응하여 불순물을 발생시키지 않는다.
다음 도 20에 도시한 바와 같이, 감광막 패턴(52, 54)을 마스크로 하여 나머지 영역(C)의 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴(164) 및 반도체(151a, 151b, 154a, 154b)를 형성한다. 이때 식각은 건식 식각으로 진행한다.
다음 도 21에 도시한 바와 같이, 에치백(etch back)으로 채널 부분의 감광막 패턴을 제거한다. 이때, 다른 부분의 감광막 패턴(52)도 일부 제거되어 감광막 패턴(52)의 두께 및 폭이 줄어든다.
이후, 에치백 시에 발생한 불순물로 인해서 채널부분이 오염되는 것을 방지하기 위해서 후처리 공정을 실시한다. 이러한 불순물은 후속 공정시에 식각을 방해하여 원하는 패턴으로 식각되지 않도록 할 수 있다. 그러나 본 발명의 실시예에서와 같이 후처리 공정으로 불순물을 제거함으로써 후속 공정의 식각 불량을 최소화할 수 있다.
후처리 공정은 SF6와 O2의 혼합 기체를 사용하고 SF6와 O2의 비율은 1:20 이상인 것이 바람직하다.
다음 도 22에 도시한 바와 같이, 감광막 패턴을 마스크로 제2 금속 패턴(174b)을 습식 식각하여 배선의 상부막(171ab, 171bb, 173ab, 175ab, 173bb, 175bb)을 형성한다.
이후 제1 전처리와 동일한 방법으로 제2 전처리를 실시한다. 제2 전처리는 필요에 따라서 생략할 수 있다.
다음 도 23에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제1 금속 패턴(174a) 및 비정질 규소 패턴(164)을 식각하여 배선의 하부막(171aa, 171ba, 173aa, 173ba, 175aa, 175ba) 및 저항성 접촉 부재(161a, 161b, 163a, 163b, 165a, 165b)를 형성한다.
다음 도 17에 도시한 바와 같이, 반도체의 돌출부(154)의 노출된 부분을 덮도록 하부 보호막(180p)을 형성하고, 색필터(230)를 형성한다.
이후 색필터(230)가 형성되지 않은 영역에 차광 부재(220)를 형성한 후 상부 보호막(180q)을 형성한다. 그리고 상부 보호막(180q)를 식각하여 접촉구멍(185a, 185b)를 형성한다. 그리고 보호막(180q) 위에 접촉 구멍(185a, 185b)을 통해서 드레인 전극(175a, 175b)과 각각 접촉하는 화소 전극(191a, 191b)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
3: 액정층 11, 21: 배향막
52, 54: 감광막 패턴 100: 하부 표시판
121: 게이트선 124a, 124b: 게이트 전극
150: 제1 비정질 규소막 151a, 151b, 154a, 154b: 반도체
160: 제2 비정질 규소막
161a, 161b, 163a, 163b, 165a, 165b: 저항성 접촉 부재
164: 비정질 규소 패턴 171a, 171b: 데이터선
173a, 173b: 소스 전극 174a: 제1 금속 패턴
174b: 제2 금속 패턴 175a, 175b: 드레인 전극
171ab, 171bb, 173ab, 175ab, 173bb, 175bb: 상부막
171aa, 171ba, 173aa, 173ba, 175aa, 175ba: 하부막
180q: 보호막 185a, 185b: 접촉 구멍
191: 화소 전극 191a: 제1 부화소 전극
191b: 제2 부화소 전극 200: 상부 표시판
220: 차광 부재 230: 색필터
270: 공통 전극

Claims (21)

  1. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계로서, 상기 제2 금속막은 구리로 형성하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제2 금속막 및 제1 금속막을 식각하여 제2 금속 패턴 및 제1 금속 패턴을 형성하는 단계,
    상기 제2 금속 패턴에 SF6와 He의 혼합 기체로 전처리하는 단계,
    상기 감광막 패턴을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계,
    상기 감광막 패턴의 제1 부분을 제거하는 단계,
    상기 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계,
    상기 제2 부분을 마스크로 상기 제1 금속 패턴 및 비정질 규소 패턴을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계,
    상기 제2 부분을 제거한 후 상기 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계,
    상기 보호막 위에 상기 접촉 구멍을 통해서 상기 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 전처리는 10초 동안 진행하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 감광막 패턴의 제1 부분을 제거하는 단계 시,
    상기 SF6와 O2의 혼합 기체를 사용하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 혼합 기체에서 O2에 대한 SF6의 비율이 1/20 이상인 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 데이터 배선용 상부막과 상기 데이터 배선용 하부막은 소스 전극을 가지는 데이터선, 소스 전극과 마주하는 드레인 전극을 이루고,
    상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 제1 금속막은 티타늄으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 습식 식각시 언더컷을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제1항에서,
    상기 하부막 및 저항성 접촉 부재를 형성하는 단계는
    건식 식각으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  9. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계로서, 상기 제2 금속막은 구리로 형성하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴, 제1 금속 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계,
    상기 감광막 패턴의 제1 부분을 제거하는 단계,
    상기 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계,
    상기 제2 부분을 마스크로 상기 제1 금속 패턴 및 비정질 규소 패턴을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계,
    상기 제2 부분을 제거한 후 상기 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계,
    상기 보호막 위에 상기 접촉 구멍을 통해서 상기 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계
    를 포함하고,
    상기 제1 부분을 제거하는 단계는 SF6와 O2의 혼합 기체를 사용하며, 상기 혼합 기체에서 O2에 대한 SF6의 비율이 1/20 이상인 박막 트랜지스터 표시판의 제조 방법.
  10. 삭제
  11. 제9항에서,
    상기 데이터 배선용 상부막과 상기 데이터 배선용 하부막은 소스 전극을 가지는 데이터선, 소스 전극과 마주하는 드레인 전극을 이루고,
    상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
  12. 제9항에서,
    상기 제1 금속막은 티타늄으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제9항에서,
    상기 습식 식각시 언더컷을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제9항에서,
    상기 하부막 및 저항성 접촉 부재를 형성하는 단계는
    건식 식각으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  15. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계로서, 상기 제2 금속막은 구리로 형성하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴, 제1 금속 패턴을 형성하는 단계,
    상기 제1 부분을 제거하는 단계,
    상기 제2 부분을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계,
    상기 기판을 O2와 He의 혼합 기체로 세정하는 단계,
    상기 제2 부분을 마스크로 상기 제2 금속 패턴을 습식 식각하여 데이터선 배선용 상부막을 형성하는 단계,
    상기 제2 부분을 마스크로 상기 제1 금속 패턴 및 비정질 규소 패턴을 식각하여 데이터 배선용 하부막 및 저항성 접촉 부재를 형성하는 단계,
    상기 제2 부분을 제거한 후 상기 데이터 배선용 상부막 위에 접촉구멍을 포함하는 보호막을 형성하는 단계,
    상기 보호막 위에 상기 접촉 구멍을 통해서 상기 데이터 배선용 상부막과 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 세정하는 단계는 O2를 500sccm~15,000sccm의 범위로 주입하고 He는 1000sccm으로 주입하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제15항에서,
    상기 제1 금속 패턴을 형성하는 단계 후,
    상기 제1 금속 패턴을 SF6 기체 또는 SF6와 He의 혼합 기체로 전처리하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제15항에서,
    상기 데이터 배선용 상부막과 상기 데이터 배선용 하부막은 소스 전극을 가지는 데이터선, 소스 전극과 마주하는 드레인 전극을 이루고,
    상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
  19. 제15항에서,
    상기 제1 금속막은 티타늄으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제15항에서,
    상기 습식 식각시 언더컷을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제15항에서,
    상기 하부막 및 저항성 접촉 부재를 형성하는 단계는
    건식 식각으로 형성하는 박막 트랜지스터 표시판의 제조 방법.


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