KR101750430B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 공정 시 반도체층의 측벽이 데이터선의 측벽에 대해 돌출하는 것을 최소화 하는 것으로서, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소층, 제2 비정질 규소층, 하부 데이터 금속층 및 상부 데이터 금속층을 순차적으로 형성하는 단계, 상부 데이터 금속층 위에 제1 부분과 제1 부분보다 두꺼운 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 상부 데이터 금속층 및 하부 데이터 금속층을 식각하여 제1 하부 데이터 금속 패턴 및 측벽이 돌출된 돌출부를 포함하는 제1 상부 데이터 금속 패턴을 형성하는 제1 식각 단계, 제1 감광막 패턴을 마스크로 하여 제1 비정질 규소층 및 제2 비정질 규소층을 식각하여 각각 제1 비정질 규소층 패턴 및 제2 비정질 규소층 패턴을 형성하는 제2 식각 단계, 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 제1 상부 데이터 금속 패턴을 식각하여 제2 상부 데이터 금속 패턴을 형성하는 제3 식각 단계, 제2 감광막 패턴을 마스크로 하여 제1 하부 데이터 금속 패턴, 제1 비정질 규소층 패턴 및 제2 비정질 규소층 패턴을 식각하여 반도체, 저항성 접촉층, 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 제4 식각 단계, 데이터선, 드레인 전극 및 게이트 절연막 위에 보호막을 형성하는 단계, 그리고 보호막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터 표시판(Thin Firm Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과, 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어져 있다.
박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 표시판을 형성할 때는 마스크 공정의 수를 줄이기 위하여 데이터선과 반도체층를 하나의 마스크로 형성한다. 즉, 데이터선의 측벽과 반도체층의 측벽이 일치한다. 하지만, 데이터 금속층의 식각 시 스큐(skew)의 증가로 인하여 반도체층의 측벽이 데이터 금속층의 측벽과 일치하지 않고, 일부 돌출하게 된다.
본 발명이 해결하려는 과제는 박막 트랜지스터 표시판의 제조 공정 시 반도체층의 측벽이 데이터선의 측벽에 대해 돌출하는 것을 최소화 하는 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소층, 제2 비정질 규소층, 하부 데이터 금속층 및 상부 데이터 금속층을 순차적으로 형성하는 단계, 상부 데이터 금속층 위에 제1 부분과 제1 부분보다 두꺼운 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 상부 데이터 금속층 및 하부 데이터 금속층을 식각하여 제1 하부 데이터 금속 패턴 및 측벽이 돌출된 돌출부를 포함하는 제1 상부 데이터 금속 패턴을 형성하는 제1 식각 단계, 제1 감광막 패턴을 마스크로 하여 제1 비정질 규소층 및 제2 비정질 규소층을 식각하여 각각 제1 비정질 규소층 패턴 및 제2 비정질 규소층 패턴을 형성하는 제2 식각 단계, 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 제1 상부 데이터 금속 패턴을 식각하여 제2 상부 데이터 금속 패턴을 형성하는 제3 식각 단계, 제2 감광막 패턴을 마스크로 하여 제1 하부 데이터 금속 패턴, 제1 비정질 규소층 패턴 및 제2 비정질 규소층 패턴을 식각하여 반도체, 저항성 접촉층, 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 제4 식각 단계, 데이터선, 드레인 전극 및 게이트 절연막 위에 보호막을 형성하는 단계, 그리고 보호막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
제1 상부 데이터 금속 패턴 및 제1 하부 데이터 금속 패턴은 제1 감광막 패턴에 대해 언더 컷이 형성될 수 있다.
제1 상부 데이터 금속 패턴 및 제1 하부 데이터 금속 패턴의 측벽은 제1 감광막 패턴 측벽 안쪽에 위치할 수 있다.
제1 상부 데이터 금속 패턴의 돌출부는 테이퍼져 있는 상부와, 역테이퍼져 있는 하부를 포함할 수 있다.
제1 상부 데이터 금속 패턴의 돌출부의 하부의 끝단과 상기 제1 하부 데이터 금속 패턴의 측벽이 일치할 수 있다.
상부 데이터 금속층은 구리 또는 구리 합금으로 형성되고, 하부 데이터 금속층은 티타늄 또는 티타늄 합금으로 형성할 수 있다.
제1 식각 단계 및 제3 식각 단계는 습식 식각 공정을 실시하고, 제2 식각 단계 및 제4 식각 단계는 건식 식각 공정을 실시할 수 있다.
제1 상부 데이터 금속 패턴의 돌출부의 하부의 끝단과 제2 감광막 패턴의 측벽의 위치가 동일할 수 있다.
제1 하부 데이터 금속 패턴의 측벽은 테이퍼져 있으며, 제1 상부 데이터 금속 패턴의 돌출부의 끝단 안쪽에 위치할 수 있다.
본 발명의 실시예에 의하면, 반도체층의 측벽이 데이터선의 측벽에 대해 돌출하는 것을 최소화할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 3 내지 도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 12의 (a)는 종래 기술에 따른 반도체층의 측벽 돌출부의 전자 현미경 사진이고, (b)는 본 발명의 실시예에 따른 반도체층의 측벽 돌출부의 전자 현미경 사진이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
유리 또는 플라스틱 따위의 절연 물질로 만들어진 기판(110) 위에 게이트 전극(124)을 포함하는 복수의 게이트선(121), 그 위에는 게이트 절연막(140), 복수의 반도체층(154), 복수의 저항성 접촉 부재(163, 165), 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 차례로 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있고, 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)을 포함한다. 드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막(171a, 173a, 175a)과 상부막(171b, 173b, 175b)로 이루어진 이중막으로 형성되어 있다. 하부막(171a, 173a, 175a)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있으며, 그 두께는 100 내지 500 Å이고, 상부막(171b, 173b, 175b)은 구리(Cu) 또는 구리 합금으로 이루어져 있으며, 그 두께는 1000 내지 5000 Å이다.
반도체층(154)는 게이트 전극(124) 위에 위치하며 그 위의 저항성 접촉 부재(163, 165)는 반도체층(154)와 데이터선(171) 및 드레인 전극(175) 사이에만 배치되어 이 둘 사이의 접촉 저항을 낮추어 준다.
여기서, 반도체층(154)의 측벽은 데이터선(171) 및 드레인 전극(175)의 측벽에 대해 돌출되어 있는데, 이러한 반도체층(154)의 측벽 돌출부는 약 0.8 ㎛ 정도이며, 이는 종래의 1.0 내지 1.2 ㎛ 비해 줄어든 수치이다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)와 함께 하나의 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 위에는 질화 규소 및 산화 규소 따위로 만들어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175)을 드러내는 접촉구(185)가 형성되어 있고, 보호막(180) 위에는 화소 전극(191)이 형성되어 있으며, 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있다.
그러면 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 3 내지 도 11을 도 1 및 도 2를 함께 참고하여 설명한다.
도 3 내지 도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
먼저 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121)을 형성한 후, 게이트선(121)을 포함한 절연 기판(110)의 전면에 게이트 절연막(140)을 형성한다.
이어서, 도 4에 도시한 바와 같이, 게이트 절연막(140) 위에 비정질 규소층(150), 불순물이 도핑된 비정질 규소층(160) 및 데이터 금속층(170)을 차례로 적층한다. 여기서, 데이터 금속층(170)은 티타늄(Ti) 또는 티타늄 합금으로 이루어진 하부 금속층(170p)과 구리(Cu) 또는 구리 합금으로 이루어진 상부 금속층(170r)을 포함한다.
데이터 금속층(170) 위에 두께가 서로 다른 제1 부분(50a) 및 제2 부분(50b)를 포함하는 제1 감광막 패턴(50)을 형성한다.
제1 감광막 패턴(50)은 감광막(도시하지 않음)을 도포하고 광투과 영역, 반투과 영역 및 광차단 영역을 가지는 하프톤(half-tone) 마스크를 사용하여 노광하고, 현상함으로서 형성한다. 하프톤 마스크의 반투과 영역은 반투명막 또는 슬릿 패턴을 이용하여 형성할 수 있다.
이어서, 도 5에 도시한 바와 같이, 제1 감광막 패턴(50)을 마스크로 하여 데이터 금속층(170)을 식각하는 제1 습식 식각 공정을 실시한다.
식각된 데이터 금속층(170)은 제1 감광막 패턴(50)에 대해 언더 컷이 형성된다. 이 때, 상부 금속층(170r)의 측벽은 돌출한 형상이고, 하부 금속층(170P)의 가장자리는 상부 금속층(170r)의 측벽에 비해 안쪽에 위치한다. 이러한 형상을 형성하기 위하여 제1 습식 식각 공정에는 황산암모늄((NH4)2S2O8) 12 wt%, 질산과 같은 무기산 2 wt %, 아세테이트염과 같은 유기산 1 wt %, 플루오르화 수소(HF) 1 wt%, 불화붕소산(HBF4) 0.7 wt% 및 물을 포함하는 식각액을 사용한다.
그러면, 상부 금속층(170r)의 측벽의 돌출 형상에 대해 도 6을 참고하여 상세하게 설명한다.
도 6에 도시한 바와 같이, 상부 금속층(170r)의 돌출 형상의 상부는 테이퍼져 있으며, 이 때의 각 A는 30도 내지 50도이다. 상부 금속층(170r)의 돌출 형상의 하부는 역 테이퍼져 있으며, 이 때의 각 B는 30도 내지 50도 이다. 또한, 상부 금속층(170r)의 돌출 형상의 상부의 안쪽과 상부 금속층(170r)의 돌출 형상의 하부의 안쪽을 연결하는 각 C는 거의 수직에 가깝다. 이러한 형상에 의해 이 후에 설명하는 반도체층(154)의 측벽 돌출부가 감소하는 효과가 있다.
이어서, 도 7에 도시한 바와 같이, 제1 감광막 패턴(50)을 마스크로 하여 비정질 규소층(150) 및 불순물이 도핑된 비정질 규소층(160)을 식각하는 제1 건식 식각 공정을 실시한다.
이어서, 도 8에 도시한 바와 같이, 제1 감광막 패턴(50)을 애싱하여 제1 부분(50a)의 일부와 제2 부분(50b)을 제거하여 제2 감광막 패턴(51)을 형성한다. 제2 감광막 패턴(51)은 이 후 형성되는 박막 트랜지스터의 채널에 대응되는 부분을 노출한다.
이 때, 제2 감광막 패턴의 측벽과 상부 금속층(170r)의 돌출된 측벽의 하부와 일치하게 한다.
이어서, 도 9에 도시한 바와 같이, 제2 감광막 패턴(51)을 마스크로 하여 상부 금속층(170r)을 식각하는 제2 습식 식각 공정을 실시한다. 이 때, 이 후 형성되는 박막 트랜지스터의 채널에 대응되는 부분을 노출한다.
이어서, 도 10에 도시한 바와 같이, 제2 감광막 패턴(51)을 마스크로하여 하부 금속층(170p), 불순물이 도핑된 비정질 규소층(160) 및 비정질 규소층(150)을 식각하는 제2 건식 식각 공정을 실시하여 소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175), 저항성 접촉층(163, 165) 및 반도체층(154)을 형성한다.
여기서, 반도체층(154)의 측벽 돌출부는 약 0.8 ㎛ 정도로 종래의 1.0 내지 1.2 ㎛ 비해 줄어들게 된다.
이어서, 도 11에 도시한 바와 같이, 제2 감광막 패턴(51)을 제거한 다음, 데이터선(171), 드레인 전극(175) 및 게이트 절연막(140)을 포함한 전면에 보호막(180)을 형성한다.
그러면, 도 12 및 표 1을 참고하여, 종래 기술과 본 발명의 따른 실시예의 반도체 측벽 돌출부를 비교한다.
도 12의 (a)는 종래 기술에 따른 반도체층의 측벽 돌출부의 전자 현미경 사진이고, (b)는 본 발명의 실시예에 따른 반도체층의 측벽 돌출부의 전자 현미경 사진이다.
표 1은 종래 기술에 따른 반도체층의 측벽 돌출부 및 본 발명의 실시예에 따른 반도체층의 측벽 돌출부와 그에 따른 식각 시간을 비교한 것이다.
식각 시간(sec.) 돌출부(㎛)
(a) 146.8 1.01
(b) 122.3 (17% 향상) 0.83 (18% 향상)
도 12 및 표 1에 제시되어 있는 것과 같이, 본 발명의 실시예에 따른 반도체층의 측벽 돌출부는 0.83 ㎛ 로, 종래의 1.01 ㎛에 비해 18% 줄어 들었음을 알 수 있고, 이에 따른 식각 시간 또한 17% 줄어 들었음을 알 수 있다.
그 다음, 도 2에 도시한 바와 같이, 드레인 전극(175)을 노출하는 접촉구(185)를 형성한 다음, 보호막(180) 위에 화소 전극(191)을 형성한다.
다음은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 도면이다.
도 13에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121)을 형성한 후, 게이트선(121)을 포함한 절연 기판(110)의 전면에 게이트 절연막(140)을 형성한다. 게이트 절연막(140) 위에 비정질 규소층(150), 불순물이 도핑된 비정질 규소층(160) 및 데이터 금속층(170)을 차례로 적층한다. 여기서, 데이터 금속층(170)은 티타늄(Ti) 또는 티타늄 합금으로 이루어진 하부 금속층(170p)과 구리(Cu) 또는 구리 합금으로 이루어진 상부 금속층(170r)을 포함한다.
데이터 금속층(170) 위에 두께가 서로 다른 제1 부분(50a) 및 제2 부분(50b)를 포함하는 제1 감광막 패턴(50)을 형성한다.
제1 감광막 패턴(50)은 감광막(도시하지 않음)을 도포하고 광투과 영역, 반투과 영역 및 광차단 영역을 가지는 하프톤(half-tone) 마스크를 사용하여 노광하고, 현상함으로서 형성한다. 하프톤 마스크의 반투과 영역은 반투명막 또는 슬릿 패턴을 이용하여 형성할 수 있다.
제1 감광막 패턴(50)을 마스크로 하여 데이터 금속층(170)을 식각하는 제1 습식 식각 공정을 실시한다.
식각된 데이터 금속층(170)은 제1 감광막 패턴(50)에 대해 언더 컷이 형성된다. 이 때, 하부 금속층(170p) 및 상부 금속층(170r)의 가장자리는 테이퍼진 형상이며, 하부 금속층(170p)이 상부 금속층(170r)보다 더 식각되어 하부 금속층(170p)은 상부 금속층(170r)에 대해 언더컷이 형성된다.
제1 습식 식각 공정에는 하부 금속층(170p)과 상부 금속층(170r)의 식각비가 다른 식각액을 사용한다. 즉, 하부 금속층(170p)이 식각 속도가 상부 금속층(170r)의 식각 속도보다 더 빠르다.
이어서, 도 14에 도시한 바와 같이, 제1 감광막 패턴(50)을 마스크로 하여 비정질 규소층(150) 및 불순물이 도핑된 비정질 규소층(160)을 식각하는 제1 건식 식각 공정을 실시한다.
이어서, 도 15에 도시한 바와 같이, 제1 감광막 패턴(50)을 애싱하여 제1 부분(50a)의 일부와 제2 부분(50b)을 제거하여 제2 감광막 패턴(51)을 형성한다. 제2 감광막 패턴(51)은 이 후 형성되는 박막 트랜지스터의 채널에 대응되는 부분을 노출한다. 이 때, 제2 감광막 패턴(51)의 가장자리 위치와 하부 금속층(170p)의 가장자리의 위치가 동일하게 된다.
이어서, 도 16에 도시한 바와 같이, 제2 감광막 패턴(51)을 마스크로 하여 상부 금속층(170r)을 식각하는 제2 습식 식각 공정을 실시한다.
이어서, 도 17 및 도 18에 도시한 바와 같이, 제2 감광막 패턴(51)을 마스크로하여 하부 금속층(170p), 불순물이 도핑된 비정질 규소층(160) 및 비정질 규소층(150)을 식각하는 제2 건식 식각 공정을 실시한다.
제2 건식 식각 공정은 우선 제2 감광막 패턴(51)을 마스크로하여 하부 금속층(170p)을 식각한다. 이 때, 불순물이 도핑된 비정질 규소층(160) 및 비정질 규소층(150)의 일부도 같이 식각된다.
그 다음, 제2 감광막 패턴(51)을 마스크로하여 불순물이 도핑된 비정질 규소층(160)을 식각하여 비정질 규소층(50)의 일부를 노출한다.
이 때, 비정질 규소층(150)의 일부도 같이 식각되어 소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175), 저항성 접촉층(163, 165) 및 반도체층(154)을 형성한다.
이어서, 도 2에 도시한 바와 같이, 제2 감광막 패턴(51)을 제거한 다음, 데이터선(171), 드레인 전극(175) 및 게이트 절연막(140)을 포함한 전면에 보호막(180)을 형성한다. 그리고, 드레인 전극(175)을 노출하는 접촉구(185)를 형성한 다음, 보호막(180) 위에 화소 전극(191)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. 예컨대, 본 실시예는 액정 표시 장치를 다루고 있으나, 본 발명은 박막 트랜지스터를 포함하는 다른 여러 종류의 표시 장치에 적용될 수 있다.
50: 제1 감광막 패턴 51: 제2 감광막 패턴
110: 기판 121: 게이트선
154: 반도체층 171: 데이터선
173: 소스 전극 175: 드레인 전극

Claims (16)

  1. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소층, 제2 비정질 규소층, 하부 데이터 금속층 및 상부 데이터 금속층을 순차적으로 형성하는 단계,
    상기 상부 데이터 금속층 위에 제1 부분과 제1 부분보다 두꺼운 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 상부 데이터 금속층 및 상기 하부 데이터 금속층을 식각하여 제1 하부 데이터 금속 패턴 및 측벽이 돌출된 돌출부를 포함하는 제1 상부 데이터 금속 패턴을 형성하는 제1 식각 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 제1 비정질 규소층 및 상기 제2 비정질 규소층을 식각하여 각각 제1 비정질 규소층 패턴 및 제2 비정질 규소층 패턴을 형성하는 제2 식각 단계,
    상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 제1 상부 데이터 금속 패턴을 식각하여 제2 상부 데이터 금속 패턴을 형성하는 제3 식각 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 제1 하부 데이터 금속 패턴, 상기 제1 비정질 규소층 패턴 및 상기 제2 비정질 규소층 패턴을 식각하여 반도체, 저항성 접촉층, 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 제4 식각 단계,
    상기 데이터선, 상기 드레인 전극 및 상기 게이트 절연막 위에 보호막을 형성하는 단계, 그리고
    상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 상부 데이터 금속 패턴 및 상기 제1 하부 데이터 금속 패턴은 상기 제1 감광막 패턴에 대해 언더 컷이 형성되는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 제1 상부 데이터 금속 패턴 및 상기 제1 하부 데이터 금속 패턴의 측벽은 상기 제1 감광막 패턴 측벽 안쪽에 위치하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 제1 상부 데이터 금속 패턴의 돌출부는 테이퍼져 있는 상부와, 역테이퍼져 있는 하부를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 제1 상부 데이터 금속 패턴의 돌출부의 하부의 끝단과 상기 제1 하부 데이터 금속 패턴의 측벽이 일치하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 상부 데이터 금속층은 구리 또는 구리 합금으로 형성되고, 상기 하부 데이터 금속층은 티타늄 또는 티타늄 합금으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 제1 식각 단계 및 상기 제3 식각 단계는 습식 식각 공정을 실시하고, 상기 제2 식각 단계 및 상기 제4 식각 단계는 건식 식각 공정을 실시하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 제1 상부 데이터 금속 패턴의 돌출부의 하부의 끝단과 상기 제2 감광막 패턴의 측벽의 위치가 동일한 박막 트랜지스터 표시판의 제조 방법.
  9. 제1항에서,
    상기 상부 데이터 금속층은 구리 또는 구리 합금으로 형성되고, 상기 하부 데이터 금속층은 티타늄 또는 티타늄 합금으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 제1 식각 단계 및 상기 제3 식각 단계는 습식 식각 공정을 실시하고, 상기 제2 식각 단계 및 상기 제4 식각 단계는 건식 식각 공정을 실시하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 제1 상부 데이터 금속 패턴의 돌출부의 하부의 끝단과 상기 제2 감광막 패턴의 측벽의 위치가 동일한 박막 트랜지스터 표시판의 제조 방법.
  12. 제1항에서,
    상기 제1 식각 단계 및 상기 제3 식각 단계는 습식 식각 공정을 실시하고, 상기 제2 식각 단계 및 상기 제4 식각 단계는 건식 식각 공정을 실시하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 제1 상부 데이터 금속 패턴의 측벽의 돌출부의 끝단과 상기 제2 감광막 패턴의 측벽의 위치가 동일한 박막 트랜지스터 표시판의 제조 방법.
  14. 제1항에서,
    상기 제1 상부 데이터 금속 패턴의 돌출부는 테이퍼져 있는 상부와, 역테이퍼져 있는 하부를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 제1 상부 데이터 금속 패턴의 돌출부의 하부의 끝단과 상기 제1 하부 데이터 금속 패턴의 측벽이 일치하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제1항에서,
    상기 제1 하부 데이터 금속 패턴의 측벽은 테이퍼져 있으며, 상기 제1 상부 데이터 금속 패턴의 돌출부의 끝단 안쪽에 위치하는 박막 트랜지스터 표시판의 제조 방법.
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