KR101574131B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents
박막 트랜지스터 표시판의 제조 방법 Download PDFInfo
- Publication number
- KR101574131B1 KR101574131B1 KR1020090108026A KR20090108026A KR101574131B1 KR 101574131 B1 KR101574131 B1 KR 101574131B1 KR 1020090108026 A KR1020090108026 A KR 1020090108026A KR 20090108026 A KR20090108026 A KR 20090108026A KR 101574131 B1 KR101574131 B1 KR 101574131B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- photoresist pattern
- pattern
- forming
- data metal
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 91
- 239000002184 metal Substances 0.000 claims abstract description 91
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 64
- 239000010408 film Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000010949 copper Substances 0.000 claims abstract description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052802 copper Inorganic materials 0.000 claims abstract description 17
- 229910000881 Cu alloy Inorganic materials 0.000 claims abstract description 16
- 230000002950 deficient Effects 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000003960 organic solvent Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 3
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000002161 passivation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910000431 copper oxide Inorganic materials 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229960002050 hydrofluoric acid Drugs 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 비정질 규소층, 하부 데이터 금속층 및 상부 데이터 금속층을 순차적으로 형성하는 단계, 상기 상부 데이터 금속층 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 검사하여 상기 제1 감광막 패턴이 불량인 경우 상기 불량 제1 감광막 패턴을 제거하는 단계, 상기 상부 데이터 금속층 위에 보조 금속층을 형성하는 단계, 상기 보조 금속층 위에 제2 감광막 패턴을 형성하는 단계를 포함하는 것이 바람직하다. 따라서, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 4 마스크 공정에서 구리 또는 구리 합금으로 형성한 데이터 금속층을 데이터선으로 패터닝하기 위한 감광막 패턴의 불량 시 불량 감광막 패턴을 제거한 후 데이터 금속층 위에 보조막을 형성하여 불량 감광막 패턴 제거 시 사용되는 식각액에 의해 데이터선이 단선되는 불량을 방지할 수 있다.
박막 트랜지스터 표시판, 구리, Cu, rework, 불량 감광막 패턴
Description
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터 표시판(Thin Firm Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과, 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어져 있다.
박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 표시판을 형성할 때 마스크 공정의 수를 줄여 제조 시간 및비용을 절감하기 위하여 데이터선과 반도체층을 하나의 마스크로 형성하는 4 마스크 공정을 사용한다. 4 마스크 공정에서 데이터 금속층을 데이터선으로 패터닝하기 위한 감광막 패턴이 제대로 형성되지 않은 경우에는 이러한 불량 감광막 패턴을 제거한 후 다시 감광막 패턴을 형성하는 공정을 진행한다. 이 때, 구리 또는 구리 합금을 이용하여 데이터선을 형성하는 경우에는 불량 감광막 패턴을 제거하기 위한 식각액에 구리 또는 구리 합금이 취약하여 데이터선이 손상되기 쉬우며, 특히 데이터선 중 단차가 형성된 부분에서 단선이 일어나기 쉽다. 또한, 구리 또는 구리 합금을 이용하여 데이터선을 형성하는 4 마스크 공정에서는 데이터 금속층을 데이터선으로 패터닝하는 단계에서 2회의 습식 식각 공정을 진행하므로 데이터선이 단선될 위험이 더욱 높아진다.
본 발명이 해결하고자 하는 과제는 4 마스크 공정에서 구리 또는 구리 합금으로 형성한 데이터선이 불량 감광막 패턴의 재형성 공정에 의해 단선되는 불량을 제거하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 비정질 규소층, 하부 데이터 금속층 및 상부 데이터 금속층을 순차적으로 형성하는 단계, 상기 상부 데이터 금속층 위에 제1 감광막 패 턴을 형성하는 단계, 상기 제1 감광막 패턴을 검사하여 상기 제1 감광막 패턴이 불량인 경우 상기 불량 제1 감광막 패턴을 제거하는 단계, 상기 상부 데이터 금속층 위에 보조 금속층을 형성하는 단계, 상기 보조 금속층 위에 제2 감광막 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
상기 보조 금속층은 상기 상부 데이터 금속층과 동일한 물질로 형성하고, 상기 상부 데이터 금속층은 구리 또는 구리 합금으로 형성하며, 상기 하부 데이터 금속층은 티타늄 또는 티타늄 합금으로 형성하는 것이 바람직하다.
상기 제1 감광막 패턴을 제거한 후 상기 상부 데이터 금속층 위를 불산 또는 유기 용제로 세척하는 공정을 더 포함하는 것이 바람직하다.
상기 제2 감광막 패턴은 상기 제1 감광막 패턴과 동일한 것이 바람직하다.
상기 상부 데이터 금속층과 상기 보조 금속층 사이에는 상기 상부 데이터 금속층의 산화막이 형성되는 것이 바람직하다.
상기 제2 감광막 패턴을 마스크로 하여 상기 보조 금속층, 상부 데이터 금속층 및 상기 하부 데이터 금속층을 식각하여 제1 보조 금속 패턴, 제1 상부 데이터 금속 패턴 및 제1 하부 데이터 금속 패턴을 형성하는 제1 식각 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 비정질 규소층을 식각하여 비정질 규소층 패턴을 형성하는 제2 식각 단계, 상기 제2 감광막 패턴을 애싱하여 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 제1 보조 금속 패턴 및 제1 상부 데이터 금속 패턴을 식각하여 제2 보조 금속 패턴 및 제2 상부 데이터 금속 패턴을 형성하는 제3 식각 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 제1 하부 데이터 금속 패턴, 상기 비정질 규소층 패턴을 식각하여 반도체층 및 데이터선을 형성하는 제4 식각 단계를 포함하는 것이 바람직하다.
상기 제1 식각 단계 및 상기 제3 식각 단계는 습식 식각 공정을 진행하고, 상기 제2 식각 단계 및 상기 제4 식각 단계는 건식 식각 공정을 진행하는 것이 바람직하다.
상기 제2 감광막 패턴은 제1 부분과 제1 부분보다 두꺼운 제2 부분을 가지는 것이 바람직하다.
본 발명의 실시예에 의하면, 4 마스크 공정에서 구리 또는 구리 합금으로 형성한 데이터 금속층을 데이터선으로 패터닝하기 위한 감광막 패턴의 불량 시 불량 감광막 패턴을 제거한 후 데이터 금속층 위에 보조막을 형성하여 불량 감광막 패턴 제거 시 사용되는 식각액에 의해 데이터선이 단선되는 불량을 방지할 수 있다.
또한, 4 마스크 공정에서 구리 또는 구리 합금으로 형성한 데이터 금속층을 데이터선으로 패터닝하기 위한 감광막 패턴의 불량 시 불량 감광막 패턴을 제거한 후 데이터 금속층 위에 보조막을 형성하고 감광막 패턴을 재형성함으로써 불량 감광막 패턴의 제거가 이 후 공정에 미치는 영향을 최소화하여 수율을 향상시킬 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
유리 또는 플라스틱 따위의 절연 물질로 만들어진 기판(110) 위에 게이트 전극(124)을 포함하는 복수의 게이트선(121), 그 위에는 게이트 절연막(140), 복수의 반도체층(154), 복수의 저항성 접촉 부재(163, 165), 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 차례로 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있고, 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)을 포함한다. 드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부 데이터막(171p, 173p, 175p), 상부 데이터막(171q1, 173q1, 175q1), 데이터 산화막(171r, 173r, 175r) 및 보조막(171q1, 173q2, 175q2)으로 이루어져 있다. 하부 데이터막(171p, 173p, 175p)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있으며, 그 두께는 100 내지 500 Å이고, 상부 데이터막(171q1, 173q1, 175q1)은 구리(Cu) 또는 구리 합금으로 이루어져 있으며, 그 두께는 1000 내지 5000 Å이다.
그리고, 데이터 산화막(171r, 173r, 175r)은 구리 또는 구리 합금의 산화막(CuOx)이며, 보조막(171q1, 173q2, 175q2)은 상부 데이터막(171q1, 173q1, 175q1)과 동일한 물질로 이루어지며, 그 두께는 10 내지 1000Å인 것이 바람직하다. 보조막(171q1, 173q2, 175q2)의 두께가 10Å보다 작은 경우 식각 공정에서 손상되어 단선되기 쉽고, 보조막(171q1, 173q2, 175q2)의 두께가 1000Å보다 큰 경우에는 식각 공정에서 용이하게 식각되지 않아 패턴이 불량해지기 쉽다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30도 내지 약 80도인 것이 바람직하다. 이 때, 상부 데이터막(171q1, 173q1, 175q1)과 데이터 산화막(171r, 173r, 175r)의 측면의 경사각은 서로 다를 수 있고, 보조막(171q1, 173q2, 175q2)과 데이터 산화막(171r, 173r, 175r)의 측면의 경사각은 서로 다를 수 있다. 이는 상부 데이터막(171q1, 173q1, 175q1) 및 보조막(171q1, 173q2, 175q2)은 구리(Cu) 또는 구리 합금으로 이루어져 있으나, 데이터 산화막(171r, 173r, 175r)은 구리 산화막으로 이루어져 있으므로 습식 식각 시 식각률이 서로 다르기 때문이다.
반도체층(154)은 게이트 전극(124) 위에 위치하며 소스 전극(173) 및 드레인 전극(175) 사이에 위치하는 채널부를 포함한다. 데이터선(171)은 반도체층(154)의 채널부를 제외하고 반도체층(154)과 동일한 패턴으로 형성되어 있다.
이 때, 하부 데이터막(171p, 173p, 175p)의 측면의 경계선과 상부 데이터막(171q1, 173q1, 175q1)의 측면의 경계선은 서로 다르며, 하부 데이터막(171p, 173p, 175p)의 측면과 상부 데이터막(171q1, 173q1, 175q1)의 측면은 계단 형상으로 연결되어 있다. 이는 구리(Cu) 또는 구리 합금으로 이루어진 상부 데이터막(171q1, 173q1, 175q1)은 건식 식각을 진행하기 어려워 습식 식각으로만 진행해야 하기 때문이다.
반도체층(154) 위의 저항성 접촉 부재(163, 165)는 반도체층(154)과 데이터선(171) 및 드레인 전극(175) 사이에만 배치되어 이 둘 사이의 접촉 저항을 낮추어 준다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)와 함께 하나의 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널부(channel)는 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 위에는 질화 규소 및 산화 규소 따위로 만들어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175)을 드러내는 접촉구(185)가 형성되어 있고, 보호막(180) 위에는 화소 전극(191)이 형성되어 있으며, 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있다.
그러면 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 3 내지 도 13을 도 1 및 도 2를 함께 참고하여 설명한다.
도 3 내지 도 13은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
먼저 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121)을 형성한 후, 게이트선(121)을 포함한 절연 기판(110)의 전면에 게이트 절연막(140)을 형성한다.
이어서, 도 4에 도시한 바와 같이, 게이트 절연막(140) 위에 비정질 규소층(150), 불순물이 도핑된 비정질 규소층(160) 및 데이터 금속층(170)을 차례로 적층한다. 여기서, 데이터 금속층(170)은 티타늄(Ti) 또는 티타늄 합금으로 이루어진 하부 데이터 금속층(170p)과 구리(Cu) 또는 구리 합금으로 이루어진 상부 데이터 금속층(170q1)을 포함한다.
상부 데이터 금속층(170q1) 위에 두께가 서로 다른 제1 부분(40a) 및 제2 부분(40b)를 포함하는 제1 감광막 패턴(40)을 형성한다.
제1 감광막 패턴(40)은 감광막(도시하지 않음)을 도포하고 광투과 영역, 반투과 영역 및 광차단 영역을 가지는 하프톤(half-tone) 마스크를 사용하여 노광하고, 현상함으로서 형성한다. 하프톤 마스크의 반투과 영역은 반투명막 또는 슬릿 패턴을 이용하여 형성할 수 있다.
다음으로, 도 5에 도시한 바와 같이, 제1 감광막 패턴(40)을 검사하여 제1 감광막 패턴(40)이 제대로 형성되지 않은 경우, 유기 용제 등을 이용하여 제1 감광 막 패턴(40)을 제거한다.
이 때, 제1 감광막 패턴(40)을 제거하는 유기 용제 등에 의해 제1 감광막 패턴(40)의 아래에 위치하는 상부 데이터 금속층(170q1)이 손상을 입어 단선될 수 있다. 특히, 상부 데이터 금속층(170q1) 중 단차가 형성된 부분에서 단선되기 쉽다. 도 5에는 상부 데이터 금속층(170q1) 의 단선부(17)를 표시하였다.
그리고, 구리(Cu) 또는 구리 합금으로 이루어진 상부 데이터 금속층(170q1)은 유기물 흡착이 심하여 상부 데이터 금속층(170q1) 위에 제1 감광막 패턴(40)의 잔여물이 남아 있을 수 있으므로 불산(HF) 또는 유기 용제를 이용하여 제1 감광막 패턴(40)의 잔여물을 제거한다.
다음으로, 도 6에 도시한 바와 같이, 상부 데이터 금속층(170q1) 위에 10 내지 1000Å의 두께로 보조 금속층(170q2)을 형성한다.
이 때, 보조 금속층(170q2)이 형성되기 전에 노출된 상부 데이터 금속층(170q1) 위에는 데이터 산화층(170r)이 형성될 수 있다. 데이터 산화층(170r)은 상부 데이터 금속층(170q1)의 산화막이다.
다음으로, 도 7에 도시한 바와 같이, 보조 금속층(170q2) 위에 두께가 서로 다른 제1 부분(50a) 및 제2 부분(50b)를 포함하는 제2 감광막 패턴(50)을 형성한다. 제2 감광막 패턴(50)은 제1 감광막 패턴(40)과 동일하다. 보조 금속층(170q2)은 제2 감광막 패턴(50)과의 접착력이 강하므로 식각액 등이 보조 금속층(170q2) 및 상부 데이터 금속층(170q1)으로 침투하는 것을 방지할 수 있다.
이어서, 도 8에 도시한 바와 같이, 제2 감광막 패턴(50)을 마스크로 하여 데 이터 금속층(170)을 식각하는 제1 습식 식각 공정을 실시한다.
식각된 데이터 금속층(170)은 제2 감광막 패턴(50)에 대해 언더 컷이 형성된다. 이 때, 상부 데이터 금속층(170q1)과 데이터 산화층(170r)의 측면의 경사각은 서로 다를 수 있고, 보조 금속층(170q2)과 데이터 산화층(170r)의 측면의 경사각은 서로 다를 수 있다. 이는 상부 데이터 금속층(170q1) 및 보조 금속층(170q2)은 구리(Cu) 또는 구리 합금으로 이루어져 있으나, 데이터 산화층(170r)은 구리 산화물로 이루어져 있으므로 습식 식각 시 식각률이 서로 다르기 때문이다.
이어서, 도 9에 도시한 바와 같이, 제2 감광막 패턴(50)을 마스크로 하여 비정질 규소층(150) 및 불순물이 도핑된 비정질 규소층(160)을 식각하는 제1 건식 식각 공정을 실시한다.
이어서, 도 10에 도시한 바와 같이, 제2 감광막 패턴(50)을 애싱(ashing)하여 제1 부분(50a)의 일부와 제2 부분(50b)을 제거하여 제3 감광막 패턴(51)을 형성한다. 제3 감광막 패턴(51)은 이 후 형성되는 박막 트랜지스터의 채널부에 대응되는 부분을 노출한다.
이어서, 도 11에 도시한 바와 같이, 제3 감광막 패턴(51)을 마스크로 하여 상부 데이터 금속층(170q1), 데이터 산화층(170r) 및 보조 금속층(170q2)을 식각하는 제2 습식 식각 공정을 실시한다. 이 때, 이 후 형성되는 박막 트랜지스터의 채널부에 대응되는 부분을 노출한다.
이어서, 도 12에 도시한 바와 같이, 제3 감광막 패턴(51)을 마스크로 하여 하부 데이터 금속층(170p), 불순물이 도핑된 비정질 규소층(160) 및 비정질 규소 층(150)을 식각하는 제2 건식 식각 공정을 실시한다.
제2 건식 식각 공정은 우선 제3 감광막 패턴(51)을 마스크로 하여 하부 데이터 금속층(170p)을 식각한다. 이 때, 불순물이 도핑된 비정질 규소층(160) 및 비정질 규소층(150)의 일부도 같이 식각된다.
그 다음, 제3 감광막 패턴(51)을 마스크로 하여 불순물이 도핑된 비정질 규소층(160)을 식각하여 비정질 규소층(150)의 일부를 노출한다.
이 때, 박막 트랜지스터의 채널부에 대응되는 부분의 비정질 규소층(150)의 일부도 같이 식각되어 소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175), 저항성 접촉층(163, 165) 및 반도체층(154)을 형성한다.
이어서, 도 13에 도시한 바와 같이, 제3 감광막 패턴(51)을 제거한 다음, 데이터선(171), 드레인 전극(175) 및 게이트 절연막(140)을 포함한 전면에 보호막(180)을 형성한다.
그 다음, 도 2에 도시한 바와 같이, 드레인 전극(175)을 노출하는 접촉구(185)를 형성한 다음, 보호막(180) 위에 화소 전극(191)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. 예컨대, 본 실시예는 액정 표시 장치를 다루고 있으나, 본 발명은 박막 트랜지스터를 포함하는 다른 여러 종류의 표시 장치에 적용될 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 3 내지 도 13은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
<주요 도면 부호의 설명>
40: 제1 감광막 패턴 50: 제2 감광막 패턴
51: 제3 감광막 패턴 110: 기판
121: 게이트선 54: 반도체층
171: 데이터선 173: 소스 전극
175: 드레인 전극
Claims (10)
- 기판 위에 게이트선을 형성하는 단계,상기 게이트선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 비정질 규소층, 하부 데이터 금속층 및 상부 데이터 금속층을 순차적으로 형성하는 단계,상기 상부 데이터 금속층 위에 제1 감광막 패턴을 형성하는 단계,상기 제1 감광막 패턴을 검사하여 상기 제1 감광막 패턴이 불량인 경우 상기 불량 제1 감광막 패턴을 제거하는 단계,상기 상부 데이터 금속층 위에 보조 금속층을 형성하는 단계,상기 보조 금속층 위에 제2 감광막 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 보조 금속층은 상기 상부 데이터 금속층과 동일한 물질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제2항에서,상기 상부 데이터 금속층은 구리 또는 구리 합금으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제3항에서,상기 하부 데이터 금속층은 티타늄 또는 티타늄 합금으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제4항에서,상기 제1 감광막 패턴을 제거한 후 상기 상부 데이터 금속층 위를 불산 또는 유기 용제로 세척하는 공정을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제4항에서,상기 제2 감광막 패턴은 상기 제1 감광막 패턴과 동일한 박막 트랜지스터 표시판의 제조 방법.
- 제6항에서,상기 상부 데이터 금속층과 상기 보조 금속층 사이에는 상기 상부 데이터 금속층의 산화막이 형성되는 박막 트랜지스터 표시판의 제조 방법.
- 제6항에서,상기 제2 감광막 패턴을 마스크로 하여 상기 보조 금속층, 상부 데이터 금속층 및 상기 하부 데이터 금속층을 식각하여 제1 보조 금속 패턴, 제1 상부 데이터 금속 패턴 및 제1 하부 데이터 금속 패턴을 형성하는 제1 식각 단계,상기 제2 감광막 패턴을 마스크로 하여 상기 비정질 규소층을 식각하여 비정질 규소층 패턴을 형성하는 제2 식각 단계,상기 제2 감광막 패턴을 애싱하여 제3 감광막 패턴을 형성하는 단계,상기 제3 감광막 패턴을 마스크로 하여 상기 제1 보조 금속 패턴 및 제1 상부 데이터 금속 패턴을 식각하여 제2 보조 금속 패턴 및 제2 상부 데이터 금속 패턴을 형성하는 제3 식각 단계,상기 제3 감광막 패턴을 마스크로 하여 상기 제1 하부 데이터 금속 패턴, 상기 비정질 규소층 패턴을 식각하여 반도체층 및 데이터선을 형성하는 제4 식각 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서,상기 제1 식각 단계 및 상기 제3 식각 단계는 습식 식각 공정을 진행하고, 상기 제2 식각 단계 및 상기 제4 식각 단계는 건식 식각 공정을 진행하는 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서,상기 제2 감광막 패턴은 제1 부분과 제1 부분보다 두꺼운 제2 부분을 가지는 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090108026A KR101574131B1 (ko) | 2009-11-10 | 2009-11-10 | 박막 트랜지스터 표시판의 제조 방법 |
US12/821,668 US8304299B2 (en) | 2009-11-10 | 2010-06-23 | Thin film transistor substrate and manufacturing method thereof |
US13/604,082 US8686423B2 (en) | 2009-11-10 | 2012-09-05 | Thin film transistor substrate and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090108026A KR101574131B1 (ko) | 2009-11-10 | 2009-11-10 | 박막 트랜지스터 표시판의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110051446A KR20110051446A (ko) | 2011-05-18 |
KR101574131B1 true KR101574131B1 (ko) | 2015-12-04 |
Family
ID=43973495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090108026A KR101574131B1 (ko) | 2009-11-10 | 2009-11-10 | 박막 트랜지스터 표시판의 제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8304299B2 (ko) |
KR (1) | KR101574131B1 (ko) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08248442A (ja) | 1995-03-13 | 1996-09-27 | Toshiba Corp | 液晶表示装置 |
KR100382955B1 (ko) * | 2000-10-10 | 2003-05-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
KR100938885B1 (ko) * | 2003-06-30 | 2010-01-27 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 제조방법 |
KR100939560B1 (ko) * | 2003-06-30 | 2010-01-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 제조방법 |
CN101137933A (zh) * | 2005-03-11 | 2008-03-05 | Lg化学株式会社 | 具有银覆盖的电极的lcd器件 |
JP4543385B2 (ja) * | 2005-03-15 | 2010-09-15 | 日本電気株式会社 | 液晶表示装置の製造方法 |
KR101257811B1 (ko) * | 2006-06-30 | 2013-04-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
KR101392629B1 (ko) | 2007-10-11 | 2014-05-07 | 동우 화인켐 주식회사 | 레지스트 박리액 조성물 및 이를 이용한 레지스트의박리방법 |
-
2009
- 2009-11-10 KR KR1020090108026A patent/KR101574131B1/ko active IP Right Grant
-
2010
- 2010-06-23 US US12/821,668 patent/US8304299B2/en active Active
-
2012
- 2012-09-05 US US13/604,082 patent/US8686423B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20130001567A1 (en) | 2013-01-03 |
KR20110051446A (ko) | 2011-05-18 |
US8686423B2 (en) | 2014-04-01 |
US20110108839A1 (en) | 2011-05-12 |
US8304299B2 (en) | 2012-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100937173B1 (ko) | 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 | |
US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
WO2017054384A1 (zh) | 一种阵列基板及其制作方法、显示面板 | |
CN107146818B (zh) | 一种薄膜晶体管、其制作方法、阵列基板及显示装置 | |
JP2009070861A (ja) | 表示装置 | |
JP4007074B2 (ja) | 表示装置の製造方法 | |
JP4646420B2 (ja) | 薄膜トランジスタアレイ基板およびそれを用いた表示装置 | |
KR101750430B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
JP4309331B2 (ja) | 表示装置の製造方法及びパターン形成方法 | |
CN107247376B (zh) | Tft基板的制作方法及液晶显示装置的制作方法 | |
KR100905052B1 (ko) | 몰리브덴/구리 배선의 제조 방법 | |
KR101574131B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
KR101903671B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
KR100848506B1 (ko) | 픽셀 구조체 제조방법 | |
JP4892830B2 (ja) | 薄膜トランジスタの製造方法 | |
US6087272A (en) | Method of producing thin film transistor | |
KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
JP2006285163A (ja) | 薄膜トランジスタアレイの製造方法 | |
KR20120064998A (ko) | 기판 평탄화 방법 | |
JP4245850B2 (ja) | 電子装置の製造方法 | |
KR100336890B1 (ko) | 박막트랜지스터액정표시소자의제조방법 | |
WO2014015622A1 (zh) | Tft阵列基板、制造方法及液晶显示装置 | |
KR100242946B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
KR100341129B1 (ko) | 박막 트랜지스터-액정 표시 장치의 제조방법 | |
KR100391156B1 (ko) | 액정표시장치용 어레이 패널 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
FPAY | Annual fee payment |
Payment date: 20181101 Year of fee payment: 4 |