JP2006285163A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法 Download PDFInfo
- Publication number
- JP2006285163A JP2006285163A JP2005132986A JP2005132986A JP2006285163A JP 2006285163 A JP2006285163 A JP 2006285163A JP 2005132986 A JP2005132986 A JP 2005132986A JP 2005132986 A JP2005132986 A JP 2005132986A JP 2006285163 A JP2006285163 A JP 2006285163A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- thin film
- film transistor
- array substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 239000010409 thin film Substances 0.000 title claims abstract description 53
- 239000010410 layer Substances 0.000 claims abstract description 332
- 238000000034 method Methods 0.000 claims abstract description 144
- 239000000758 substrate Substances 0.000 claims abstract description 99
- 229910052751 metal Inorganic materials 0.000 claims abstract description 88
- 239000002184 metal Substances 0.000 claims abstract description 88
- 238000000059 patterning Methods 0.000 claims abstract description 79
- 239000011229 interlayer Substances 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 71
- 238000002161 passivation Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 21
- 238000004380 ashing Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 description 30
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000011651 chromium Substances 0.000 description 7
- 229910000838 Al alloy Inorganic materials 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- 229910000599 Cr alloy Inorganic materials 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000000788 chromium alloy Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000002310 reflectometry Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Abstract
【解決手段】第1金属層32、ゲート絶縁層34、半導体層36、オームコンタクト層38、及び第2金属層40が基板の上方に順に形成され、第1パターン化プロセスが実行されてソース/ドレイン電極領域51、53,走査線領域45、データ線領域47、ターミナルコンタクト領域55及び画素領域49が画定される。層間絶縁層60が形成され、第2パターン化プロセスが実行されてソース/ドレインコンタクトホール66、データ線コンタクトホール68、及びターミナルコンタクトホール65が画定される。第3パターン化プロセスが実行されて薄膜トランジスタ1、走査線2、データ線3、ターミナルコンタクト4及び画素電極5が形成される。
【選択図】図5
Description
図5から図10は本実施例のプロセスフローを示す図である。図5及び6Aから6DはTFTアレイ基板製造方法の第1パターン化プロセスのプロセスフローを示す。図5は本実施例の第1パターン化プロセスのTFTアレイ基板上のレイアウトを示す平面図である。及び図6Aから図6Dは本実施あ例の第1パターン化プロセスのプロセスフローを示す断面図である。
更に、TFTアレイが反射型液晶ディスプレイ装置に使用される時、画素電極は金属で形成されうる。上述のTFTアレイの製造方法は通常、以下に説明するように第3パターン化プロセスがやや異なる以外は実施例1の方法と同じである。
本実施例はほとんどが実施例1と同じであるが、パターン化プロセスに使用されるマスクのパターンが以下のように僅かに改変されている。実施例3と同じ図面、及び符号を参照して説明する。
2 走査線
3 データ線
4 ターミナルコンタクト
5 画素電極
6 ガラス基板
12 ゲート電極
14 ゲート絶縁層
16 アモルファスシリコン層
18 金属層
20 金属層
22 スリット
24 ソース
26 ドレイン
28 パッシベーション層
30 基板
32 第1金属層
32’ ゲート電極
33 ゲート電極
34 ゲート絶縁層
36 半導体層
37 チャネル
38 半導体層
40 第2金属層
41 所定のTFT領域
42 第1領域
43 第1ホトレジスト層
44 第2領域
45 走査線領域
47 データ線領域
49 画素領域
51 ソース電極領域
52 ソース電極
53 ドレイン電極領域
54 ドレイン電極
55 ターミナルコンタクト領域
60 層間絶縁層
62 第3領域
63 第2ホトレジスト層
64 第4領域
65 所定のターミナルコンタクトホール領域
66 コンタクトホール
67 ターミナルコンタクトホール
68 コンタクトホール
69 所定の非接続領域
72 透明導電層
74 第3金属層
76 パッシベーション層
82 第5領域
83 第3ホトレジスト層
84 第6領域
85 所定のソース/ドレイン非接続領域
Claims (20)
- 薄膜トランジスタアレイ基板の製造方法であって、以下のステップ、即ち、
基板を提供し、
第1金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第2金属層を該基板の上方に形成し、その後、第1パターン化プロセスを実行してソース/ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を画定し、
層間絶縁層を基板の上方に形成し、第2パターン化プロセスを実行してソース/ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを画定し、
透明導電層、第3金属層、及び基板を保護するためのパッシベーション層を形成し、ソース/ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールの間の電気的接続を達成し、第3パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び画素電極を形成するステップを包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項1記載の薄膜トランジスタアレイ基板の製造方法において、第1パターン化プロセスは、
第1領域と第1領域より厚さが薄い第2領域とを具えた第1ホトレジスト層を、一部の第2金属層の上に形成し、
第1ホトレジスト層で被覆されていない第2金属層、オームコンタクト層、半導体層、ゲート絶縁層及び第1金属層をエッチングして所定のTFT領域、走査線領域、データ線領域、及び画素領域を画定し、
第1ホトレジスト層の第2領域を除去して第2金属層を露出させ、その後、露出した第2金属層とその下のオームコンタクト層をエッチングしてソース/ドレイン電極領域とターミナルコンタクト領域を画定する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項1記載の薄膜トランジスタアレイ基板の製造方法において、第1パターン化プロセスは、
一部の層間絶縁層の上に、第3領域と第3領域より厚さが薄い第4領域とを具えた第2ホトレジスト層を形成し、
第2ホトレジスト層に被覆されていない層間絶縁層と半導体層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第2ホトレジスト層の第4領域を除去して層間絶縁層を露出させ、それから所定のターミナルコンタクトホール領域内の露出した層間絶縁層、その下の半導体層、ゲート絶縁層をエッチングしてソース/ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを形成する工程、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項1記載の薄膜トランジスタアレイ基板の製造方法において、第2パターン化プロセスが、
一部の層間絶縁層の上に、第3領域と第3領域より厚さが薄い第4領域とを具えた第2ホトレジスト層を形成し、
第2ホトレジスト層に被覆されていない層間絶縁層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第2ホトレジスト層の第4領域を除去して層間絶縁層を露出させ、それから所定のターミナルコンタクトホール領域内の露出した層間絶縁層、ゲート絶縁層、及び半導体層をエッチングしてソース/ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを形成する工程、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項1記載の薄膜トランジスタアレイ基板の製造方法において、第3パターン化プロセスは、
一部のパッシベーション層の上に、第5領域と第5領域より厚さが薄い第6領域とを具えた第3ホトレジスト層を形成し、
第3ホトレジスト層に被覆されていないパッシベーション層及び第3金属層をエッチングして透明導電層を露出させて所定のソース/ドレイン不接続領域を画定する工程、
第3ホトレジスト層の第6領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングし、
所定のソース/ドレイン不接続領域内の露出した透明導電層をエッチングして、ソース電極とドレイン電極間の電気的接続をTFT領域と走査線領域間の電気的接続と同様に終結させ、
露出した第3金属層をエッチングしてターミナルコンタクト領域と画素領域内の透明導電層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト、及び画素電極を形成する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項2記載の薄膜トランジスタアレイ基板の製造方法において、第1ホトレジスト層の第2領域は灰化により除去されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
- 請求項2記載の薄膜トランジスタアレイ基板の製造方法において、第1ホトレジスト層は、実質的透明領域、部分的透明領域、及び実質的不透明領域を包含するマスクを使用して形成され、該実質的不透明領域は第1領域に対応し、部分的透明領域は第2領域に対応することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
- 薄膜トランジスタアレイ基板の製造方法において、以下のステップ、即ち、
基板を提供し、
第1金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第2金属層を基板の上方に形成し、それから第1パターン化プロセスを実行してソース/ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を形成し、
基板上方に層間絶縁層を形成し、第2パターン化プロセスを実行してソース/ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールを形成し、
基板の上方に透明導電層、第3金属層、及びパッシベーション層を形成し、ソース/ドレインコンタクトホール、走査線コンタクトホール及びターミナルコンタクトホール間の電気的接続を達成し、それから第3パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び画素電極を形成するステップ、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項8記載の薄膜トランジスタアレイ基板の製造方法において、第1パターン化プロセスが、
一部の第2金属層の上に第1領域と第1領域より厚さが薄い第2領域とを具えた第1ホトレジスト層を形成し、
第1ホトレジスト層により被覆されていない第2金属層、オームコンタクト層、半導体層、ゲート絶縁層、及び第1金属層をエッチングして所定のTFT領域、走査線領域、データ線領域及び画素領域を画定し、
第1ホトレジスト層の第2領域を除去して第2金属層を露出させ、その後、露出した第2金属層及びその下のオームコンタクト層をエッチングしてソース/ドレイン電極領域とターミナルコンタクト領域を画定する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項8記載の薄膜トランジスタアレイ基板の製造方法において、第2パターン化プロセスが、
一部の層間絶縁層の上に、第3領域と第3領域より厚さが薄い第4領域とを具えた第2ホトレジスト層を形成し、
第2ホトレジスト層に被覆されていない層間絶縁層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第2ホトレジスト層の第4領域を除去して層間絶縁層を露出させ、それから所定のターミナルコンタクトホール領域内の露出した層間絶縁層、その下の半導体層、及びゲート絶縁層をエッチングしてソース/ドレインコンタクトホール、走査線コンタクトホール及びターミナルコンタクトホールを形成する工程、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項8記載の薄膜トランジスタアレイ基板の製造方法において、第2パターン化プロセスが、
一部の層間絶縁層の上に、第3領域と第3領域より厚さが薄い第4領域とを具えた第2ホトレジスト層を形成し、
第2ホトレジスト層に被覆されていない層間絶縁層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第2ホトレジスト層の第4領域を除去して層間絶縁層を露出させ、それから露出した層間絶縁層、その下の半導体層、所定のターミナルコンタクトホール領域内の半導体層及びゲート絶縁層をエッチングしてソース/ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールを形成する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項8記載の薄膜トランジスタアレイ基板の製造方法において、第3パターン化プロセスが、
一部のパッシベーション層の上に、第5領域と第5領域より厚さが薄い第6領域とを具えた第3ホトレジスト層を形成し、
第3ホトレジスト層に被覆されていないパッシベーション層及び第3金属層をエッチングして透明導電層を露出させて所定のソース/ドレイン不接続領域を画定する工程、
第3ホトレジスト層の第6領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングし、
所定のソース/ドレイン不接続領域内の露出した透明導電層をエッチングして、ソース電極とドレイン電極間の電気的接続をTFT領域と走査線領域間の電気的接続と同様に終結させ、
露出した第3金属層をエッチングしてターミナルコンタクト領域と画素領域内の透明導電層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト、及び画素電極を形成する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項9記載の薄膜トランジスタアレイ基板の製造方法において、第1ホトレジスト層の第2領域は灰化により除去されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
- 請求項9記載の薄膜トランジスタアレイ基板の製造方法において、第1ホトレジスト層は、実質的透明領域、部分的透明領域、及び実質的不透明領域を包含するマスクを使用して形成され、該実質的不透明領域は第1領域に対応し、部分的透明領域は第2領域に対応することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
- 薄膜トランジスタアレイ基板の製造方法において、以下のステップ、即ち、
基板を提供し、
第1金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第2金属層を該基板の上方に形成し、その後、第1パターン化プロセスを実行してソース/ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を画定し、
層間絶縁層を基板の上方に形成し、第2パターン化プロセスを実行してソース/ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを画定し、
第3金属層、及び基板を保護するためのパッシベーション層を形成し、ソース/ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールの間の電気的接続を達成し、第3パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成するステップを包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 薄膜トランジスタアレイ基板の製造方法において、以下のステップ、即ち、
基板を提供し、
第1金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第2金属層を該基板の上方に形成し、その後、第1パターン化プロセスを実行してソース/ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を画定し、
層間絶縁層を基板の上方に形成し、第2パターン化プロセスを実行してソース/ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールを画定し、
第3金属層、及び基板を保護するためのパッシベーション層を形成し、ソース/ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールの間の電気的接続を達成し、第3パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成するステップを包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項15記載の薄膜トランジスタアレイ基板の製造方法において、第3パターン化プロセスが、
一部のパッシベーション層の上に、第5領域と第5領域より厚さが薄い第6領域とを具えた第3ホトレジスト層を形成し、
第3ホトレジスト層に被覆されていないパッシベーション層及び第3金属層をエッチングして透明導電層を露出させてソース電極とドレイン電極間の電気的接続を、TFT領域と走査線領域間の電気的接続と同様に終結させ、
第3ホトレジスト層の第6領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングして画素領域内の第3金属層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成する工程、を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項16記載の薄膜トランジスタアレイ基板の製造方法において、第3パターン化プロセスが、
一部のパッシベーション層の上に、第5領域と第5領域より厚さが薄い第6領域とを具えた第3ホトレジスト層を形成し、
第3ホトレジスト層に被覆されていないパッシベーション層及び第3金属層をエッチングして透明導電層を露出させてソース電極とドレイン電極間の電気的接続を、TFT領域と走査線領域間の電気的接続と同様に終結させ、
第3ホトレジスト層の第6領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングして画素領域内の第3金属層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成する工程、を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。 - 請求項17記載の薄膜トランジスタアレイ基板の製造方法において、第3ホトレジスト層の第6領域は灰化により除去されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
- 請求項17記載の薄膜トランジスタアレイ基板の製造方法において、第3ホトレジスト層は、実質的透明領域、部分的透明領域、及び実質的不透明領域を包含するマスクを使用して形成され、該実質的不透明領域は第5領域に対応し、部分的透明領域は第6領域に対応することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005132986A JP4152396B2 (ja) | 2005-04-04 | 2005-04-04 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005132986A JP4152396B2 (ja) | 2005-04-04 | 2005-04-04 | 薄膜トランジスタアレイの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006285163A true JP2006285163A (ja) | 2006-10-19 |
JP4152396B2 JP4152396B2 (ja) | 2008-09-17 |
Family
ID=37407126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005132986A Expired - Fee Related JP4152396B2 (ja) | 2005-04-04 | 2005-04-04 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4152396B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010028103A (ja) * | 2008-06-17 | 2010-02-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 |
JP2010251733A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置の作製方法 |
-
2005
- 2005-04-04 JP JP2005132986A patent/JP4152396B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010028103A (ja) * | 2008-06-17 | 2010-02-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 |
KR101563518B1 (ko) | 2008-06-17 | 2015-10-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터 및 그 제작 방법 및 표시 장치 및 그 제작 방법 |
JP2010251733A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置の作製方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4152396B2 (ja) | 2008-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
US8236628B2 (en) | Array substrate and manufacturing method | |
US8134158B2 (en) | TFT-LCD pixel unit and method for manufacturing the same | |
US8040452B2 (en) | Manufacturing method for a thin film transistor-liquid crystal display having an insulating layer exposing portions of a gate island | |
JP4994014B2 (ja) | フラットパネルディスプレイに使用される薄膜トランジスタの製造方法 | |
US6337284B1 (en) | Liquid crystal display device and method of manufacturing the same | |
US8294153B2 (en) | TFT-LCD pixel unit and method for manufacturing the same | |
TWI405017B (zh) | 顯示裝置之陣列基板及其製造方法 | |
US20080042133A1 (en) | Thin film transistor array substrate and method of fabricating the same | |
US7005331B2 (en) | Method of manufacturing a thin film transistor array | |
JP2008010440A (ja) | アクティブマトリクス型tftアレイ基板およびその製造方法 | |
US8178374B2 (en) | Thin film patterning method and method for manufacturing a liquid crystal display device | |
JP2008166671A (ja) | 薄膜トランジスターの製造方法 | |
US7439088B2 (en) | Liquid crystal display device and fabricating method thereof | |
CN108573928B (zh) | 一种tft阵列基板的制备方法及tft阵列基板、显示面板 | |
US7575945B2 (en) | Method of forming a metal line and method of manufacturing a display substrate by using the same including etching and undercutting the channel layer | |
KR101087398B1 (ko) | 액정표시장치의 패드 구조 및 그 제조방법 | |
JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
TWI459477B (zh) | 畫素結構及其製作方法 | |
JP4152396B2 (ja) | 薄膜トランジスタアレイの製造方法 | |
CN112309970B (zh) | 阵列基板的制作方法以及阵列基板 | |
KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
TWI466298B (zh) | 畫素結構的製作方法 | |
KR20040046384A (ko) | 액정표시장치 및 그 제조방법 | |
TW201021217A (en) | Bottom substrate of liquid crystal display |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080415 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080418 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080425 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080701 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4152396 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |