JP4892830B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4892830B2 JP4892830B2 JP2004335256A JP2004335256A JP4892830B2 JP 4892830 B2 JP4892830 B2 JP 4892830B2 JP 2004335256 A JP2004335256 A JP 2004335256A JP 2004335256 A JP2004335256 A JP 2004335256A JP 4892830 B2 JP4892830 B2 JP 4892830B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- ohmic contact
- channel protective
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
成膜された半導体膜形成用膜上に透明な絶縁材料からなる第1のチャネル保護膜および遮光性金属からなる第2のチャネル保護膜を積層して形成する工程と、
前記第2のチャネル保護膜を含む前記半導体膜形成用膜上にオーミックコンタクト層形成用膜を成膜する工程と、
前記オーミックコンタクト層形成用膜および前記半導体膜形成用膜をプラズマエッチングによりパターニングして、前記一対のオーミックコンタクト層および前記半導体膜を形成する工程と、
前記一対のオーミックコンタクト層を含む前記第2のチャネル保護膜上にソース・ドレイン電極形成用膜を形成する工程と、
ウェットエッチングにより、前記一対のオーミックコンタクト層上に前記ソース・ドレイン電極を形成すると同時に、前記一対のオーミックコンタクト層間における前記第2のチャネル保護膜を除去して、当該第2のチャネル保護膜を2つに分離する工程と、を含むことを特徴とするものである。
また、請求項2に係る発明は、半導体膜上にチャネル保護膜が設けられ、前記チャネル保護膜を含む前記半導体膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース・ドレイン電極が設けられた薄膜トランジスタの製造方法であって、
成膜された半導体膜形成用膜上に遮光性金属からなるチャネル保護膜を形成する工程と、
前記チャネル保護膜を含む前記半導体膜形成用膜上にオーミックコンタクト層形成用膜を成膜する工程と、
前記オーミックコンタクト層形成用膜および前記半導体膜形成用膜をプラズマエッチングによりパターニングして、前記一対のオーミックコンタクト層および前記半導体膜を形成する工程と、
前記一対のオーミックコンタクト層を含む前記第2のチャネル保護膜上にソース・ドレイン電極形成用膜を形成する工程と、
ウェットエッチングにより、前記一対のオーミックコンタクト層上に前記ソース・ドレイン電極を形成すると同時に、前記一対のオーミックコンタクト層間における前記チャネル保護膜を除去して、当該チャネル保護膜を2つに分離する工程と、を含むことを特徴とするものである。
図1はこの発明の第1実施形態としての薄膜トランジスタを備えた液晶表示装置の要部の断面図を示す。この液晶表示装置はガラス基板(絶縁基板)1を備えている。ガラス基板1の上面の所定の箇所にはクロムやアルミニウム等からなるゲート電極2が設けられている。ゲート電極2を含むガラス基板1の上面には窒化シリコンからなるゲート絶縁膜3が設けられている。
次に、この発明の第2実施形態としての薄膜トランジスタを備えた液晶表示装置について説明する。第2実施形態の薄膜トランジスタの構造は第1実施形態を示す図1と同一の構造を有するものであるが、この第2実施形態では、図1を参照して説明すると、第2のチャネル保護膜6、6は半導体膜4と同じ材料(真性アモルファスシリコン)によって形成されている点において相違する。そして、この場合、第2のチャネル保護膜6、6の膜厚は半導体膜4の膜厚とほぼ同じとなっている。
図9はこの発明の第3実施形態としての薄膜トランジスタを備えた液晶表示装置の要部の断面図を示す。この液晶表示装置において、図1に示す場合と異なる点は、オーミックコンタクト層7、7下における半導体膜4の上面の所定の2箇所にクロムやアルミニウム等の遮光性金属からなるチャネル保護膜5、5のみを設けた点である
上記各実施形態では、薄膜トランジスタをスイッチング素子として用いた液晶表示装置について説明したが、この発明は、これに限らず、薄膜トランジスタを構成素子としたシフトレジスタ等の電気回路にも適用可能である。また、MIS(MOS)構造のフォトトランジスタ等にも適用することができる。
2 ゲート電極
3 ゲート絶縁膜
4 半導体膜
5 第1のチャネル保護膜
6 第2のチャネル保護膜
7 オーミックコンタクト層
8 ソース・ドレイン電極
9 薄膜トランジスタ
10 オーバーコート膜
11 コンタクトホール
12 画素電極
Claims (5)
- 半導体膜上にチャネル保護膜が設けられ、前記チャネル保護膜を含む前記半導体膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース・ドレイン電極が設けられた薄膜トランジスタの製造方法であって、
成膜された半導体膜形成用膜上に透明な絶縁材料からなる第1のチャネル保護膜および遮光性金属からなる第2のチャネル保護膜を積層して形成する工程と、
前記第2のチャネル保護膜を含む前記半導体膜形成用膜上にオーミックコンタクト層形成用膜を成膜する工程と、
前記オーミックコンタクト層形成用膜および前記半導体膜形成用膜をプラズマエッチングによりパターニングして、前記一対のオーミックコンタクト層および前記半導体膜を形成する工程と、
前記一対のオーミックコンタクト層を含む前記第2のチャネル保護膜上にソース・ドレイン電極形成用膜を形成する工程と、
ウェットエッチングにより、前記一対のオーミックコンタクト層上に前記ソース・ドレイン電極を形成すると同時に、前記一対のオーミックコンタクト層間における前記第2のチャネル保護膜を除去して、当該第2のチャネル保護膜を2つに分離する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 半導体膜上にチャネル保護膜が設けられ、前記チャネル保護膜を含む前記半導体膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース・ドレイン電極が設けられた薄膜トランジスタの製造方法であって、
成膜された半導体膜形成用膜上に遮光性金属からなるチャネル保護膜を形成する工程と、
前記チャネル保護膜を含む前記半導体膜形成用膜上にオーミックコンタクト層形成用膜を成膜する工程と、
前記オーミックコンタクト層形成用膜および前記半導体膜形成用膜をプラズマエッチングによりパターニングして、前記一対のオーミックコンタクト層および前記半導体膜を形成する工程と、
前記一対のオーミックコンタクト層を含む前記第2のチャネル保護膜上にソース・ドレイン電極形成用膜を形成する工程と、
ウェットエッチングにより、前記一対のオーミックコンタクト層上に前記ソース・ドレイン電極を形成すると同時に、前記一対のオーミックコンタクト層間における前記チャネル保護膜を除去して、当該チャネル保護膜を2つに分離する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 請求項2に記載の発明において、成膜された前記半導体膜形成用膜の上面に薄い酸化膜を形成する工程を有することを特徴とする薄膜トランジスタの製造方法。
- 請求項2または3のいずれかに記載の発明において、前記ソース・ドレイン電極を覆うオーバーコート膜を形成する工程を有することを特徴とする薄膜トランジスタの製造方法。
- 請求項4に記載の発明において、前記オーバーコート膜上に画素電極を前記一方のソース・ドレイン電極に接続させて形成する工程を有することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004335256A JP4892830B2 (ja) | 2004-11-19 | 2004-11-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004335256A JP4892830B2 (ja) | 2004-11-19 | 2004-11-19 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011095914A Division JP5488525B2 (ja) | 2011-04-22 | 2011-04-22 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006147811A JP2006147811A (ja) | 2006-06-08 |
JP4892830B2 true JP4892830B2 (ja) | 2012-03-07 |
Family
ID=36627153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004335256A Expired - Fee Related JP4892830B2 (ja) | 2004-11-19 | 2004-11-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4892830B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5264132B2 (ja) * | 2006-09-22 | 2013-08-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
EP2140510A1 (en) * | 2007-04-25 | 2010-01-06 | Merck Patent GmbH | Process for preparing an electronic device |
JP5546794B2 (ja) * | 2009-05-22 | 2014-07-09 | 富士フイルム株式会社 | 電界効果型トランジスタの製造方法、電界効果型トランジスタ、及び表示装置の製造方法 |
JP5096437B2 (ja) * | 2009-09-28 | 2012-12-12 | 株式会社ジャパンディスプレイイースト | 有機el表示装置 |
JP5402481B2 (ja) * | 2009-09-30 | 2014-01-29 | カシオ計算機株式会社 | 表示装置、電子機器及び表示装置の製造方法 |
KR101604895B1 (ko) * | 2011-01-13 | 2016-03-18 | 샤프 가부시키가이샤 | 박막 트랜지스터 기판 및 제조방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02186641A (ja) * | 1989-01-12 | 1990-07-20 | Nec Corp | 薄膜電界効果型トランジスタ素子の製造方法 |
JPH06291143A (ja) * | 1993-03-31 | 1994-10-18 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
JP3344051B2 (ja) * | 1993-12-22 | 2002-11-11 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
-
2004
- 2004-11-19 JP JP2004335256A patent/JP4892830B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006147811A (ja) | 2006-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101575750B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
US8058087B2 (en) | Method for fabricating thin film transistor array substrate | |
KR100937173B1 (ko) | 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 | |
JP4994014B2 (ja) | フラットパネルディスプレイに使用される薄膜トランジスタの製造方法 | |
JP4299717B2 (ja) | 薄膜トランジスタとその製造方法 | |
JP5395336B2 (ja) | 薄膜トランジスタアレイ基板及びこれの製造方法 | |
US8796680B2 (en) | Thin-film transistor substrate and method of manufacturing the same | |
KR100690517B1 (ko) | 액정 표시 장치의 제조 방법 | |
JP2010283326A (ja) | アレイ基板及びこれの製造方法 | |
KR20080036282A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
JP2004177946A (ja) | 液晶表示装置の製造方法 | |
US6998640B2 (en) | Thin film transistor structure | |
JP3975014B2 (ja) | 液晶表示装置の製造方法 | |
JP5488525B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JP4892830B2 (ja) | 薄膜トランジスタの製造方法 | |
KR100606449B1 (ko) | 액정표시소자 제조방법 | |
KR100807580B1 (ko) | 액정 표시장치의 제조방법 | |
JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
JP3591061B2 (ja) | 薄膜トランジスタの製造方法 | |
JP5087825B2 (ja) | アクティブ基板の製造方法 | |
CN113113427A (zh) | 阵列基板及其制备方法、显示面板 | |
KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
KR100656910B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
KR101960743B1 (ko) | 어레이 기판 및 이의 제조방법 | |
JP4742320B2 (ja) | アクティブ型液晶表示パネル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060314 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070618 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101006 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111205 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |