JP4646420B2 - 薄膜トランジスタアレイ基板およびそれを用いた表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタアレイ基板およびそれを用いた表示装置に関し、とくに薄膜トランジスタ（以下、ＴＦＴともいう）をスイッチング素子として搭載したアクティブマトリクス型の薄膜トランジスタアレイ基板に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタアレイ基板は、一対の基板間に液晶材料を挟持してなる。図５に、一方の基板について、その拡大平面図を示す。図５に示すように、一方の基板には縦横のマトリクス状に画素電極１５が設けられ、各画素電極への電圧印加を制御するためにスイッチング素子が設けられている。スイッチング素子としては薄膜トランジスタ１７が用いられることが多い。そのため、この基板はＴＦＴアレイ基板と呼ばれる。ＴＦＴアレイ基板には、さらに、各ＴＦＴ１７に電気信号を供給するために、ゲート配線２およびソース配線９が設けられている。ゲート配線２への信号印加によってＴＦＴ１７をオンにすると、ソース配線９の電位が画素電極１５へと書き込まれる。もう一方の基板の表面には、対向電極が設けられており、対向電極−画素電極間の電位差によってあいだに挟まれた液晶が駆動され、所望の表示を得ることができる。
【０００３】
図４にＴＦＴアレイ基板の全体平面を示す。前記画素電極１５、ＴＦＴ１７などは表示部２２に設けられ、その周辺に、端子部２０，２１が設けられている。端子部２０，２１には、それぞれソース端子１８およびゲート端子１９が設けられており、ソース端子１８は表示部２２のソース配線９へと、ゲート端子１９は表示部２２のゲート配線２へと、それぞれ接続されている。
【０００４】
製造工程中に静電気などによってＴＦＴ１７が破壊されることがないように、ソース端子１８およびゲート端子１９は、ショートリング２３に接続されている。製造工程の最終段階で、ＴＦＴアレイ基板の端部を切り落としてショートリング２３を除去し、その後、各ソース端子１８、ゲート端子１９に信号源からの配線を接続して薄膜トランジスタアレイ基板は完成する。
【０００５】
つぎに、ＴＦＴアレイ基板の製造工程を図６，７，８を用いて説明する。図６，７にはＴＦＴアレイ基板上のＴＦＴおよびソース端子について、その断面が示されている。
【０００６】
図において、１はガラス基板などの透明な絶縁性基板、あるいは単なる絶縁性基板である。２は基板１上に形成されたゲート配線であり、ＡｌもしくはＣｒなどの金属層から形成される。４はゲート配線２上に基板１の全面にわたって形成されたゲート絶縁膜であり、シリコン窒化膜からなる。
【０００７】
５はゲート絶縁膜４を介してゲート配線２の上方に形成された半導体層であり、アモルファスシリコン膜などからなる。６は半導体層５上に形成されたコンタクト層であり、ｎ＋型アモルファスシリコン膜からなる。７および８はそれぞれ、コンタクト層６上に形成されたソース電極、ドレイン電極であり、９はソース電極７およびドレイン電極８の形成と同時に形成されるソース配線、１０はコンタクト層６を選択的にエッチングすることによって形成されたチャネル部である。１１はＴＦＴ保護のためのパッシベーション膜であり、シリコン窒化膜からなる。
【０００８】
１２は、画素電極への接続のためにドレイン電極８上のパッシベーション膜１１に形成されたコンタクトホール、１３は端子電極への接続のためにソース配線９上のパッシベーション膜１１に形成されたコンタクトホールである。
【０００９】
さらに、１５はコンタクトホール１２を介してドレイン電極８へと接続された画素電極であり、ＩＴＯ膜からなる。１６は画素電極１５と同時に形成され、コンタクトホール１３を介してソース配線９へと接続された端子電極である。
【００１０】
図８は、図７（ｃ）におけるソース端子１８を拡大して示した図であり、図８（ａ）がソース端子１８の平面を、図８（ｂ）が図８（ａ）の矢視Ｂ−Ｂ断面をそれぞれあらわしている。
【００１１】
ＴＦＴアレイ基板の製造にあたっては、まず、絶縁性基板１の表面にたとえばＣｕやＡｌなどの金属膜をスパッタ法により成膜し、写真製版法により形成したレジストを用いてパターニングし、ゲート配線２を形成する（図６（ａ））。
【００１２】
つぎに、プラズマＣＶＤ法によりゲート絶縁膜４となるシリコン窒化膜を全面に形成し（図６（ｂ））、さらにアモルファスシリコン膜および不純物がドープされたｎ＋型アモルファスシリコン膜を順次成膜したのち、写真製版法により形成したレジストを用いてアモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方にＴＦＴの半導体層５およびコンタクト層６を形成する（図６（ｃ））。
【００１３】
つぎに、図７（ａ）に示すように、ソース電極、ドレイン電極およびソース配線を形成するために、まずスパッタ法などにより、Ｃｒ膜もしくはＡｌ膜などの金属膜を成膜し、写真製版法により形成したレジストを用いてパターニングし、ソース電極７、ドレイン電極８およびソース配線９を形成する。ついでドライエッチング法によりソース電極７およびドレイン電極８に覆われていない部分のｎ＋アモルファスシリコン膜（コンタクト層６）をエッチングしてチャネル部１０を形成する。
【００１４】
つぎに、図７（ｂ）に示すように、ＴＦＴを保護するために、プラズマＣＶＤ法などによりシリコン窒化膜を成膜して、パッシベーション膜１１を形成する。その後、写真製版法により形成したレジストを用い、ドライエッチング法により、画素電極とドレイン電極８とを接続するためのコンタクトホール１２と、ソース配線９と端子電極とを接続するためのコンタクトホール１３を形成する。
【００１５】
最後に、図７（ｃ）に示すように、透明導電膜としてＩＴＯ膜をスパッタ法などにより成膜したのち、写真製版法により形成したレジストを用いてパターニングし、画素電極１５を形成すると同時に、外部信号源との接続のための端子電極１６を形成する。
【００１６】
このようにして製造したＴＦＴアレイ基板について、ソース端子１８の拡大図を図８に示す。すでに説明したように、ソース端子１８の最上層には外部信号源との接続のための端子電極１６が形成され、端子電極１６はコンタクトホール１３を介してソース配線９に接続されている。そして、ソース配線９の一端はＴＦＴ１７のソース電極７へと接続されている。一方、ソース配線９のもう一端は、ショートリング２３へと接続されている。
【００１７】
製造工程の最終段階において、ＴＦＴアレイ基板の端部を切断位置２４で切り落とし、さらに面取りをおこなってショートリング２３を除去する。このときの面取り工程によって、基板端面においてソース配線９が剥離し、剥離した金属膜片同士が接触して、隣り合う端子同士を短絡させ隣接配線間のショートを引き起こすという問題があった。また、とくに切断位置を端子電極のすぐ近くとした場合や、製造装置の精度などによって切断位置が端子電極の近くにまでおよぶ場合などでは、剥離した金属膜片が隣の端子の端子電極に接触して、やはり隣接配線間のショートを引き起こすという問題があった。
【００１８】
【発明が解決しようとする課題】
以上のように従来のＴＦＴアレイ基板では、図８に示すように、ソース端子１８において端子電極１６の下層の金属層は、表示部側、ショートリング側ともすべて同層の金属層、すなわちソース配線９で形成されている。
【００１９】
この構造においては、基板の切断および面取り工程時に切断位置２４で基板の面取りを行なう場合、端子部端面のソース配線９が面取り工程によりはがれ、はがれた金属膜片同士が接触し、隣り合う端子同士を短絡させ、隣接配線間のショートを引き起こすなどの問題があった。また、はがれた金属膜片が端子電極に接触し、隣り合う端子同士を短絡させ隣接配線間のショートを引き起こすなどの問題があった。
【００２０】
本発明は、叙上のような問題点を解消するためになされたもので、基板の切断および面取りによる金属層のはがれを防止して、信頼性の高い薄膜トランジスタアレイ基板を得ることを目的とする。
【００２１】
【課題を解決するための手段】
本発明にかかわる薄膜トランジスタアレイ基板は、一対の基板間に液晶材料を挟持してなり、一方の基板に、画素電極と、該画素電極に電気的に接続されたスイッチング素子と、該スイッチング素子に電気的に接続されたゲート配線またはソース配線とを備える表示部が形成され、さらに該表示部の外側に、前記ゲート配線および前記ソース配線に外部信号源からの電気配線を接続するための端子部が形成されてなる薄膜トランジスタアレイ基板であって、前記端子部が、基板の最上層に位置し前記外部信号源からの電気配線が接続される端子電極と、該端子電極の下層に配置されコンタクトホールを介して該端子電極へと接続される第１の金属配線および第２の金属配線を有し、前記第１の金属配線は前記表示部側に形成され、前記第２の金属配線は基板端部側に形成され、前記第１の金属配線と前記第２の金属配線とは、あいだに絶縁膜が存在し、前記端子電極を介して接続されており、前記第１または第２の金属配線の一方が前記ソース配線と同層で形成され、他方の金属配線が前記ゲート配線と同層で形成され、前記第１の金属配線は前記絶縁膜より上層に形成され、前記第２の金属配線は前記絶縁膜より下層に形成され、前記基板端部まで延在していることを特徴とする。
【００２２】
また、前記第２の金属配線が、切断または面取りがなされていることを特徴とする。
【００２３】
また、第１の金属配線の一方がソース配線へと接続されていることを特徴とする。
【００２４】
また、前記第１の金属配線が前記ゲート配線へと接続されていることを特徴とする。
また、前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールは、複数個であることを特徴とする。
また、前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールは、前記端子電極の前記表示部側の端部近傍と、前記第１の金属配線の前記基板端部側の端部近傍に設けられていることを特徴とする。
また、前記端子電極の中央近傍にはコンタクトホールは設けられていないことを特徴とする。
また、前記端子電極の前記基板端部側の端部近傍で、前記第２の金属配線の幅が細くなり、前記基板端部まで延在していることを特徴とする。
また、前記端子電極の下層に配置される前記第１の金属配線と前記第２の金属配線とは、平面視において、重なっていないことを特徴とする。
また、前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールと、前記端子電極と前記第２の金属配線を接続する前記コンタクトホールとは、異なる位置にあることを特徴とする。
【００２５】
【発明の実施の形態】
実施の形態１
以下、本発明の一実施の形態について、図に基づいて説明する。
【００２６】
図１，２は本発明の実施の形態１による薄膜トランジスタアレイ基板について、ＴＦＴおよびソース端子の製造工程を示す断面図である。
【００２７】
図において、１はガラス基板などの透明な絶縁性基板、あるいは単なる絶縁性基板である。２，３はそれぞれ、基板１上に形成されたゲート配線、ショートリングへの取り出し配線であり、ＡｌもしくはＣｒなどの金属層から形成される。４はゲート配線２および取り出し配線３上に基板１の全面にわたって形成されたゲート絶縁膜であり、シリコン窒化膜からなる。
【００２８】
５はゲート絶縁膜４を介してゲート配線２の上方に形成された半導体層であり、アモルファスシリコン膜などからなる。６は半導体層５上に形成されたコンタクト層であり、ｎ＋型アモルファスシリコン膜からなる。７および８はそれぞれ、コンタクト層６上に形成されたソース電極、ドレイン電極であり、９はソース電極７およびドレイン電極８の形成と同時に形成されたソース配線、１０はコンタクト層６を選択的にエッチングすることにより形成されたチャネル部である。１１はＴＦＴ保護のためのパッシベーション膜であり、シリコン窒化膜からなる。
【００２９】
１２は、画素電極への接続のためにドレイン電極８上のパッシベーション膜１１に形成されたコンタクトホール、１３はソース配線９と端子電極とを接続するためにソース配線９上のパッシベーション膜１１に形成されたコンタクトホール、１４は端子電極と取り出し配線３とを接続するために、取り出し配線３上のゲート絶縁膜４およびパッシベーション膜１１に形成されたコンタクトホールである。
【００３０】
さらに、１５はコンタクトホール１２を介してドレイン電極８へと接続された画素電極であり、ＩＴＯ膜からなる。１６は画素電極１５と同時に形成され、コンタクトホール１３，１４を介してソース配線９、取り出し配線３へと接続された端子電極である。
【００３１】
図３は、図２（ｃ）におけるソース端子１８を拡大して示した図であり、図３（ａ）がソース端子１８の平面を、図３（ｂ）は図３（ａ）の矢視Ａ−Ａ断面をそれぞれあらわしている。
【００３２】
つぎに、本実施の形態による薄膜トランジスタアレイ基板の製造方法を説明する。まず、図１（ａ）に示すように、絶縁性基板１の表面にたとえばＣｕやＡｌなどの金属膜をスパッタ法により成膜したあと、写真製版法より形成したレジストを用いてパターニングし、ゲート配線２およびショートリングへの取り出し配線３を形成する。
【００３３】
Ｃｒ膜やＡｌ膜などの金属膜のパターニングにはウェットエッチング法を用いるが、あらかじめエッチャントの組成を検討して、Ｃｒ膜やＡｌ膜などの金属膜のエッチング端面をテーパ形状に形成することにより、この金属層の上層に形成する膜の被膜性を向上できる。
【００３４】
つぎに、プラズマＣＶＤ法によりゲート絶縁膜４となるシリコン窒化膜を全面に形成し（図１（ｂ））、さらにアモルファスシリコン膜と不純物がドープされたｎ＋型アモルファスシリコン膜とを順次成膜したのち、写真製版法により形成したレジストを用いてアモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方にＴＦＴの半導体層５およびコンタクト層６を形成する（図１（ｃ））。
【００３５】
つぎに、図２（ａ）に示すように、ソース電極、ドレイン電極およびソース配線を形成するために、まずスパッタ法などにより、Ｃｒ膜もしくはＡｌ膜などの金属膜を成膜し、写真製版法により形成したレジストを用いてパターニングし、ソース電極７、ドレイン電極８およびソース配線９を形成する。ついで、ドライエッチング法によりソース電極７およびドレイン電極８に覆われていない部分のｎ＋型アモルファスシリコン膜（コンタクト層６）をエッチングしてチャネル部１０を形成する。
【００３６】
つぎに、図２（ｂ）に示すように、ＴＦＴを保護するために、プラズマＣＶＤ法などによりシリコン窒化膜を成膜して、パッシベーション膜１１を形成する。その後、写真製版法により形成したレジストを用い、ドライエッチング法により画素電極とドレイン電極８とを接続するためのコンタクトホール１２と、ソース配線９と端子電極とを接続するためのコンタクトホール１３と、端子電極と取り出し配線３とを接続するためのコンタクトホール１４とを形成する。
【００３７】
最後に、図２（ｃ）に示すように、透明導電膜としてＩＴＯ膜をスパッタ法などにより成膜したのち、写真製版法により形成したレジストを用いてパターニングし、画素電極１５を形成すると同時に、端子電極１６を形成する。
【００３８】
したがって、ソース配線９は、コンタクトホール１３、端子電極１６およびコンタクトホール１４を介して、ショートリングへの取り出し配線３に電気的に接続されている。
【００３９】
以上の工程により形成されたＴＦＴアレイ基板の表面にさらに配向膜を形成し、透明絶縁性基板上に遮光膜、対向電極、配向膜などを形成してなる対向基板を対向配置し、両基板のあいだに液晶材料を注入してシール材で封止し、そののちＴＦＴアレイ基板の端部を切断してショートリング２３を除去し、切断面の面取りを行なうことにより薄膜トランジスタアレイ基板を構成する。
【００４０】
本実施の形態による薄膜トランジスタアレイ基板においては、図３のソース端子１８の拡大図に示すように、端子部形成時に端子電極１６の下層の金属配線を、表示部側と基板端部側とでそれぞれ別の金属層から形成する。つまり、表示部側の金属配線であるソース配線９はソース電極７やドレイン電極８と同一の金属層から形成され、基板端部側すなわちショートリング側の金属配線である取り出し配線３はゲート配線２と同一の金属層から形成される。
【００４１】
本発明によれば、図３に示した切断位置２４において、金属配線すなわち取り出し配線３がゲート絶縁膜４よりも下層にある。したがって、基板切断時の面取りによって取り出し配線３が削られることがなくなる、あるいは削られる量が少なくなり、金属膜片の発生を最小限に抑制することができる。また、上層に位置するゲート絶縁膜４が抑えの役割を果たすため、この点からも、取り出し配線３の剥離を抑制して金属膜片の発生を防ぎ、端子間短絡の発生を防止することができる。
【００４２】
なお、本実施の形態では、ソース電極およびソース配線がゲート配線よりも上層に形成され、ソース端子での短絡が問題となるＴＦＴアレイ基板を例として説明を行なった。しかし、ゲート配線がソース配線よりも上層に形成されているＴＦＴアレイ基板であっても、本発明によって切断、面取り位置でのゲート配線端部の剥離を抑制して、端子間短絡を防止することが可能である。
【００４３】
【発明の効果】
以上のように、本発明によれば、端子部で端子電極の下層に位置する金属配線において、基板端部側の金属配線を表示部側の金属配線と別層に形成しているため、基板の切断および面取り工程時に、金属配線がはがれて金属膜片を生じることを防ぎ、金属膜片による端子間ショートを防止して、より信頼性の高い薄膜トランジスタアレイ基板を得ることができる。また、切断および面取りを行なう位置を端子電極のすぐ近くとしても端子間ショートを生じることがないため、高精度の切断面取り設備が不要となる、薄膜トランジスタアレイ基板の小型化が可能となる、切断しろを小さくして材料の無駄を少なくすることができるなどの利点がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図２】 本発明の実施の形態１による薄膜トランジスタアレイ基板の製造工程を示す断面図であり、図１に続く工程を表わした図である。
【図３】 本発明の実施の形態１による薄膜トランジスタアレイ基板について、端子部を拡大して示した平面図、および断面図である。
【図４】 薄膜トランジスタアレイ基板の全体を示す概略平面図である。
【図５】 薄膜トランジスタアレイ基板を示す平面図であり、とくに表示部の画素を示す図である。
【図６】 従来の技術による薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図７】 従来の技術による薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図８】 従来の技術による薄膜トランジスタアレイ基板について、端子部を拡大して示した平面図、および断面図である。
【符号の説明】
１ 基板
２ ゲート配線
３ ショートリングへの取り出し配線
４ ゲート絶縁膜
５ 半導体層
６ コンタクト層
７ ソース電極
８ ドレイン電極
９ ソース配線
１０ チャネル部
１１ パッシベーション膜
１２、１３、１４ コンタクトホール
１５ 画素電極
１６ 端子電極
１７ ＴＦＴ
１８ ソース端子
１９ ゲート端子
２０、２１ 端子部
２２ 表示部
２３ ショートリング
２４ 切断位置
【発明の属する技術分野】
本発明は、薄膜トランジスタアレイ基板およびそれを用いた表示装置に関し、とくに薄膜トランジスタ（以下、ＴＦＴともいう）をスイッチング素子として搭載したアクティブマトリクス型の薄膜トランジスタアレイ基板に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタアレイ基板は、一対の基板間に液晶材料を挟持してなる。図５に、一方の基板について、その拡大平面図を示す。図５に示すように、一方の基板には縦横のマトリクス状に画素電極１５が設けられ、各画素電極への電圧印加を制御するためにスイッチング素子が設けられている。スイッチング素子としては薄膜トランジスタ１７が用いられることが多い。そのため、この基板はＴＦＴアレイ基板と呼ばれる。ＴＦＴアレイ基板には、さらに、各ＴＦＴ１７に電気信号を供給するために、ゲート配線２およびソース配線９が設けられている。ゲート配線２への信号印加によってＴＦＴ１７をオンにすると、ソース配線９の電位が画素電極１５へと書き込まれる。もう一方の基板の表面には、対向電極が設けられており、対向電極−画素電極間の電位差によってあいだに挟まれた液晶が駆動され、所望の表示を得ることができる。
【０００３】
図４にＴＦＴアレイ基板の全体平面を示す。前記画素電極１５、ＴＦＴ１７などは表示部２２に設けられ、その周辺に、端子部２０，２１が設けられている。端子部２０，２１には、それぞれソース端子１８およびゲート端子１９が設けられており、ソース端子１８は表示部２２のソース配線９へと、ゲート端子１９は表示部２２のゲート配線２へと、それぞれ接続されている。
【０００４】
製造工程中に静電気などによってＴＦＴ１７が破壊されることがないように、ソース端子１８およびゲート端子１９は、ショートリング２３に接続されている。製造工程の最終段階で、ＴＦＴアレイ基板の端部を切り落としてショートリング２３を除去し、その後、各ソース端子１８、ゲート端子１９に信号源からの配線を接続して薄膜トランジスタアレイ基板は完成する。
【０００５】
つぎに、ＴＦＴアレイ基板の製造工程を図６，７，８を用いて説明する。図６，７にはＴＦＴアレイ基板上のＴＦＴおよびソース端子について、その断面が示されている。
【０００６】
図において、１はガラス基板などの透明な絶縁性基板、あるいは単なる絶縁性基板である。２は基板１上に形成されたゲート配線であり、ＡｌもしくはＣｒなどの金属層から形成される。４はゲート配線２上に基板１の全面にわたって形成されたゲート絶縁膜であり、シリコン窒化膜からなる。
【０００７】
５はゲート絶縁膜４を介してゲート配線２の上方に形成された半導体層であり、アモルファスシリコン膜などからなる。６は半導体層５上に形成されたコンタクト層であり、ｎ＋型アモルファスシリコン膜からなる。７および８はそれぞれ、コンタクト層６上に形成されたソース電極、ドレイン電極であり、９はソース電極７およびドレイン電極８の形成と同時に形成されるソース配線、１０はコンタクト層６を選択的にエッチングすることによって形成されたチャネル部である。１１はＴＦＴ保護のためのパッシベーション膜であり、シリコン窒化膜からなる。
【０００８】
１２は、画素電極への接続のためにドレイン電極８上のパッシベーション膜１１に形成されたコンタクトホール、１３は端子電極への接続のためにソース配線９上のパッシベーション膜１１に形成されたコンタクトホールである。
【０００９】
さらに、１５はコンタクトホール１２を介してドレイン電極８へと接続された画素電極であり、ＩＴＯ膜からなる。１６は画素電極１５と同時に形成され、コンタクトホール１３を介してソース配線９へと接続された端子電極である。
【００１０】
図８は、図７（ｃ）におけるソース端子１８を拡大して示した図であり、図８（ａ）がソース端子１８の平面を、図８（ｂ）が図８（ａ）の矢視Ｂ−Ｂ断面をそれぞれあらわしている。
【００１１】
ＴＦＴアレイ基板の製造にあたっては、まず、絶縁性基板１の表面にたとえばＣｕやＡｌなどの金属膜をスパッタ法により成膜し、写真製版法により形成したレジストを用いてパターニングし、ゲート配線２を形成する（図６（ａ））。
【００１２】
つぎに、プラズマＣＶＤ法によりゲート絶縁膜４となるシリコン窒化膜を全面に形成し（図６（ｂ））、さらにアモルファスシリコン膜および不純物がドープされたｎ＋型アモルファスシリコン膜を順次成膜したのち、写真製版法により形成したレジストを用いてアモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方にＴＦＴの半導体層５およびコンタクト層６を形成する（図６（ｃ））。
【００１３】
つぎに、図７（ａ）に示すように、ソース電極、ドレイン電極およびソース配線を形成するために、まずスパッタ法などにより、Ｃｒ膜もしくはＡｌ膜などの金属膜を成膜し、写真製版法により形成したレジストを用いてパターニングし、ソース電極７、ドレイン電極８およびソース配線９を形成する。ついでドライエッチング法によりソース電極７およびドレイン電極８に覆われていない部分のｎ＋アモルファスシリコン膜（コンタクト層６）をエッチングしてチャネル部１０を形成する。
【００１４】
つぎに、図７（ｂ）に示すように、ＴＦＴを保護するために、プラズマＣＶＤ法などによりシリコン窒化膜を成膜して、パッシベーション膜１１を形成する。その後、写真製版法により形成したレジストを用い、ドライエッチング法により、画素電極とドレイン電極８とを接続するためのコンタクトホール１２と、ソース配線９と端子電極とを接続するためのコンタクトホール１３を形成する。
【００１５】
最後に、図７（ｃ）に示すように、透明導電膜としてＩＴＯ膜をスパッタ法などにより成膜したのち、写真製版法により形成したレジストを用いてパターニングし、画素電極１５を形成すると同時に、外部信号源との接続のための端子電極１６を形成する。
【００１６】
このようにして製造したＴＦＴアレイ基板について、ソース端子１８の拡大図を図８に示す。すでに説明したように、ソース端子１８の最上層には外部信号源との接続のための端子電極１６が形成され、端子電極１６はコンタクトホール１３を介してソース配線９に接続されている。そして、ソース配線９の一端はＴＦＴ１７のソース電極７へと接続されている。一方、ソース配線９のもう一端は、ショートリング２３へと接続されている。
【００１７】
製造工程の最終段階において、ＴＦＴアレイ基板の端部を切断位置２４で切り落とし、さらに面取りをおこなってショートリング２３を除去する。このときの面取り工程によって、基板端面においてソース配線９が剥離し、剥離した金属膜片同士が接触して、隣り合う端子同士を短絡させ隣接配線間のショートを引き起こすという問題があった。また、とくに切断位置を端子電極のすぐ近くとした場合や、製造装置の精度などによって切断位置が端子電極の近くにまでおよぶ場合などでは、剥離した金属膜片が隣の端子の端子電極に接触して、やはり隣接配線間のショートを引き起こすという問題があった。
【００１８】
【発明が解決しようとする課題】
以上のように従来のＴＦＴアレイ基板では、図８に示すように、ソース端子１８において端子電極１６の下層の金属層は、表示部側、ショートリング側ともすべて同層の金属層、すなわちソース配線９で形成されている。
【００１９】
この構造においては、基板の切断および面取り工程時に切断位置２４で基板の面取りを行なう場合、端子部端面のソース配線９が面取り工程によりはがれ、はがれた金属膜片同士が接触し、隣り合う端子同士を短絡させ、隣接配線間のショートを引き起こすなどの問題があった。また、はがれた金属膜片が端子電極に接触し、隣り合う端子同士を短絡させ隣接配線間のショートを引き起こすなどの問題があった。
【００２０】
本発明は、叙上のような問題点を解消するためになされたもので、基板の切断および面取りによる金属層のはがれを防止して、信頼性の高い薄膜トランジスタアレイ基板を得ることを目的とする。
【００２１】
【課題を解決するための手段】
本発明にかかわる薄膜トランジスタアレイ基板は、一対の基板間に液晶材料を挟持してなり、一方の基板に、画素電極と、該画素電極に電気的に接続されたスイッチング素子と、該スイッチング素子に電気的に接続されたゲート配線またはソース配線とを備える表示部が形成され、さらに該表示部の外側に、前記ゲート配線および前記ソース配線に外部信号源からの電気配線を接続するための端子部が形成されてなる薄膜トランジスタアレイ基板であって、前記端子部が、基板の最上層に位置し前記外部信号源からの電気配線が接続される端子電極と、該端子電極の下層に配置されコンタクトホールを介して該端子電極へと接続される第１の金属配線および第２の金属配線を有し、前記第１の金属配線は前記表示部側に形成され、前記第２の金属配線は基板端部側に形成され、前記第１の金属配線と前記第２の金属配線とは、あいだに絶縁膜が存在し、前記端子電極を介して接続されており、前記第１または第２の金属配線の一方が前記ソース配線と同層で形成され、他方の金属配線が前記ゲート配線と同層で形成され、前記第１の金属配線は前記絶縁膜より上層に形成され、前記第２の金属配線は前記絶縁膜より下層に形成され、前記基板端部まで延在していることを特徴とする。
【００２２】
また、前記第２の金属配線が、切断または面取りがなされていることを特徴とする。
【００２３】
また、第１の金属配線の一方がソース配線へと接続されていることを特徴とする。
【００２４】
また、前記第１の金属配線が前記ゲート配線へと接続されていることを特徴とする。
また、前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールは、複数個であることを特徴とする。
また、前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールは、前記端子電極の前記表示部側の端部近傍と、前記第１の金属配線の前記基板端部側の端部近傍に設けられていることを特徴とする。
また、前記端子電極の中央近傍にはコンタクトホールは設けられていないことを特徴とする。
また、前記端子電極の前記基板端部側の端部近傍で、前記第２の金属配線の幅が細くなり、前記基板端部まで延在していることを特徴とする。
また、前記端子電極の下層に配置される前記第１の金属配線と前記第２の金属配線とは、平面視において、重なっていないことを特徴とする。
また、前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールと、前記端子電極と前記第２の金属配線を接続する前記コンタクトホールとは、異なる位置にあることを特徴とする。
【００２５】
【発明の実施の形態】
実施の形態１
以下、本発明の一実施の形態について、図に基づいて説明する。
【００２６】
図１，２は本発明の実施の形態１による薄膜トランジスタアレイ基板について、ＴＦＴおよびソース端子の製造工程を示す断面図である。
【００２７】
図において、１はガラス基板などの透明な絶縁性基板、あるいは単なる絶縁性基板である。２，３はそれぞれ、基板１上に形成されたゲート配線、ショートリングへの取り出し配線であり、ＡｌもしくはＣｒなどの金属層から形成される。４はゲート配線２および取り出し配線３上に基板１の全面にわたって形成されたゲート絶縁膜であり、シリコン窒化膜からなる。
【００２８】
５はゲート絶縁膜４を介してゲート配線２の上方に形成された半導体層であり、アモルファスシリコン膜などからなる。６は半導体層５上に形成されたコンタクト層であり、ｎ＋型アモルファスシリコン膜からなる。７および８はそれぞれ、コンタクト層６上に形成されたソース電極、ドレイン電極であり、９はソース電極７およびドレイン電極８の形成と同時に形成されたソース配線、１０はコンタクト層６を選択的にエッチングすることにより形成されたチャネル部である。１１はＴＦＴ保護のためのパッシベーション膜であり、シリコン窒化膜からなる。
【００２９】
１２は、画素電極への接続のためにドレイン電極８上のパッシベーション膜１１に形成されたコンタクトホール、１３はソース配線９と端子電極とを接続するためにソース配線９上のパッシベーション膜１１に形成されたコンタクトホール、１４は端子電極と取り出し配線３とを接続するために、取り出し配線３上のゲート絶縁膜４およびパッシベーション膜１１に形成されたコンタクトホールである。
【００３０】
さらに、１５はコンタクトホール１２を介してドレイン電極８へと接続された画素電極であり、ＩＴＯ膜からなる。１６は画素電極１５と同時に形成され、コンタクトホール１３，１４を介してソース配線９、取り出し配線３へと接続された端子電極である。
【００３１】
図３は、図２（ｃ）におけるソース端子１８を拡大して示した図であり、図３（ａ）がソース端子１８の平面を、図３（ｂ）は図３（ａ）の矢視Ａ−Ａ断面をそれぞれあらわしている。
【００３２】
つぎに、本実施の形態による薄膜トランジスタアレイ基板の製造方法を説明する。まず、図１（ａ）に示すように、絶縁性基板１の表面にたとえばＣｕやＡｌなどの金属膜をスパッタ法により成膜したあと、写真製版法より形成したレジストを用いてパターニングし、ゲート配線２およびショートリングへの取り出し配線３を形成する。
【００３３】
Ｃｒ膜やＡｌ膜などの金属膜のパターニングにはウェットエッチング法を用いるが、あらかじめエッチャントの組成を検討して、Ｃｒ膜やＡｌ膜などの金属膜のエッチング端面をテーパ形状に形成することにより、この金属層の上層に形成する膜の被膜性を向上できる。
【００３４】
つぎに、プラズマＣＶＤ法によりゲート絶縁膜４となるシリコン窒化膜を全面に形成し（図１（ｂ））、さらにアモルファスシリコン膜と不純物がドープされたｎ＋型アモルファスシリコン膜とを順次成膜したのち、写真製版法により形成したレジストを用いてアモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方にＴＦＴの半導体層５およびコンタクト層６を形成する（図１（ｃ））。
【００３５】
つぎに、図２（ａ）に示すように、ソース電極、ドレイン電極およびソース配線を形成するために、まずスパッタ法などにより、Ｃｒ膜もしくはＡｌ膜などの金属膜を成膜し、写真製版法により形成したレジストを用いてパターニングし、ソース電極７、ドレイン電極８およびソース配線９を形成する。ついで、ドライエッチング法によりソース電極７およびドレイン電極８に覆われていない部分のｎ＋型アモルファスシリコン膜（コンタクト層６）をエッチングしてチャネル部１０を形成する。
【００３６】
つぎに、図２（ｂ）に示すように、ＴＦＴを保護するために、プラズマＣＶＤ法などによりシリコン窒化膜を成膜して、パッシベーション膜１１を形成する。その後、写真製版法により形成したレジストを用い、ドライエッチング法により画素電極とドレイン電極８とを接続するためのコンタクトホール１２と、ソース配線９と端子電極とを接続するためのコンタクトホール１３と、端子電極と取り出し配線３とを接続するためのコンタクトホール１４とを形成する。
【００３７】
最後に、図２（ｃ）に示すように、透明導電膜としてＩＴＯ膜をスパッタ法などにより成膜したのち、写真製版法により形成したレジストを用いてパターニングし、画素電極１５を形成すると同時に、端子電極１６を形成する。
【００３８】
したがって、ソース配線９は、コンタクトホール１３、端子電極１６およびコンタクトホール１４を介して、ショートリングへの取り出し配線３に電気的に接続されている。
【００３９】
以上の工程により形成されたＴＦＴアレイ基板の表面にさらに配向膜を形成し、透明絶縁性基板上に遮光膜、対向電極、配向膜などを形成してなる対向基板を対向配置し、両基板のあいだに液晶材料を注入してシール材で封止し、そののちＴＦＴアレイ基板の端部を切断してショートリング２３を除去し、切断面の面取りを行なうことにより薄膜トランジスタアレイ基板を構成する。
【００４０】
本実施の形態による薄膜トランジスタアレイ基板においては、図３のソース端子１８の拡大図に示すように、端子部形成時に端子電極１６の下層の金属配線を、表示部側と基板端部側とでそれぞれ別の金属層から形成する。つまり、表示部側の金属配線であるソース配線９はソース電極７やドレイン電極８と同一の金属層から形成され、基板端部側すなわちショートリング側の金属配線である取り出し配線３はゲート配線２と同一の金属層から形成される。
【００４１】
本発明によれば、図３に示した切断位置２４において、金属配線すなわち取り出し配線３がゲート絶縁膜４よりも下層にある。したがって、基板切断時の面取りによって取り出し配線３が削られることがなくなる、あるいは削られる量が少なくなり、金属膜片の発生を最小限に抑制することができる。また、上層に位置するゲート絶縁膜４が抑えの役割を果たすため、この点からも、取り出し配線３の剥離を抑制して金属膜片の発生を防ぎ、端子間短絡の発生を防止することができる。
【００４２】
なお、本実施の形態では、ソース電極およびソース配線がゲート配線よりも上層に形成され、ソース端子での短絡が問題となるＴＦＴアレイ基板を例として説明を行なった。しかし、ゲート配線がソース配線よりも上層に形成されているＴＦＴアレイ基板であっても、本発明によって切断、面取り位置でのゲート配線端部の剥離を抑制して、端子間短絡を防止することが可能である。
【００４３】
【発明の効果】
以上のように、本発明によれば、端子部で端子電極の下層に位置する金属配線において、基板端部側の金属配線を表示部側の金属配線と別層に形成しているため、基板の切断および面取り工程時に、金属配線がはがれて金属膜片を生じることを防ぎ、金属膜片による端子間ショートを防止して、より信頼性の高い薄膜トランジスタアレイ基板を得ることができる。また、切断および面取りを行なう位置を端子電極のすぐ近くとしても端子間ショートを生じることがないため、高精度の切断面取り設備が不要となる、薄膜トランジスタアレイ基板の小型化が可能となる、切断しろを小さくして材料の無駄を少なくすることができるなどの利点がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図２】 本発明の実施の形態１による薄膜トランジスタアレイ基板の製造工程を示す断面図であり、図１に続く工程を表わした図である。
【図３】 本発明の実施の形態１による薄膜トランジスタアレイ基板について、端子部を拡大して示した平面図、および断面図である。
【図４】 薄膜トランジスタアレイ基板の全体を示す概略平面図である。
【図５】 薄膜トランジスタアレイ基板を示す平面図であり、とくに表示部の画素を示す図である。
【図６】 従来の技術による薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図７】 従来の技術による薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図８】 従来の技術による薄膜トランジスタアレイ基板について、端子部を拡大して示した平面図、および断面図である。
【符号の説明】
１ 基板
２ ゲート配線
３ ショートリングへの取り出し配線
４ ゲート絶縁膜
５ 半導体層
６ コンタクト層
７ ソース電極
８ ドレイン電極
９ ソース配線
１０ チャネル部
１１ パッシベーション膜
１２、１３、１４ コンタクトホール
１５ 画素電極
１６ 端子電極
１７ ＴＦＴ
１８ ソース端子
１９ ゲート端子
２０、２１ 端子部
２２ 表示部
２３ ショートリング
２４ 切断位置
Claims (11)
- 画素電極と、該画素電極に接続されたスイッチング素子と、該スイッチング素子に接続されたゲート配線およびソース配線とを備える表示部が表面に形成され、さらに該表示部の外側に、前記ゲート配線または前記ソース配線に外部信号源からの電気配線を接続するための端子部が形成されてなる薄膜トランジスタアレイ基板であって、
前記端子部が、前記外部信号源からの電気配線が接続される端子電極と、該端子電極の下層に配置されコンタクトホールを介して該端子電極へと接続される第１の金属配線および第２の金属配線を有し、前記第１の金属配線は前記表示部側に形成され、前記第２の金属配線は基板端部側に形成され、
前記第１の金属配線と前記第２の金属配線とは、あいだに絶縁膜が存在し、
前記端子電極を介して接続されており、
前記第１または第２の金属配線の一方が前記ソース配線と同層で形成され、他方の金属配線が前記ゲート配線と同層で形成され、
前記第１の金属配線は前記絶縁膜より上層に形成され、
前記第２の金属配線は前記絶縁膜より下層に形成され、前記基板端部まで延在していることを特徴とする薄膜トランジスタアレイ基板。 - 前記第２の金属配線が、切断または面取りがなされていることを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
- 前記第１の金属配線が前記ソース配線へと接続されていることを特徴とする請求項１または２記載の薄膜トランジスタアレイ基板。
- 前記第１の金属配線が前記ゲート配線へと接続されていることを特徴とする請求項１または２記載の薄膜トランジスタアレイ基板。
- 前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールは、複数個であることを特徴とする請求項１乃至請求項４のいずれかに記載の薄膜トランジスタアレイ基板。
- 前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールは、前記端子電極の前記表示部側の端部近傍と、前記第１の金属配線の前記基板端部側の端部近傍に設けられていることを特徴とする請求項５記載の薄膜トランジスタアレイ基板。
- 前記端子電極の中央近傍にはコンタクトホールは設けられていないことを特徴とする請求項１乃至請求項５記載の薄膜トランジスタアレイ基板。
- 前記端子電極の前記基板端部側の端部近傍で、前記第２の金属配線の幅が細くなり、前記基板端部まで延在していることを特徴とする請求項１乃至請求項７のいずれかに記載の薄膜トランジスタアレイ基板。
- 前記端子電極の下層に配置される前記第１の金属配線と前記第２の金属配線とは、平面視において、重なっていないことを特徴とする請求項１乃至請求項７のいずれかに記載の薄膜トランジスタアレイ基板。
- 前記端子電極の下層に配置され、前記端子電極と前記第１の金属配線を接続する前記コンタクトホールと、前記端子電極と前記第２の金属配線を接続する前記コンタクトホールとは、異なる位置にあることを特徴とする請求項１乃至請求項９のいずれかに記載の薄膜トランジスタアレイ基板。
- 請求項１〜１０のいずれかに記載の薄膜トランジスタアレイ基板を用いた表示装置。
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