JP2001142096A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、静電気保護素子を備えた液晶表示装
置に関し、冗長性に優れ、比較的低い電圧が長時間発生
する静電気に対しても十分な保護機能を備えた液晶表示
装置を提供することを目的とする。 【解決手段】静電気保護素子部２８、３０は、外部取り
出し電極１６、１８に接続されるソース電極（Ｓ）と共
通線２２、２４に接続されるドレイン電極（Ｄ）とを有
する第１のＴＦＴ３２と第１のＴＦＴ３２ゲート電極
（Ｇ）に接続された導電体４２と、外部取り出し電極１
６、１８に接続されたソース電極（Ｓ）と導電体４２に
接続されたドレイン電極（Ｄ）と電気的に孤立している
ゲート電極（Ｇ）とを有する第２のＴＦＴ３８と、共通
線２２、２４に接続されたソース電極（Ｓ）と導電体４
２に接続されたドレイン電極（Ｄ）と電気的に孤立して
いるゲート電極（Ｇ）とを有する第３のＴＦＴ４０とを
備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、
ＴＦＴという）をスイッチング素子として備えたアクテ
ィブマトリクス型の液晶表示装置（Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ Ｄｉｓｐｌａｙ）に関し、特に、アレイ側
基板上に形成されたＴＦＴやバスライン間を静電気によ
る破壊や短絡から保護する静電気保護素子を備えた液晶
表示装置に関する。

【０００２】

【従来の技術】アクティブマトリクス型のＬＣＤは、優
れた画像品質が得られるフラットパネル・ディスプレイ
としてコンピュータやＯＡ機器等に多用されている。こ
のアクティブマトリックス型のＬＣＤは、ＴＦＴ及び画
素電極が形成されたアレイ側基板と共通電極が形成され
た対向基板との間に封止した液晶層に対して両電極から
電圧を印加して液晶を駆動するようになっている。

【０００３】アレイ側基板上には、駆動する表示画素を
選択するための走査信号が順次入力される複数のゲート
バスラインが互いに平行に形成されている。また、複数
のゲートバスライン上には絶縁膜が形成され、絶縁膜上
にはゲートバスラインにほぼ直交する複数のデータバス
ラインが形成されている。互いに直交する複数のゲート
バスラインとデータバスラインとでマトリクス状に画定
される各領域が画素領域となり、各画素領域内にはＴＦ
Ｔと表示電極が形成されている。ＴＦＴのゲート電極は
所定のゲートバスラインに接続され、ドレイン電極は所
定のデータバスラインに接続され、ソース電極は画素領
域内の表示電極に接続されている。

【０００４】ところで、ＴＦＴ−ＬＣＤの液晶動作を制
御するＴＦＴやゲートバスライン、データバスライン等
は絶縁物であるガラス基板の上に形成されるため基本的
に静電気に弱い。従って、ＴＦＴを作り込むアレイ側基
板工程からアレイ側基板と対向基板とを張り合わせて液
晶を封止しドライバＩＣ等を搭載させるパネル工程まで
の間でアレイ側基板上に静電気が発生すると、ＴＦＴが
破壊されたりその特性が変動してしまったり、あるいは
各バスライン間が短絡したりする不具合が生じてパネル
の製造歩留まりが著しく低下してしまう。このため、ア
レイ側基板上の素子やバスラインを静電気から保護する
確実な手段が必要になる。

【０００５】アレイ側基板を静電気から保護する手段と
して、例えば、バスラインを全て共通電極（ショートリ
ング）に接続して同電位に保つ手法が知られている。シ
ョートリングは、データバスラインあるいはゲートバス
ラインの形成時にこれらの形成材料で形成される。この
ため、数ｋΩ以下の抵抗値で各バスラインが電気的に接
続される。従って、パネル上の特定箇所に帯電があって
も瞬時に電荷分散が生じるため、表示部内のＴＦＴの素
子破壊もしくは特性変化を防止することができる。

【０００６】しかし、この方法では各バスライン同士が
短絡されてしまうためバスラインごとに独立の信号を印
加することができない。このため、表示パネルの画素電
極と共通（コモン）電極間に電荷を保持させて、そのチ
ャージング量を検出して各画素のＴＦＴの特性試験を高
精度で行うアレイ検査（ＴＦＴ検査）ができなくなると
いう問題が生じる。また、ショートリングは隣接するバ
スラインを低抵抗で電気的に接続するためパネル工程も
しくはパネル完成以降のユニット組み立て工程において
除去する必要があり、それ以降の工程では静電気対策が
施されないという問題がある。

【０００７】そこで、ショートリングと各バスライン間
に抵抗成分を設ける方法が考案されている。図４０は、
特開平８−１０１３９７号公報に開示された、バスライ
ンとショートリングとの間に抵抗成分を接続した従来技
術の説明図である。図４０はアレイ側基板表面の一部を
示しており、バスライン５０４端部にはゲートメタルあ
るいはドレインメタル上に形成されたＩＴＯ（インジウ
ム・ティン・オキサイド）をパターニングして蛇行した
抵抗層４００が形成されている。蛇行した抵抗層４００
の先端はショートリング５０６に接続されている。この
構造によりアレイ検査が可能になる。通常この抵抗層４
００及びショートリング５０６は、パネル組み立て時の
パネルスクライブ工程において、図中破線で示したスク
ライブラインＳＬを切断することにより除去される。

【０００８】ところがこの方法は、ＩＴＯで高抵抗化を
図るには蛇行距離を長くするための領域を確保する必要
が生じ、このためパネル外形サイズが大きくなってしま
うという問題がある。

【０００９】上記方法のほか、バスラインとショートリ
ングとの間にトランジスタ等による静電気保護素子を挿
入するという方法が考案されている。たとえば特開昭６
１−７９２５９号公報にはゲート電極をソース／ドレイ
ン電極と容量結合させる方法が示されている。

【００１０】図４１は特開昭６１−７９２５９号に示さ
れている従来技術の説明図である。図４１（ａ）は、ア
レイ側基板の一部を基板面に向かって見た状態を示して
おり、図４１（ｂ）は、静電気保護素子の断面を示して
いる。図４１（ａ）に示すように、静電気保護素子５０
０は、バスライン５０２端部の外部取り出し電極５０４
とショートリング５０６との間に配されたＴＦＴ構造を
有している。静電気保護素子５００はガラス基板５０８
上の画素領域に形成されるＴＦＴと同一工程で形成され
る。

【００１１】図４１（ｂ）に示すように、ガラス基板５
０８上にゲート電極５１０が形成され、ゲート電極５１
０上にはゲート絶縁膜５１２を介して例えばアモルファ
スシリコン（以下、ａ−Ｓｉと略記する）からなる動作
半導体層５１４が形成されている。動作半導体層５１４
上には保護膜５２０が形成され、保護膜を挟んで動作半
導体層５１４の両側には、ソース電極５１８とドレイン
電極５１６が形成されている。ドレイン電極５１６はシ
ョートリング５０６に接続され、ソース電極５１８は外
部取り出し電極５０４に接続されている。基板面方向に
見て、ゲート電極５１０はソース／ドレイン電極５１
８、５１６と平面的重なりを有しており、ソース／ドレ
イン電極５１８、５１６と容量結合によって接続されて
いる。

【００１２】従ってソース／ドレイン電極５１８、５１
６間に静電気による高電圧が発生した場合には、ゲート
電極５１０はソース／ドレイン電極５１８、５１６間に
生じる電位差の中間の電位になるため動作半導体層５１
４にチャネルが形成され、静電気による電荷がバスライ
ン５０２から開放される。

【００１３】しかし、この静電気保護素子５００の構造
は構成素子が１個であるため冗長性に乏しい。つまり、
静電気による高電圧をただ１つのＴＦＴで受け止めるた
め破壊されやすく、破壊によりバスライン５０２とショ
ートリング５０６との間が絶縁されてしまうと、画素領
域のＴＦＴが静電気に曝される可能性が高くなってしま
う。また仮に静電気による異常が発生しなくても何らか
の原因で静電気保護素子５００が短絡してしまうとＴＦ
Ｔ試験が行えなくなってしまう。

【００１４】次に、図４１に示した構成より冗長性を持
たせた、特開平１０−３０３４３１号公報に開示された
静電気保護回路について図４２を用いて説明する。静電
気保護素子である第１のＴＦＴ５３０のソース電極
（Ｓ）はバスラインの外部取り出し電極５０２に接続さ
れており、他方のドレイン電極（Ｄ）はショートリング
５０６に接続されている。第１のＴＦＴ５３０のゲート
電極（Ｇ）はバスライン外部取り出し電極５０２とショ
ートリング５０６のいずれとも電気的に絶縁された導電
体５３６に接続されている。

【００１５】一方、第２のＴＦＴ５３２のソース電極
（Ｓ）及びゲート電極（Ｇ）はバスラインの外部取り出
し電極５０２に接続されており、他方のドレイン電極
（Ｄ）は導電体５３６に接続されている。また、第３の
ＴＦＴ５３４のドレイン電極（Ｄ）は導電体５３６に接
続されており、他方のソース電極（Ｓ）およびゲート電
極（Ｇ）はショートリング５０６に接続されている。

【００１６】静電気によって、ショートリング５０６に
対して正の高電圧がバスラインに発生した場合、第２の
ＴＦＴ５３２ではゲート電極（Ｇ）に高電圧が印加され
てチャネルが形成されるため導電率が急激に大きくな
る。一方、第３のＴＦＴ５３４のゲート電極（Ｇ）はシ
ョートリング５０６に接続されているため、チャネルが
形成されることはなく、導電率は非常に小さいままであ
る。この導電率の差は非常に大きく、従って導電体５３
６の電位は、バスラインの電位とほぼ等しくなる。この
結果、静電気保護素子である第１のＴＦＴ５３０のゲー
ト電極にはバスラインとショートリング５０６との間の
電圧が印加されてチャネルが形成され、電荷を開放する
ことができる。なお、第２及び第３のＴＦＴ５３２、５
３４は基本的に電流を流さず、第１のＴＦＴ５３０のゲ
ート電位を制御するためだけに使われる。

【００１７】このように上記静電気保護回路では、第２
及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）が
バスラインの外部取り出し電極５０２またはショートリ
ング５０６に接続されているため、外部取り出し電極５
０２及びショートリング５０６との間の電位差は即座に
解消される。ところが、静電気によって発生した電圧が
時間の経過と共に低くなると導電体５３６の電位も低く
なって第１のＴＦＴ５３０の導電率が低下する。このた
め、静電気による電圧が比較的低い（〜数ボルト）状態
では電荷の解放の効率が低下してしまう。

【００１８】また、これまでの製造上の経験から静電気
による障害の発生は、非常に高い電圧レベルで時間的に
は短い鋭いパルス状の静電気による場合と、電圧は比較
的低くても長時間に渡って当該電圧を各素子に印加し続
ける静電気による場合があることが分かっている。従っ
て、特開平１０−３０３４３１号公報に記載された静電
気保護回路は、前者の場合に対しては効果が期待できる
が、後者の場合に対しては電圧がある程度低くなった時
点で電流の逃げ道が断たれるため効果が殆ど期待できな
い。さらに上記公報に記載された静電気保護回路では、
静電気による電流は全て第１のＴＦＴを流れるため冗長
性に乏しく、負荷が大きくなりすぎて第１のＴＦＴが破
壊されてしまう可能性を有している。また、第２のＴＦ
Ｔ５３２のゲート電極（Ｇ）がバスラインの外部取り出
し電極５０２と直接接続され、第３のＴＦＴ５３４のゲ
ート電極（Ｇ）がショートリング５０６と直接接続され
ているため、短絡に対する冗長性が低くなってしまって
いる。

【００１９】さらに他の従来の静電気保護回路として、
図４３に示す特開平８−２６２４８５号公報に記載され
た構成がある。これは各バスライン５０４とショートリ
ング５０６との間を非線型素子４０２、４０４を用いた
双方向トランジスタによる抵抗成分を介して接続した静
電気保護回路である。双方向トランジスタの他に抵抗成
分となり得るショットキーダイオードのような非線型素
子を介する場合もある。非線型素子による抵抗成分は各
バスラインを駆動させる場合に影響しないように十分な
高抵抗成分をもつためパネル完成後も残存させることが
できる。また静電気に対しては電荷分散が可能な程度の
電流は流れるため耐静電気素子として機能する。

【００２０】双方向トランジスタのような非線型素子で
高抵抗成分を設ける方式では比較的狭い領域で高抵抗成
分を形成することが可能であるが素子構造が複雑にな
り、その上非線型素子であるがため外部電荷（例えば静
電気）により抵抗成分が変化するという電流制御面での
問題が生じる。またガラス端面近傍のようなトランジス
タの動作半導体膜の動作保証領域外では高抵抗成分を形
成することができないため、マザーガラスに対してパネ
ルサイズを大きくできないという問題がある。

【００２１】

【発明が解決しようとする課題】このように従来の液晶
表示装置では、パネル工程もしくはパネル完成以降のユ
ニット組み立て工程でショートリングを除去する必要が
あるが、ショートリング除去以後の工程で静電気対策を
施せないという問題が生じる。また、ＩＴＯを用いた蛇
行パターンを設ける方式では蛇行距離を長くとるとパネ
ル外形サイズが大きくなってしまうという問題がある。

【００２２】さらに従来の液晶表示装置では、静電気に
よる素子破壊を防止させるための静電気保護素子（回
路）が冗長性に乏しくバスライン及びショートリング間
が短絡し易かったり、比較的低い電圧が長時間発生する
静電気に対しては保護回路として機能しないという問題
を有している。またさらに、高抵抗成分に双方向トラン
ジスタのような非線型素子を用いると素子構造が複雑に
なると共に電流制御面でも不利になる。また非線形素子
をガラス端面近傍に形成できないのでマザーガラスに対
してパネルサイズを大きくできないという問題を有して
いる。

【００２３】本発明の目的は、冗長性に優れた静電気保
護回路を備えた液晶表示装置を提供することにある。ま
た本発明の目的は、比較的低い電圧が長時間発生する静
電気に対しても十分な保護機能を備えた液晶表示装置を
提供することにある。またさらに本発明の目的は、基板
組み立て工程の最終段階まで静電気対策の施せる液晶表
示装置を提供することにある。さらに本発明の目的は、
静電気保護素子部がパネルサイズに影響を与えない液晶
表示装置を提供することにある。またさらに本発明の目
的は、素子構造が簡素で電流制御面で不利のない静電気
保護素子部を有する液晶表示装置を提供することにあ
る。

【００２４】

【課題を解決するための手段】上記目的は、複数のバス
ラインで画定された複数の画素ごとに形成されたスイッ
チング素子と、前記複数のバスラインに接続されたショ
ートリングと、前記複数のバスラインのそれぞれと前記
ショートリングとの間に形成された静電気保護素子部と
を有するアクティブマトリクス型の液晶表示装置におい
て、前記静電気保護素子部は、前記バスラインに接続さ
れるソース／ドレイン電極と、前記ショートリングに接
続されるドレイン／ソース電極とを有する薄膜トランジ
スタと、前記薄膜トランジスタのゲート電極を前記バス
ラインに接続する第１の抵抗体と、前記薄膜トランジス
タの前記ゲート電極を前記ショートリングに接続する第
２の抵抗体とを備えていることを特徴とする液晶表示装
置によって達成される。

【００２５】上記本発明の液晶表示装置において、前記
第２の抵抗体が、複数の前記薄膜トランジスタの前記ゲ
ート電極を前記ショートリングに接続する共用抵抗体で
あってもよい。

【００２６】また上記目的は、複数のバスラインで画定
された複数の画素ごとに形成されたスイッチング素子
と、隣接する前記バスライン間に形成された静電気保護
素子部とを有するアクティブマトリクス型の液晶表示装
置において、前記静電気保護素子部は、隣接する前記バ
スラインの一方に接続されるソース／ドレイン電極と、
前記バスラインの他方に接続されるドレイン／ソース電
極とを有する薄膜トランジスタと、前記薄膜トランジス
タのゲート電極を前記バスラインの一方に接続する第１
の抵抗体と、前記薄膜トランジスタの前記ゲート電極を
前記バスラインの他方に接続する第２の抵抗体とを備え
ていることを特徴とする液晶表示装置によって達成され
る。

【００２７】またさらに上記目的は、複数のバスライン
で画定された複数の画素ごとに形成されたスイッチング
素子と、前記複数のバスラインに接続されたショートリ
ングと、前記複数のバスラインのそれぞれと前記ショー
トリングとの間に形成された静電気保護素子部とを有す
るアクティブマトリクス型の液晶表示装置において、前
記静電気保護素子部は、前記バスラインに接続されるソ
ース／ドレイン電極と、前記ショートリングに接続され
るドレイン／ソース電極とを有する第１の薄膜トランジ
スタと、前記第１の薄膜トランジスタのゲート電極に接
続された導電体と、前記バスラインに接続されたソース
／ドレイン電極と、前記導電体に接続されたドレイン／
ソース電極と、電気的に孤立しているゲート電極とを有
する第２の薄膜トランジスタと、前記ショートリングに
接続されたソース／ドレイン電極と、前記導電体に接続
されたドレイン／ソース電極と、電気的に孤立している
ゲート電極とを有する第３の薄膜トランジスタとを備え
ていることを特徴とする液晶表示装置によって達成され
る。

【００２８】上記本発明の液晶表示装置において、前記
第３の薄膜トランジスタが、複数の前記第１の薄膜トラ
ンジスタの前記ゲート電極を前記ショートリングに接続
する共用トランジスタであってもよい。

【００２９】さらに上記目的は、複数のバスラインで画
定された複数の画素ごとに形成されたスイッチング素子
と、隣接する前記バスライン間に形成された静電気保護
素子部とを有するアクティブマトリクス型の液晶表示装
置において、前記静電気保護素子部は、隣接する前記バ
スラインの一方に接続されるソース／ドレイン電極と、
前記バスラインの他方に接続されるドレイン／ソース電
極とを有する第１の薄膜トランジスタと、前記第１の薄
膜トランジスタのゲート電極に接続された導電体と、前
記バスラインの一方に接続されたソース／ドレイン電極
と、前記導電体に接続されたドレイン／ソース電極と、
電気的に孤立しているゲート電極とを有する第２の薄膜
トランジスタと、前記バスラインの他方に接続されたソ
ース／ドレイン電極と、前記導電体に接続されたドレイ
ン／ソース電極と、電気的に孤立しているゲート電極と
を有する第３の薄膜トランジスタとを備えていることを
特徴とする液晶表示装置によって達成される。

【００３０】上記本発明の液晶表示装置において、前記
第１の薄膜トランジスタのゲート電極は、前記導電体と
容量を介して接続されるようにすることも可能である。
また、前記第２及び第３の薄膜トランジスタの少なくと
も一方のチャネル長は、前記第１の薄膜トランジスタの
チャネル長より短いことを特徴とすることもできる。

【００３１】図４２に示したような、第２及び第３のＴ
ＦＴ５３２、５３４のゲート電極（Ｇ）をそれぞれバス
ライン５０２とショートリング５０６に短絡させた従来
の静電気保護回路では、実質的に第２及び第３のＴＦＴ
５３２、５３４には電流が流れず、第１のＴＦＴ５３０
のゲート電位を制御するためだけに用いられるのに対
し、本発明の第１及び第２の抵抗体、あるいは第２及び
第３のＴＦＴはバスラインとショートリングとの間で双
方向性の導電性を示し電流を流すことができる。このた
め主として電流を流すための第１のＴＦＴが十分に導通
する前から第１及び第２の抵抗体、あるいは第２及び第
３のＴＦＴで予備的に静電気による電荷を解放する機能
を有している。すなわち、第２、第３のＴＦＴに予備的
に電流が流れるため第１のＴＦＴにかかる負荷を軽減す
ることができるので静電気保護回路の冗長性が向上す
る。

【００３２】また、本発明の第１のＴＦＴのゲート電極
は、容量を介してバスライン、ショートリングと接続さ
れており、ゲート電極の電位はこれら容量の充放電に要
する時間の分だけ緩やかに変化する。従って、本発明の
構成によれば、緩やかな静電気に対しても十分対応する
ことができる。第１のＴＦＴのゲート電極と第２、第３
のＴＦＴの間の共通導電体の間に容量を挿入させた場合
はさらに全体としての反応が緩やかになり静電気保護素
子としての効率が向上する。

【００３３】また、図４２に示した構成は、図４１に示
した構成より素子数が多く冗長性が向上しているが、例
えば、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイ
ン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲー
ト電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気
保護回路としての機能は失われてしまう。同様に、第３
のＴＦＴ５３４のゲート電極（Ｇ）とドレイン電極
（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極
（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、
第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極
（Ｄ）が短絡し、且つ第３のＴＦＴ５３０のゲート電極
（Ｇ）とドレイン電極（Ｄ）が短絡した場合にも静電気
保護回路としての機能は失われてしまう。つまり、図４
２に示した回路では上述のように回路中の素子の２カ所
が短絡すると不具合を生じてしまう。

【００３４】それに対し、例えば本実施の形態の図４を
参照して説明すると、本発明による構成では、第２のＴ
ＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡
し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイ
ン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート
電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保
護回路としての機能が失われる。同様に、第３のＴＦＴ
４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、
且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電
極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極
（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、
第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極
（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極
（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦ
Ｔ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡
し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイ
ン電極（Ｄ）が短絡した場合に静電気保護回路としての
機能が失われる。つまり、図４に示す本発明の具体的回
路では回路中の素子の３カ所以上が短絡して初めて静電
気保護回路として機能しなくなる。このように、本発明
による静電気保護回路はゲートがフローティングなので
構成素子の短絡についての冗長性にも優れている。

【００３５】また、上記目的は、複数のバスラインで画
定された複数の画素ごとに形成されたスイッチング素子
と、前記複数のバスラインに接続されたショートリング
と、前記複数のバスラインのそれぞれと前記ショートリ
ングとの間に形成された静電気保護素子部とを有するア
クティブマトリクス型の液晶表示装置において、前記静
電気保護素子部は、複数の金属層と、前記複数の金属層
上に形成された絶縁層と、前記複数の金属層上の前記絶
縁層を開口して形成したコンタクトホールと、前記コン
タクトホールを介して前記金属層間を電気的に接続する
接続層とを有していることを特徴とする液晶表示装置に
よって達成される。

【００３６】さらに上記目的は、複数のバスラインで画
定された複数の画素ごとに形成されたスイッチング素子
と、隣接する前記バスライン間に形成された静電気保護
素子部とを有するアクティブマトリクス型の液晶表示装
置において、前記静電気保護素子部は、複数の金属層
と、前記複数の金属層上に形成された絶縁層と、前記複
数の金属層上の前記絶縁層を開口して形成したコンタク
トホールと、前記コンタクトホールを介して前記金属層
間を電気的に接続する接続層とを有していることを特徴
とする液晶表示装置によって達成される。

【００３７】本発明によれば、ゲートバスラインまたは
データ（ドレイン）バスライン上の保護膜にコンタクト
ホールを形成し、これを介してショートリングと各バス
ラインとを電気的に接続する。この構造で生じる異なる
メタル（例えばＴｉとＩＴＯ）間の接触抵抗は、材料を
選択することでオーミックコンタクトを得ることがで
き、かつコンタクトホール数、サイズもしくは下層メタ
ルの後処理工程により抵抗成分の抵抗値を制御すること
が可能である。もちろんメタルコンタクトはオーミック
コンタクトに限ることではなく、ショットキー接続で非
線型特性を有する抵抗素子を設けることが可能である。

【００３８】本発明によって形成された耐静電気素子は
抵抗制御（電流制御）が容易であり、構造も簡単である
ため安定した抵抗成分をもつことができる。また前述の
手法により任意の抵抗成分を形成することが可能なた
め、高抵抗を作り込むことでアレイ検査を可能とし、か
つ静電気に対して十分な保護機能を持つことができるよ
うになる。なお本発明による液晶表示装置の薄膜トラン
ジスタは、チャネルエッチング型あるいはエッチングス
トッパ型であることを特徴としている。

【００３９】

【発明の実施の形態】本発明の第１の実施の形態による
液晶表示装置について図１乃至図３を用いて説明する。
まず、本実施の形態による液晶表示装置の概略の構成を
図１を用いて説明する。図１は、本液晶表示装置のアレ
イ側基板１側の一部を基板面に向かってみた状態を示し
ている。なお、画素領域内は液晶駆動のための等価回路
を示している。アレイ側基板１上には、図中基板左右方
向に延びるゲートバスライン２が上下方向に平行に複数
形成されている。また、複数のゲートバスライン２上に
は図示を省略した絶縁膜が形成され、絶縁膜上にはゲー
トバスライン２にほぼ直交するように複数のデータバス
ライン４が形成されている。互いに直交する複数のゲー
トバスライン２とデータバスライン４とでマトリクス状
に画定される各領域が画素領域となり、各画素領域内に
はＴＦＴ６と表示電極８が形成されている。ＴＦＴ６の
ゲート電極は所定のゲートバスライン２に接続され、ド
レイン電極は所定のデータバスライン４に接続され、ソ
ース電極は画素領域内の表示電極８に接続されている。
図中の破線１４は対向基板の端部を示している。対向基
板側には、共通電極１２が形成されている。アレイ側基
板１と対向基板との間には液晶１０が封止されている。

【００４０】所定のゲートバスライン２に出力された走
査信号により当該ゲートバスライン２にゲート電極が接
続されたＴＦＴ６はオン状態となり、データバスライン
４に出力された階調信号に基づく電圧が画素電極８に印
加される。一方、対向基板側の共通電極１２にも所定の
電圧が印加され、画素電極８と共通電極１２とに印加さ
れた電圧により、画素電極８と共通電極１２の間の液晶
が駆動されるようになっている。

【００４１】各ゲートバスライン２の端部には外部取り
出し電極１６が形成され、各データバスライン４の端部
にも外部取り出し電極１８が形成されている。外部取り
出し電極１６、１８の外周囲には静電気保護回路の構成
要素であるショートリング２０が形成されている。ショ
ートリング２０はゲートバスライン側共通線２２とデー
タバスライン側共通線２４とを有している。ゲートバス
ライン側共通線２２と各ゲートバスライン２の外部取り
出し電極１６との間には、静電気保護回路の構成要素と
なる静電気保護素子部２８が形成されている。一方、デ
ータバスライン側共通線２４と各データバスライン４の
外部取り出し電極１８との間には、静電気保護回路の構
成要素となる静電気保護素子部３０が形成されている。

【００４２】次に、本実施の形態による静電気保護素子
部２８、３０の回路構成及び動作について図２を用いて
説明する。なお、静電気保護素子部２８と静電気保護素
子部３０の構成及び動作は同一であるので、これ以降、
静電気保護素子部２８を例にとって説明する。静電気保
護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び
第２の抵抗体３６を有している。静電気保護素子である
ＴＦＴ３２のソース電極（Ｓ）はゲートバスライン２の
外部取り出し電極１６に接続されており、他方のドレイ
ン電極（Ｄ）は共通線２２に接続されている。ＴＦＴ３
２のゲート電極（Ｇ）は第１の抵抗体３４によって外部
取り出し電極１６に接続されており、また、同時にＴＦ
Ｔ３２のゲート電極（Ｇ）は、第２の抵抗体３６によっ
て共通線２２に接続されている。

【００４３】静電気により共通線２２に対して正の高電
圧がバスラインに発生すると、ＴＦＴ３２のゲート電極
（Ｇ）には静電気によって発生した高電圧を第１の抵抗
体３４と第２の抵抗体３６で分割した値の電圧が印加さ
れる。その結果、ＴＦＴ３２の導電率が急激に大きくな
るため、ＴＦＴ３２を介して静電気による電荷が解放さ
れる。このとき、ＴＦＴ３２だけでなく、第１及び第２
の抵抗体３４、３６を介しても電荷は解放され、ＴＦＴ
３２を流れる電流は図４１に示したようなＴＦＴが単一
の場合に比べて緩和され、さらに、図４２に示した保護
回路より静電気保護素子としての冗長性に優れている。
従って、静電気で容易に破壊されず且つＴＦＴ試験も十
分行える静電気保護回路を搭載した液晶表示装置を製造
することができる。

【００４４】次に、静電気保護素子部２８（＝３０）の
他の回路構成例について図３を用いて説明する。静電気
保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及
び第２の抵抗体３６に加えて、導電体４２及び容量１０
０を有している。

【００４５】ＴＦＴ３２のゲート電極（Ｇ）は導電体４
２に接続されている。第１の抵抗体３４は、外部取り出
し電極１６と導電体４２の間に接続されている。第２の
抵抗体３６は、共通線２２と導電体４２との間に接続さ
れている。容量１００は、導電体４２とＴＦＴ３２のゲ
ート電極（Ｇ）との間に形成されている。静電気が発生
した場合、容量１００によりＴＦＴ３２は緩やかに動作
する。さらに、容量１００を付加することにより短絡に
よる不具合に対する冗長性も向上している。

【００４６】次に、本発明の第２の実施の形態による液
晶表示装置について図４乃至図８を用いて説明する。本
液晶表示装置の概略構成は第１の実施の形態で用いた図
１と同様であるので説明は省略し、特徴的構成要素であ
る静電気保護素子部２８、３０の回路構成について図４
を用いて説明する。静電気保護素子部２８は、第１乃至
第３のＴＦＴ３２、３８、４０、及び導電体４２を有し
ている。静電気保護素子である第１のＴＦＴ３２のソー
ス電極（Ｓ）はバスライン２の外部取り出し電極１６に
接続されており、他方のドレイン電極（Ｄ）は共通線２
２に接続されている。第１のＴＦＴ３２のゲート電極
（Ｇ）はバスライン２の外部取り出し電極１６と共通線
２２のいずれとも電気的に絶縁された導電体４２に接続
されている。

【００４７】一方、第２のＴＦＴ３８のソース電極
（Ｓ）は外部取り出し電極１６に接続されており、他方
のドレイン電極（Ｄ）は導電体４２に接続されている。
また、第３のＴＦＴ４０のドレイン電極（Ｄ）は導電体
４２に接続されており、他方のソース電極（Ｓ）は共通
線２２に接続されている。そして、第２及び第３のＴＦ
Ｔ３８、４０のゲート電極（Ｇ）はいずれのパターンに
も接続されておらず孤立している。

【００４８】静電気により共通線２２に対して正の高電
圧がバスラインに発生すると、第２及び第３のＴＦＴ３
８、４０のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ
２_gs、Ｃ２_gd、Ｃ３_gs、Ｃ３_gd）によって内分された高
電圧が印加されて第２及び第３のＴＦＴ３８、４０でチ
ャネルが形成される。その結果、第２及び第３のＴＦＴ
３８、４０を通して電流が流れ、導電体４２の電位も上
昇する。それにより第１のＴＦＴ３２にチャネルが形成
されて導電率が大きくなるため静電気による電荷が解放
される。

【００４９】このように本実施の形態によれば、第２、
第３のＴＦＴ３８、４０に予備的に電流が流れるため第
１のＴＦＴ３２にかかる負荷が軽減されており静電気保
護回路の冗長性を向上させることができる。また、第１
のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部
取り出し電極１６、１８、及びショートリング２０の共
通線２２、２４と接続されており、ゲート電極（Ｇ）の
電位はこれら容量の充放電に要する時間の分だけ緩やか
に変化する。従って、本実施の形態の構成によれば、緩
やかな静電気に対しても十分対応することができる。

【００５０】このように電荷は複数の経路で解放される
ため、ＴＦＴが１個である従来の場合に比べて第１のＴ
ＦＴへの負荷が緩和され、また静電気保護素子としての
冗長性が増すので、静電気で容易に破壊されず且つＴＦ
Ｔ試験も十分行える静電気保護回路を搭載した液晶表示
装置を製造することができる。

【００５１】次に、本実施の形態による静電気保護回路
の構造について図５を用いて説明する。図５（ａ）は、
アレイ側基板１上の１つの静電気保護回路を基板面に向
かってみた状態を示している。図５（ｂ）は図５（ａ）
のＡ−Ａ’線で切断した断面を示している。図５（ｃ）
は、図５（ａ）のＢ−Ｂ’線で切断した断面を示してい
る。

【００５２】図５（ａ）において、図中左側で上下に延
びる共通線２２（または２４、以下記載を省略する）と
外部取り出し電極１６（または１８、以下記載を省略す
る）との間に静電気保護素子部２８（または３０、以下
記載を省略する）が形成されている。図５（ｂ）、
（ｃ）に示すように、ガラス基板５０上にゲートバスラ
イン２及び画素領域のＴＦＴ６（図１参照）のゲート電
極を形成する際に同時に第１乃至第３のＴＦＴ３２、３
８、４０のゲート電極（Ｇ）も形成される。第２及び第
３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構
造から電気的に孤立して形成されている。ゲート電極
（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形
成されている。

【００５３】第１乃至第３のＴＦＴ３２、３８、４０の
各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上
にはａ−Ｓｉからなる動作半導体層４４がそれぞれパタ
ーニングされている。各動作半導体層４４を挟んで両側
には、データ（ドレイン）バスライン４及び外部引き出
し電極１６の形成と同時にパターニングされたソース／
ドレイン電極が形成されている。各ソース／ドレイン電
極の端部は各動作半導体層４４に乗り上がり、基板面方
向に見て各ソース／ドレイン電極の端部と下層のゲート
電極（Ｇ）とがオーバーラップする領域が形成されてい
る。なお、ショートリング２２もデータバスライン４形
成時に同時に形成される。素子形成領域全面にパッシベ
ーション膜５４が形成されている。

【００５４】第２及び第３のＴＦＴ３８、４０間のソー
ス／ドレイン電極のほぼ中央部上のパッシベーション膜
５４を除去してコンタクトホール５６が形成されてい
る。同様に、第１のＴＦＴ３２のゲート電極の一端部上
のゲート絶縁膜５２とパッシベーション膜５４も除去さ
れてコンタクトホール５８が形成されている。２つのコ
ンタクトホール５６、５８を介して、第２及び第３のＴ
ＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部
と第１のＴＦＴ３２のゲート電極とが導電体の一部を構
成するＩＴＯ層４３で接続されている。本例では、導電
体４２の一構成要素であるＩＴＯ層４３は、各画素領域
内の表示電極を形成する際の透明電極としてのＩＴＯの
パターニングの際に同時に形成される。

【００５５】図５に示した構成では、外部取り出し電極
１６、１８及びショートリング２０の共通線２２、２４
は共にデータバスライン４の形成と同時に同一の材料で
形成されるが、これは本質的なことではない。例えば、
図６に示すようにゲートバスライン２の形成時に同時に
ゲートバスライン２と同じ金属層により外部取り出し電
極１６、１８及びショートリング２２、２４を形成して
もよい。

【００５６】図６は、アレイ側基板１上の１つの静電気
保護回路を基板面に向かってみた状態を示している。図
６に示すように、外部取り出し電極１６、１８と接続さ
れる第１のＴＦＴ３２のソース電極７０は、その一端部
上に形成されたコンタクトホール７４と、外部取り出し
電極１６、１８上に形成されたコンタクトホール７６と
を介して、表示電極形成時のＩＴＯ層７２で接続されて
いる。

【００５７】同様に、外部取り出し電極１６、１８と接
続される第２のＴＦＴ３８のソース電極６０は、その一
端部上に形成されたコンタクトホール６４と、外部取り
出し電極１６、１８上に形成されたコンタクトホール６
６とを介して、表示電極形成時のＩＴＯ層６２で接続さ
れている。また同様に、ショートリング２０の共通線２
２、２４と接続される第１のＴＦＴ３２のドレイン電極
８０及び第３のＴＦＴ４０のソース電極９０は、それら
の一端部上に形成されたコンタクトホール８４、９４
と、共通線２２、２４上に形成されたコンタクトホール
８６、９６をそれぞれ介して、表示電極形成時のＩＴＯ
層８２、９２でそれぞれ接続されている。

【００５８】なお、上記図５及び図６に示す静電気保護
回路の構造は、画素領域にチャネルエッチング型ＴＦＴ
が形成される液晶表示装置に適用される。チャネルエッ
チング型ＴＦＴは、ゲート電極上にゲート絶縁膜を介し
て形成された例えばａ−Ｓｉからなる動作半導体層の上
層がソース／ドレイン電極のパターニングの際のエッチ
ング液に曝されて一部除去されている構造を有してい
る。

【００５９】これに対し、ソース／ドレイン電極のパタ
ーニングの際に動作半導体層上層がエッチングされない
よう動作半導体層上層に例えばＳｉＮ膜からなるチャネ
ル保護膜を形成した構造のエッチングストッパ型ＴＦＴ
を画素領域に用いた液晶表示装置も存在する。

【００６０】図７及び図８は図５及び図６に対応させ
て、エッチングストッパ型ＴＦＴを備えた液晶表示装置
に本実施の形態による静電気保護回路を適用した例を示
している。図７及び図８において、図５及び図６に示す
構成と同一の機能作用を奏する構成には同一の符号を付
してその説明は省略する。

【００６１】第１乃至第３のＴＦＴ３２、３８、４０の
各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上
にはａ−Ｓｉからなる動作半導体層４４と、動作半導体
層４４とほぼ同じ形状をしたチャネル保護膜４５の積層
領域がそれぞれパターニングされている。各動作半導体
層４４とチャネル保護膜４５の積層領域を挟んで両側に
は、データ（ドレイン）バスライン４および外部引き出
し電極１６の形成と同時にパターニングされたソース／
ドレイン電極が形成されている。各ソース／ドレイン電
極の端部は各動作半導体層４４とチャネル保護膜４５の
積層領域に乗り上がり、基板方向に見て各ソース／ドレ
イン電極の端部と下層のゲート電極（Ｇ）とがオーバー
ラップする領域が形成されている。

【００６２】エッチングストッパ型ＴＦＴは、ゲートバ
スライン２をマスクとした背面露光を用いて動作半導体
層４４とチャネル保護膜４５のパターニングを行うた
め、形成された動作半導体層４４とチャネル保護膜４５
は同一形状でゲートバスライン（ゲート電極）２の内方
に形成される。このため、図７及び図８に示す静電気保
護回路においても、図５及び図６に示す動作半導体層４
４に相当する領域が動作半導体層４４上にチャネル保護
膜４５を積層した構造となり、また基板面に向かって見
た状態で、動作半導体層４４とチャネル保護膜４５は同
一形状でゲートバスライン２の内方に形成されている。

【００６３】次に、本発明の第３の実施の形態による液
晶表示装置について図９及び図１０を用いて説明する。
図９及び図１０は、アレイ側基板１上の静電気保護回路
を基板面に向かって見た状態を示している。図９は、チ
ャネルエッチング型ＴＦＴが形成される場合における静
電気保護回路の構造を示し、図１０は、エッチングスト
ッパ型ＴＦＴが形成される場合における静電気保護回路
の構造を示している。本実施の形態による液晶表示装置
も静電気保護回路に特徴を有しており、他の構成要素に
ついては第１の実施の形態で図１を用いて説明した構成
と同一であるのでそれらの説明は省略する。また、静電
気保護素子部においても、第１及び第２の実施の形態と
同様の機能作用を有する構成要素には同一の符号を付し
てその説明は省略する。

【００６４】本実施の形態の静電気保護回路は、図５を
用いて説明した第２の実施の形態の静電気保護素子部２
８、３０を隣接するバスライン間に形成することによ
り、ショートリング２０を形成しない点に特徴を有して
いる。すなわち、第１のＴＦＴ３２のソース電極は隣接
する２本のバスライン２（または４；以下記載を省略す
る）の一方に接続され、ドレイン電極は隣接する２本の
バスライン２の他方に接続されている。また、第２のＴ
ＦＴ３８のソース電極は隣接する２本のバスライン２の
一方に接続され、３のＴＦＴ４０のソース電極は隣接す
る２本のバスライン２の他方に接続されている。以上の
構成の相違を除き、本実施の形態の静電気保護回路によ
っても第２の実施の形態と同様の効果を得ることができ
る。

【００６５】次に、本発明の第４の実施の形態による液
晶表示装置について図１１乃至図１９を用いて説明す
る。本液晶表示装置の概略構成は第１の実施の形態で用
いた図１と同様であるので説明は省略し、特徴的構成要
素である静電気保護素子部２８、３０の回路構成につい
て図１１を用いて説明する。但し、図４及び図５に示し
た構成と同様の機能作用を発揮する構成要素には同一の
符号を付してその説明も省略する。

【００６６】本実施形態による静電気保護素子部２８
は、第２の実施形態と同様に第１乃至第３のＴＦＴ３
２、３８、４０、及び導電体４２を有している。第２の
実施形態と異なるのは容量１００を有している点にあ
る。容量１００は、導電体４２と第１のＴＦＴ３２のゲ
ート電極（Ｇ）との間に形成されている。静電気が発生
した場合、容量１００により第２及び第３のＴＦＴ３
８、４０に比べて第１のＴＦＴ３２の動作は緩やかにな
る。そのため、鋭いパルス状の電圧変化を生じる静電気
の場合は、第２及び第３のＴＦＴ３８、４０に先に電流
が流れて第１のＴＦＴ３２を保護することができる。

【００６７】また、電圧上昇が緩やかな静電気の場合
は、第２及び第３のＴＦＴ３８、４０に続いて第１のＴ
ＦＴ３２が動作して電荷の解放に寄与するようになる。
このように本実施の形態によれば、第２、第３のＴＦＴ
３８、４０に予備的に電流が流れるため、第１のＴＦＴ
３２にかかる負荷が軽減されており静電気保護回路の冗
長性を向上させることができる。

【００６８】また、第１のＴＦＴ３２のゲート電極
（Ｇ）は、容量を介して外部取り出し電極１６、１８、
及びショートリング２０の共通線２２、２４と接続され
ており、ゲート電極（Ｇ）の電位はこれら容量の充放電
に要する時間の分だけ緩やかに変化する。従って、本実
施の形態の構成によれば、緩やかな静電気に対しても十
分対応することができる。

【００６９】さらに本実施の形態では、第１のＴＦＴ３
２のゲート電極（Ｇ）と第２、第３のＴＦＴ３８、４０
の間の共通導電体４２の間に容量１００を挿入させてい
るので、外部取り出し電極１６、１８とショートリング
２０の共通線２２、２４との間の電位差が低くなっても
容量１００の充放電に要する時間の分だけさらに長く導
通状態を保つことができるため電荷解放の効率をより向
上させることができる。また、容量１００を付加したこ
とにより短絡による不具合に対する冗長性も向上してい
る。本実施形態の場合も電荷は複数の経路で解放される
ため、ＴＦＴが１個である従来の場合に比べて静電気保
護素子としての冗長性が増すので、静電気で容易に破壊
されない保護回路を形成することができる。

【００７０】次に、本実施の形態による静電気保護回路
の構造について図１２を用いて説明する。図１２（ａ）
は、アレイ側基板１上の１つの静電気保護回路を基板面
に向かってみた状態を示している。図１２（ｂ）は図１
２（ａ）のＡ−Ａ’線で切断した断面を示している。図
１２（ｃ）は、図１２（ａ）のＢ−Ｂ’線で切断した断
面を示している。

【００７１】図１２（ａ）において、図中左側で上下に
延びる共通線２２と外部取り出し電極１６との間に静電
気保護素子部２８が形成されている。図１２（ｂ）、
（ｃ）に示すように、ゲートバスライン２及び画素領域
のＴＦＴ６（図１参照）のゲート電極を形成する際にガ
ラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３
８、４０のゲート電極（Ｇ）も形成される。第２及び第
３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構
造から電気的に孤立して形成されている。ゲート電極
（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形
成されている。第１乃至第３のＴＦＴの各ゲート電極
（Ｇ）上のゲート絶縁膜５２上にはａ−Ｓｉからなる動
作半導体層４４がそれぞれパターニングされている。各
動作半導体層４４を挟んで両側には、データ（ドレイ
ン）バスライン４及び外部引き出し電極１６の形成と同
時にパターニングされたソース／ドレイン電極が形成さ
れている。各ソース／ドレイン電極の端部は各動作半導
体層４４に乗り上げて形成されている。なお、ショート
リング２２もデータバスライン４形成時に同時に形成さ
れる。素子形成領域全面にパッシベーション膜５４が形
成されている。

【００７２】第２及び第３のＴＦＴ３８、４０間のソー
ス／ドレイン電極は導電体４２として機能すると共に、
導電体４２下方にまで延びた第１のＴＦＴ３２のゲート
電極（Ｇ）との間で、容量１００を形成している。

【００７３】図１２に示した構成では、外部取り出し電
極１６、１８及びショートリング２２、２４は共にデー
タバスライン４の形成と同時に同一の材料で形成される
が、これは本質的なことではない。例えば、図１３に示
すようにゲートバスライン２の形成時に同時にゲートバ
スライン２と同じ金属層により外部取り出し電極１６、
１８及びショートリング２２、２４を形成してもよい。
そして図６を用いて説明したの同様の配線のつなぎ換え
を行うことにより図１３に示す構成を得ることができ
る。

【００７４】なお、上記図１２及び図１３に示す静電気
保護回路の構造は、画素領域にチャネルエッチング型Ｔ
ＦＴが形成される液晶表示装置に適用される。これに対
し、図１４及び図１５は図１２及び図１３に対応させ
て、エッチングストッパ型ＴＦＴを備えた液晶表示装置
に本実施の形態による静電気保護回路を適用した例を示
している。図１４及び図１５において、図１２及び図１
３に示す構成と同一の機能作用を奏する構成には同一の
符号を付してその説明は省略する。

【００７５】第１乃至第３のＴＦＴ３２、３８、４０の
各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上
にはａ−Ｓｉからなる動作半導体層４４と、動作半導体
層４４とほぼ同じ形状をしたチャネル保護膜４５の積層
領域がそれぞれパターニングされている。各動作半導体
層４４とチャネル保護膜４５の積層領域を挟んで両側に
は、データ（ドレイン）バスライン４および外部引き出
し電極１６の形成と同時にパターニングされたソース／
ドレイン電極が形成されている。各ソース／ドレイン電
極の端部は各動作半導体層４４とチャネル保護膜４５の
積層領域に乗り上がり、基板方向に見て各ソース／ドレ
イン電極の端部と下層のゲート電極（Ｇ）とがオーバー
ラップする領域が形成されている。

【００７６】エッチングストッパ型ＴＦＴは、ゲートバ
スライン２をマスクとした背面露光を用いて動作半導体
層４４とチャネル保護膜４５のパターニングを行うた
め、形成された動作半導体層４４とチャネル保護膜４５
は同一形状でゲートバスライン（ゲート電極）２の内方
に形成される。このため、図１４及び図１５に示す静電
気保護回路においても、図１２及び図１３に示す動作半
導体層４４に相当する領域が動作半導体層４４上にチャ
ネル保護膜４５を積層した構造となり、また基板面に向
かって見た状態で、動作半導体層４４とチャネル保護膜
４５は同一形状でゲートバスライン２の内方に形成され
ている。

【００７７】次に、本実施の形態による静電気保護回路
の変形例を図１６乃至図１９を用いて説明する。第１及
び第２の実施の形態及び本実施の形態では、ショートリ
ング２０及び静電気保護素子部２８、３０はアレイ側基
板上で外部取り出し電極１６、１８の外側に位置してい
る。従って、パネルスクライブ後に面取り工程によって
除去することができる。一方、ショートリング２０を外
部取り出し電極１６、１８より内側に配置すれば、ガラ
ス基板のスクライブ領域を狭めてガラス基板を無駄なく
有効に利用することができる。この場合にはショートリ
ング２０及び静電気保護素子部２８、３０はパネルスク
ライブ後にも液晶表示パネルに残存することになり、各
バスライン２、４は静電気保護回路を介して短絡する
が、その抵抗は各バスライン間の干渉を無視できるほど
大きいので、製品の品質には何ら影響を与えない。ショ
ートリング２０の形成位置についてはこれ以降に説明す
る実施形態全てについて同様に考えることができる。

【００７８】図１６は、データバスライン４の外部取り
出し電極１８より内側にショートリング２０の共通線２
４が形成された静電気保護回路の構造例を示している。
図中上下に延びる共通線２４と、図示を省略した画素領
域（共通線２４に関し外部取り出し電極１８の反対側）
との間に静電気保護素子部３０が形成されている。ゲー
トバスライン２及び画素領域のＴＦＴ６（図１参照）の
ゲート電極を形成する際にガラス基板５０上に同時に第
１乃至第３のＴＦＴ３２、３８、４０のゲート電極
（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０
のゲート電極（Ｇ）は他の配線構造から電気的に孤立し
て形成されている。また、共通線２４もゲートバスライ
ン２形成時に同時に形成される。第１のＴＦＴ３２のド
レイン電極（Ｄ）と第３のＴＦＴ４０のドレイン電極
（Ｄ）は、コンタクトホール部７７を介して共通線２４
に接続されている。

【００７９】第２及び第３のＴＦＴ３８、４０間のソー
ス／ドレイン電極は導電体４２として機能すると共に、
導電体４２下方にまで延びた第１のＴＦＴ３２のゲート
電極（Ｇ）との間で、容量１００を形成している。

【００８０】また、本例においては、第２及び第３のＴ
ＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャ
ネル長より短く形成している。こうすることにより、非
常に鋭いパルス電圧で静電気がデータライン４に発生し
た場合には、第１のＴＦＴ３２が破壊される前に第２又
は第３のＴＦＴ３８、４０が先に破壊されて第１のＴＦ
Ｔ３２を保護することができる。このため、第２又は第
３のＴＦＴ３８、４０のいずれかが破壊されたとしても
データバスライン４と共通線２４とが直接短絡すること
がないので、ＴＦＴ試験も含め、その後の工程に支障が
生じることはない。また本例では、第２及び第３のＴＦ
Ｔ３８、４０のチャネル長を等しくし、且つ第１のＴＦ
Ｔ３２のチャネル長の約半分の長さにしている。また、
第２及び第３のＴＦＴ３８、４０のチャネル幅を等しく
し、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さ
にしている。従って、第１のＴＦＴ３２の導電率と、第
２及び第３のＴＦＴ３８、４０を直列にみたときの導電
率がほぼ同一となり、静電気保護における電流の分担を
第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０と
でほぼ半々に分けることができる。

【００８１】図１７は、ゲートバスライン２の外部取り
出し電極１６より内側にショートリング２０の共通線２
２が形成された静電気保護回路の構造例を示している。
図中上下に延びる共通線２２と、図示を省略した画素領
域（共通線２２に関し外部取り出し電極１６の反対側）
との間に静電気保護素子部２８が形成されている。ゲー
トバスライン２及び画素領域のＴＦＴ６（図１参照）の
ゲート電極を形成する際にガラス基板５０上に同時に第
１乃至第３のＴＦＴ３２、３８、４０のゲート電極
（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０
のゲート電極（Ｇ）は他の配線構造から電気的に孤立し
て形成されている。

【００８２】第１乃至第３のＴＦＴ３２、３８、４０の
ソース／ドレイン電極及び共通線２２は、データバスラ
インの形成と同時に同一の形成材料で形成される。第１
のＴＦＴ３２のソース電極（Ｓ）と第２のＴＦＴ３８の
ソース電極（Ｓ）は、それぞれコンタクトホール部７
８、７９を介してゲートバスライン２に接続さされてい
る。

【００８３】第２及び第３のＴＦＴ３８、４０間のソー
ス／ドレイン電極は導電体４２として機能すると共に、
導電体４２下方にまで延びた第１のＴＦＴのゲート電極
（Ｇ）との間で、容量１００を形成している。

【００８４】また、本例においても、図１６に示したの
と同様に、第２及び第３のＴＦＴ３８、４０のチャネル
長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約
半分の長さにしている。また、第２及び第３のＴＦＴ３
８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３
２のチャネル幅と同程度の長さにしている。従って、第
１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３
８、４０を直列にみたときの導電率がほぼ同一となり、
静電気保護における電流の分担を第１のＴＦＴ３２と第
２及び第３のＴＦＴ３８、４０とでほぼ半々に分けるこ
とができる。

【００８５】なお、上記図１６及び図１７に示す静電気
保護回路の構造は、画素領域にチャネルエッチング型Ｔ
ＦＴが形成される液晶表示装置に適用される。これに対
し、図１８及び図１９は図１６及び図１７に対応させ
て、エッチングストッパ型ＴＦＴを備えた液晶表示装置
に本実施の形態による静電気保護回路を適用した例を示
している。図１８及び図１９において、図１６及び図１
７に示す構成と同一の機能作用を奏する構成には同一の
符号を付してその説明は省略する。

【００８６】形成された動作半導体層４４とチャネル保
護膜４５は同一形状でゲートバスライン（ゲート電極）
２の内方に形成される。このため、図１８及び図１９に
示す静電気保護回路においても、図１６及び図１７に示
す動作半導体層４４に相当する領域が動作半導体層４４
上にチャネル保護膜４５を積層した構造となり、また基
板面に向かって見た状態で、動作半導体層４４とチャネ
ル保護膜４５は同一形状でゲートバスライン２の内方に
形成されている。

【００８７】上述のように、図１６及び図１７に示した
構造では、第２及び第３のＴＦＴ３８、４０のチャネル
長を第１のＴＦＴ３２のチャネル長の約半分にしてい
る。それに対し、図１８及び図１９に示す構成での第２
及び第３のＴＦＴ３８、４０のチャネル長は、第１のＴ
ＦＴ３２のチャネル長の約半分より若干長く形成されて
いるが、第１のＴＦＴ３２のチャネル長よりは短いので
図１６及び図１７に示した構造と同様に静電気保護にお
ける電流の分担を半々にする効果を得ることができる。

【００８８】次に、本発明の第５の実施の形態による液
晶表示装置について図２０及び図２１を用いて説明す
る。上述の第１乃至第４の実施の形態では、各バスライ
ンにそれぞれ１組の静電気保護素子部が形成されている
のに対し、本実施の形態では静電気保護素子部に形成さ
れた素子をできるだけ共有化して、全体の素子数を少な
くした液晶表示装置を示す。構成素子の不良発生率や素
子の占有する面積等を考慮すると、構成素子数はできる
だけ少なくしたほうが望ましい。

【００８９】図２０に本実施の形態の静電気保護素子部
の回路を示す。図２０に示すように静電気保護素子部２
８−１、２８−２（または、３０−１、３０−２）は、
外部取り出し電極１６−１、１６−２（または１８−
１、１８−２）ごとにＴＦＴ３２−１、３２−２及び第
１の抵抗体３４−１、３４−２が形成されている。第２
の抵抗体３６は各素子部２８−１、２８−２に形成され
ていない。その代わり、第１のＴＦＴ３２−１、３２−
２のゲート電極（Ｇ）が接続した導電体４２と共通線２
２、２４とが、第２の抵抗体としての１個の共用抵抗体
３７で接続されている。共用抵抗体３７を設けることに
より、静電気保護素子部の構成素子数を第１乃至第４の
実施の形態に比して３／４に減らすことができる。

【００９０】例えば、静電気により共通線２２に対して
正の高電圧が外部取り出し電極１６−１のバスラインに
発生すると、ＴＦＴ３２−１、３２−２のゲート電極
（Ｇ）には静電気によって発生した高電圧を第１の抵抗
体３４−１と共用抵抗体３７で分割した値の電圧が印加
される。その結果、ＴＦＴ３２−１、３２−２の導電率
が急激に大きくなるため、ＴＦＴ３２−１、３２−２を
介して静電気による電荷が解放される。このとき、ＴＦ
Ｔ３２−１、３２−２だけでなく、第１の抵抗体３４−
１、３４−２、共用抵抗体３７を介しても電荷は解放さ
れ、ＴＦＴ３２−１を流れる電流は緩和されるので、静
電気保護素子としての冗長性が増して静電気で容易には
破壊されない静電気保護回路を実現できる。

【００９１】次に、図２１を用いて本実施の形態の変形
例について説明する。図２１に示す構成は、静電気保護
回路の構成素子数をできるだけ少なくするため、図２０
に示した構成をさらに進めて、ｎ（ｎは３以上の整数）
本以上のバスラインの静電気保護素子部２８−１〜２８
−ｎ（または３０−１〜３０−ｎ）間で１個の共用抵抗
体３７を共用している点に特徴を有している。

【００９２】外部取り出し電極１６−１〜１６−ｎごと
に設けられた静電気保護素子部２８−１〜２８−ｎに
は、それぞれＴＦＴ３２−１〜３２−ｎ及び第１の抵抗
体３４−１〜３４−ｎが形成されている。第２の抵抗体
３６は各素子部２８−１〜２８−ｎに形成されていな
い。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲ
ート電極（Ｇ）が接続された導電体４２と共通線２２、
２４とが、個々の第２の抵抗体に代えて１個の第２の抵
抗体としての共用抵抗体３７で接続されている。

【００９３】全てのバスラインの静電気保護素子部２
８、３０について個々の第２の抵抗体に代えて共有抵抗
体３７を用いることにすれば、バスライン１本あたりの
構成素子数をほぼ２個にすることができ、第１実施の形
態での静電気保護回路で使用される素子数を約半分まで
減らすことが可能である。

【００９４】次に、本発明の第６の実施の形態による液
晶表示装置について図２２乃至図２６を用いて説明す
る。上記第２の実施の形態による液晶表示装置では各バ
スラインにそれぞれ１組の静電気保護素子部が形成され
ているのに対し、本実施の形態では、第５の実施の形態
と同様に、静電気保護素子部に形成された素子をできる
だけ共有化して、全体の素子数を少なくした液晶表示装
置を示す。

【００９５】図２２に本実施の形態の静電気保護素子部
の回路を示す。図２２に示すように静電気保護素子部２
８−１、２８−２（または、３０−１、３０−２）は、
外部取り出し電極１６−１、１６−２（または１８−
１、１８−２）ごとに第１のＴＦＴ３２−１、３２−２
及び第２のＴＦＴ３８−１、３８−２が形成されてい
る。第３のＴＦＴ４０は各素子部２８−１、２８−２に
形成されていない。その代わり、第１のＴＦＴ３２−
１、３２−２のゲート電極（Ｇ）が接続した導電体４２
と共通線２２、２４とが、個々の第３のＴＦＴに代えて
１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続され
ている。共用ＴＦＴ４１を設けることにより、静電気保
護素子部の構成素子数を第１乃至第４の実施の形態に比
して３／４に減らすことができる。

【００９６】例えば静電気により共通線２２に対して正
の高電圧が外部取り出し電極１６−１のバスラインに発
生すると、第２のＴＦＴ３８−１と共用ＴＦＴ４１のゲ
ート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２_gs、Ｃ
２_gd、Ｃｃ_gs、Ｃｃ_gd）によって内分された高電圧が印
加されて第２のＴＦＴ３８−１、共用ＴＦＴ４１でチャ
ネルが形成される。その結果、第２のＴＦＴ３８−１及
び共用ＴＦＴ４１を通して電流が流れ、導電体４２の電
位も上昇する。それにより第１のＴＦＴ３２−１にチャ
ネルが形成されて導電率が大きくなるため静電気による
電荷が解放される。この場合でも電荷は複数の経路で解
放されるため、ＴＦＴが１個である従来の場合に比べて
第１のＴＦＴ３２に流れる電荷の量が緩和されるので、
静電気保護素子としての冗長性が増して静電気で容易に
は破壊されない保護回路を形成することができる。

【００９７】次に、本実施の形態による静電気保護回路
の構造について図２３及び図２４を用いて説明する。図
２３は、アレイ側基板１上の１つの静電気保護回路を基
板面に向かってみた状態を示している。図２３は、チャ
ネルエッチング型ＴＦＴが形成される場合における静電
気保護回路の構造を示している。図２３において、図中
左側で上下に延びる共通線２２と外部取り出し電極１６
−１、１６−２との間に静電気保護素子部２８−１、２
８−２が形成されている。

【００９８】本例では、導電体４２が図中上下に延び
て、コンタクトホール５６−１、５８−１を介して静電
気保護素子部２８−１側の第１のＴＦＴ３２−１とＩＴ
Ｏ層４３により接続されている。また、導電体４２は、
コンタクトホール５６−２、５８−２を介して静電気保
護素子部２８−２側の第１のＴＦＴ３２−２とＩＴＯ層
４３により接続されている。

【００９９】共用ＴＦＴ４１のゲート電極（Ｇ）上のゲ
ート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４が
パターニングされている。動作半導体層４４を挟んで両
側には、導電体４２のほぼ中央部から引き出された共用
ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共
用ＴＦＴ４１のソース電極は、共通線２２、２４に接続
されている。共用ＴＦＴ４１のソース／ドレイン電極の
端部は動作半導体層４４に乗り上がり、基板面方向に見
て各ソース／ドレイン電極の端部と下層のゲート電極
（Ｇ）とがオーバーラップする領域が形成されている。
導電体４２、外部引き出し電極１６−１、１６−２、及
び共通線２２、２４はデータバスライン４を形成する際
に同時に形成されている。

【０１００】図２４は、エッチングストッパ型ＴＦＴが
形成される場合における静電気保護回路の構造を示して
いる。共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶
縁膜上にはａ−Ｓｉからなる動作半導体層４４と、動作
半導体層４４とほぼ同じ形状をしたチャネル保護膜４５
の積層領域がそれぞれパターニングされている。各動作
半導体層４４とチャネル保護膜４５の積層領域を挟んで
両側には、導電体４２のほぼ中央部から引き出された共
用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。
共用ＴＦＴ４１のソース電極は、共通線２２、２４に接
続されている。共用ＴＦＴ４１のソース／ドレイン電極
の端部は各動作半導体層４４とチャネル保護膜４５の積
層領域に乗り上がり、基板面方向に見て各ソース／ドレ
イン電極の端部と下層のゲート電極（Ｇ）とがオーバー
ラップする領域が形成されている。導電体４２、外部引
き出し電極１６−１、１６−２、及び共通線２２、２４
はデータバスライン４を形成する際に同時に形成されて
いる。

【０１０１】次に、図２５を用いて本実施の形態の変形
例について説明する。図２５に示す構成は、静電気保護
回路の構成素子数をできるだけ少なくするため、図２３
に示した構成をさらに進めて、ｎ（ｎは３以上の整数）
本以上のバスラインの静電気保護素子部２８−１〜２８
−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦ
Ｔ４１を用いている点に特徴を有している。

【０１０２】外部取り出し電極１６−１〜１６−ｎごと
に設けられた静電気保護素子部２８−１〜２８−ｎに
は、それぞれ第１のＴＦＴ３２−１〜３２−ｎ及び第２
のＴＦＴ３８−１〜３８−ｎが形成されている。第３の
ＴＦＴ４０は各素子部２８−１〜２８−ｎに形成されて
いない。その代わり、第１のＴＦＴ３２−１〜３２−ｎ
のゲート電極（Ｇ）が接続された導電体４２と共通線２
２、２４とが、個々の第３のＴＦＴに代えて１個の第３
のＴＦＴとしての共用ＴＦＴ４１で接続されている。

【０１０３】全てのバスラインの静電気保護素子部２
８、３０について第３のＴＦＴ４０に代えて共有ＴＦＴ
４１を用いることにすれば、バスライン１本あたりの構
成素子数はほぼ２個にすることができ、第２の実施の形
態での静電気保護回路で使用される素子数を約半分まで
減らすことが可能である。

【０１０４】次に、本実施の形態による静電気保護回路
の他の構造例について図２６及び図２７を用いて説明す
る。図２６及び図２７は、アレイ側基板１上の１つの静
電気保護回路を基板面に向かってみた状態を示してい
る。図２６は、チャネルエッチング型ＴＦＴが形成され
る場合における静電気保護回路の構造を示し、図２７
は、エッチングストッパ型ＴＦＴが形成される場合にお
ける静電気保護回路の構造を示している。図２６及び図
２７において、図中左側で上下に延びる共通線２２と外
部取り出し電極１６−１〜１６−ｎとの間に静電気保護
素子部２８−１〜２８−ｎが形成されている。

【０１０５】本例では、導電体４２が図中上下に延び
て、複数の第１のＴＦＴ３２−１〜３２−ｎのゲート電
極に接続されている。また、導電体４２にコンタクトホ
ールを介して第２のＴＦＴ３８−１〜３８−ｎがＩＴＯ
層４３により接続されている。共用ＴＦＴ４１の構造は
図２３あるいは図２４を用いて説明したのと同一である
ので説明は省略する。共用ＴＦＴ４１のドレイン電極
は、コンタクトホールを介してＩＴＯ層４３により導電
体４２に接続され、ソース電極は共通線２２、２４に接
続されている。

【０１０６】次に、本発明の第７の実施の形態による液
晶表示装置について図２８乃至図３２を用いて説明す
る。上記第３の実施の形態による液晶表示装置では各バ
スラインにそれぞれ１組の静電気保護素子部が形成され
ているのに対し、本実施の形態では、第５及び第６の実
施の形態と同様に、静電気保護素子部に形成された素子
をできるだけ共有化して、全体の素子数を少なくした液
晶表示装置を示す。

【０１０７】図２８に本実施の形態の静電気保護素子部
の回路を示す。図２８に示すように各静電気保護素子部
２８−１、２８−２には容量１００−１、１００−２が
形成されている。第３のＴＦＴ４０は静電気保護素子部
２８−１、２８−２に形成されていない。その代わり、
第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が
接続した導電体４２と共通線２２、２４とが、個々の第
３のＴＦＴに代わる１個の第３のＴＦＴとしての共用Ｔ
ＦＴ４１で接続されている。共用ＴＦＴ４１を設けるこ
とにより、静電気保護素子部の構成素子数を第１乃至第
４の実施の形態に比して３／４に減らすことができる。

【０１０８】本実施形態の場合も、容量１００を有して
いることにより、静電気が発生した場合の第１のＴＦＴ
３２−１、３２−２の動作は、第２のＴＦＴ３８−１、
３８−２及び及び共用ＴＦＴ４１に比べて緩やかにな
る。そのため、鋭いパルス状の電圧変化を生じる静電気
の場合は、第２のＴＦＴ３８−１、３８−２及び共用Ｔ
ＦＴ４１に先に電流が流れて第１のＴＦＴ３２−１、３
２−２を保護することができる。

【０１０９】また、電圧上昇が緩やかな静電気の場合
は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４
１に続いて第１のＴＦＴ３２−１、３２−２が動作して
電荷の解放に寄与するようになる。本実施の形態によれ
ば、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４
１に予備的に電流が流れるため、第１のＴＦＴ３２−
１、３２−２にかかる負荷が軽減されており静電気保護
回路の冗長性を増すことができる。

【０１１０】また、第１のＴＦＴ３２−１、３２−２の
ゲート電極（Ｇ）は、容量を介してそれぞれ外部取り出
し電極１６−１、１８−１、１６−２、１８−２、及び
ショートリング２０の共通線２２、２４と接続されてお
り、ゲート電極（Ｇ）の電位はこれら容量の充放電に要
する時間分だけ緩やかに変化する。従って、本実施の形
態の構成によれば、緩やかな静電気であっても十分対応
することができる。

【０１１１】さらに本実施の形態では、第１のＴＦＴ３
２−１、３２−２のゲート電極（Ｇ）と第２のＴＦＴ３
８−１、３８−２及び共用ＴＦＴ４１の間の共通導電体
４２の間に容量１００−１、１００−２を挿入させてい
るので、外部取り出し電極１６、１８とショートリング
２０の共通線２２、２４との間の電位差が低くなっても
容量１００−１、１００−２の充放電に要する時間の分
だけさらに長く導通状態を保つことができるため電荷解
放の効率をより向上させることができる。また、容量１
００−１、１００−２を付加したことにより短絡による
不具合に対する冗長性も向上している。本実施形態の場
合も電荷は複数の経路で解放されるため、ＴＦＴが１個
である従来の場合に比べて静電気保護素子としての冗長
性が増すので、静電気による素子の破壊が生じにくくな
る。

【０１１２】次に、本実施の形態による静電気保護回路
の構造について図２９を用いて説明する。図２９は、ア
レイ側基板１上の１つの静電気保護回路を基板面に向か
ってみた状態を示している。図２９は、チャネルエッチ
ング型ＴＦＴが形成される場合における静電気保護回路
の構造を示し、図３０は、エッチングストッパ型ＴＦＴ
が形成される場合における静電気保護回路の構造を示し
ている。図２９及び図３０に示す構造は図２３及び図２
４に示す構造に対して、第１のＴＦＴ３２−１、３２−
２のゲート電極が導電体４２下層に絶縁膜を介して位置
することにより容量１００−１、１００−２が形成され
ている点にある。それ以外の構成は図２３及び図２４に
示したのと同一であるので説明は省略する。

【０１１３】次に、図３１乃至図３３を用いて本実施の
形態の変形例について説明する。図３１乃至図３３に示
す構成は、静電気保護回路の構成素子数をできるだけ少
なくするため、図２８に示した構成をさらに進めて、ｎ
（ｎは３以上の整数）本以上のバスラインの静電気保護
素子部２８−１〜２８−ｎ（または３０−１〜３０−
ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を
有している。図３１、図３２、及び図３３に示す回路構
成及び素子構造は、図２５、図２６、及び図２７に対し
て、第１のＴＦＴ３２−１〜３２−ｎのゲート電極が導
電体４２下層に絶縁膜を介して位置することにより容量
１００−１〜１００−ｎが形成されている点にある。そ
れ以外の構成は図２５、図２６、及び図２７に示したの
と同一であるので説明は省略する。

【０１１４】以上説明した第１乃至第７の実施の形態に
よる静電気保護回路が形成されたアレイ側基板１の説明
において、動作半導体層４４あるいはチャネル保護膜４
５上にソース／ドレイン電極が直接形成されているよう
にみえるが、現実には動作半導体層４４あるいはチャネ
ル保護膜４５と、ソース／ドレイン電極との間に接続抵
抗を低くするためのｎ⁺ａ−Ｓｉ層が形成されている。

【０１１５】チャネルエッチング型ＴＦＴであれば、動
作半導体層４４のａ−Ｓｉ層上にｎ ⁺ａ−Ｓｉ層が形成
されている。チャネル部のｎ⁺ａ−Ｓｉ層はソース／ド
レイン電極のパターニング時に除去される。当該パター
ニング時に除去されないｎ⁺ａ−Ｓｉ層はソース／ドレ
イン電極形成金属層とａ−Ｓｉ層との間に残存する。ま
た、エッチングストッパ型ＴＦＴの場合には、ソース／
ドレイン電極およびデータバスラインの下地にｎ⁺ａ−
Ｓｉ層が形成されている。

【０１１６】以上説明した第１乃至第７の実施の形態に
よる静電気保護回路が形成されたアレイ側基板１に対す
るＴＦＴの製造工程において、ＴＦＴ検査ではなく単に
バスラインの断線／短絡を検出するためのオープン／シ
ョート検査（Ｏ／Ｓ検査）によりパネルの良否判断をす
る場合がある。この場合、層間短絡を検出するために
は、ゲートバスライン２側のショートリング２０の共通
線２２と、データバスライン４側の共通線２４とを高抵
抗成分で電気的に分離する必要がある。そこで一例とし
て図３４に示すような構成を取ることができる。図３４
において、共通線２２と共通線２４との交差部には、例
えば第１乃至第４の実施の形態で図２乃至図１９を用い
て説明した静電気保護素子部２８、３０と同様の構成を
有する層間分離部２３が形成されている。

【０１１７】また、図３４に示すように、ショートリン
グ２０の共通線２２、２４のいずれか（図３４では共通
線２２）を、例えば対向基板側の共通電極１２またはグ
ランドと接続する接続端子２５に接続して、より確実に
ＴＦＴやバスラインを静電気による障害から保護するよ
うにすることもできる。

【０１１８】次に、本発明の第８の実施の形態による液
晶表示装置について説明する。まず、本実施の形態で用
いるＴＦＴ−ＬＣＤのアレイ側基板の製造プロセスを簡
単に説明する。第１に、アレイ側基板上にゲートメタル
を成膜してパターニングし、ゲートバスライン及び各画
素領域のＴＦＴのゲート電極を形成する。第２に、全面
にゲート絶縁膜を形成し、その上にＴＦＴの動作半導体
膜となるａ−Ｓｉ層、及びチャネル保護膜を形成するた
めの絶縁膜をこの順に成膜する。第３に、ゲートバスラ
イン及びゲート電極をマスクとする背面露光と、ゲート
バスライン上のａ−Ｓｉ層を画素領域から電気的に分離
するための通常のマスクを用いた露光により上記絶縁膜
をパターニングしてチャネル保護膜を形成する。第４
に、オーミックコンタクト層となるｎ⁺層とドレイン／
ソース電極及びデータバスラインを形成するためのドレ
インメタル（例えば、Ｔｉ（チタン））層をこの順に全
面に成膜する。第５に、ｎ⁺層とドレインメタル層をパ
ターニングしてドレイン／ソース電極及びデータバスラ
インを形成する。第６に、全面にパッシベーション膜
（例えば、ＳｉＮ膜（シリコン窒化膜））を形成してか
らパターニングし、所定位置のパッシベーション膜にコ
ンタクトホールを形成する。第７に、ＩＴＯを全面に成
膜してからパターニングし、画素電極を形成する。以上
の工程において、第１、第３、第５、第６、及び第７の
工程に露光工程が含まれており、全部で５枚のマスクを
用いる５枚マスクプロセスとなっている。

【０１１９】さて、以上の工程を含んで形成される本液
晶表示装置における静電気保護回路について図３５乃至
図３９を用いて詳細に説明する。なお、本実施形態にお
いて、第１乃至第７の実施の形態と同一の機能作用を有
する構成要素には同一の符号を付している。

【０１２０】図３５（ａ）は、アレイ側基板をその基板
面に向かって見た状態を示している。図３５（ｂ）は、
図３５（ａ）のＡ−Ａ線で切断した断面を示している。
図３５は、ガラス基板であるアレイ側基板１上のデータ
バスライン４（図示せず）から外部取り出し電極１８が
引き出されて形成されている状態を示している。外部取
り出し電極１８先端には静電気保護素子部３０が形成さ
れ、静電気保護素子部３０を介して外部取り出し電極１
８とショートリング２０の共通線２４が接続されてい
る。以上の構成は、ゲートバスライン２及びその外部取
り出し電極１６についても図示を省略したが同様の構成
となっている。

【０１２１】図３５（ｂ）に示すように、アレイ側基板
１上に上記の第２の工程によるゲート絶縁膜５２が形成
され、その上に、第４の工程でのドレインメタル層をパ
ターニングして外部取り出し電極１８と共通線２４が形
成されている。また、外部取り出し電極１８と共通線２
４の対向側には、静電気保護素子部３０の一部を構成す
るドレインメタル層をパターニングした金属層２００が
形成されている。対向する金属層２００両端部間はパッ
シベーション膜５４が埋め込まれて電気的に分離されて
いる。対向する金属層２００両端部上にはパッシベーシ
ョン膜５４を開口したコンタクトホール９８がそれぞれ
形成されている。２つのコンタクトホール内壁及び両者
間に第７の工程で成膜された導電膜のＩＴＯ層４３がパ
ターニングされており、対向する２つの金属層２００は
ＩＴＯ層４３により電気的に接続されている。この場
合、下層のドレインメタル（Ｔｉ）と上層メタル（ＩＴ
Ｏ）とはオーミック接続になり、コンタクトホールのサ
イズにより抵抗成分が変化する。下層メタルにＴｉを用
い、ＩＴＯ成膜前に熱処理（例えば、１８０℃〜２１５
℃程度）を行い、且つコンタクトホール９８の径がφ＝
４μｍである場合には、形成される抵抗成分は７〜８ｋ
Ωとなる。コンタクトホール９８は上述の第６の工程で
形成されるものであり、ＩＴＯ膜も第７の工程で形成さ
れるものであるから、従来の製造工程を何ら変更するこ
となく静電気保護回路を形成することができる。

【０１２２】図３６（ａ）および（ｂ）は静電気保護素
子部３０を高抵抗にするためにコンタクトホール９８を
複数個直列接続した本実施形態の変形例を示している。
図３６（ａ）では、外部取り出し電極１８と共通線２４
の対向側に設けられ先端が対向する２つの金属層２００
の間に、さらに島状の複数の金属層２０２が形成されて
いる。直列に整列した複数の金属層２０２の両端部上の
パッシベーション膜５４にはコンタクトホール９８が形
成されている。隣り合う金属層２００、２０２はコンタ
クトホール９８を介してＩＴＯ層４３により電気的に接
続されている。

【０１２３】図３６（ｂ）に示す構造は、直線上に整列
した金属層２００、２０２の各対向端部近傍に、電気的
に独立した島状の金属層２０４が設けられ、それらの両
端部にコンタクトホール９８が形成されている。そし
て、金属層２００、２０２の各対向端部は、金属層２０
４とコンタクトホール９８を介してＩＴＯ層４３の接続
層で接続されている。このようにして、静電気保護素子
部３０を蛇行配置させることにより、共通線２４と外部
取り出し電極１８との間の距離を短くさせることが可能
になる。

【０１２４】アレイ検査装置により画素電極とコモン電
極間にチャージングした電荷を積分回路により読み出す
場合には、アイソレーション抵抗として抵抗値が１００
ｋΩ以上あるのが望ましい。従って図３６に示すような
構成を採用してコンタクトホール９８の数を１４個以上
にすれば、アレイ検査に影響しない静電気保護回路を実
現できる。このように本実施の形態によれば、コンタク
トホールを介して抵抗体を複数段接続することにより任
意の値の抵抗成分を有する静電気保護回路を形成するこ
とができる。

【０１２５】次に、本実施の形態による静電気保護素子
部において下層メタルを多層構造とした変形例について
図３７を用いて説明する。図３７は静電気保護素子部の
形成工程断面を示しており、（Ａ）列はゲートバスライ
ン側を示し、（Ｂ）列はデータバスライン側を示してい
る。また、（ａ）行〜（ｅ）行は各工程での処理を示し
ている。まず図３７（ａ）において、ガラス基板である
アレイ側基板１上にゲートバスライン及び各画素領域の
ＴＦＴのゲート電極を形成する際、ゲートバスライン２
側の静電気保護素子部２８の金属層２００ｇをゲートメ
タルで同時に形成する。金属層２００ｇの形成と共にシ
ョートリング２０の共通線２２をゲートメタルで同時に
形成することもできる。次いで、例えばＳｉＮ（窒化シ
リコン）を用いて全面にゲート絶縁膜５２を形成する。

【０１２６】次に、図３７（ｂ）に示すように、データ
バスライン４及び各画素領域のＴＦＴのドレイン／ソー
ス電極を形成する際、ドレインメタルを用いて同時に、
データバスライン４側の静電気保護素子部３０の金属層
２００ｄを形成する。ドレインメタル層は下層から順に
Ｔｉ／Ａｌ／Ｔｉで構成されている。なお、金属層２０
０ｄの形成と共にショートリング２０の共通線２４をド
レインメタルで同時に形成することもできる。次いで、
全面にパッシベーション膜５４を形成する。

【０１２７】次に、図３７（ｃ）に示すように、金属層
２００ｇ、２００ｄ上のパッシベーション膜５４を開口
してコンタクトホール９８を形成する。さらに図３７
（ｄ）に示すように、金属層２００ｇ上のゲート絶縁膜
５２をエッチングして金属層２００ｇ上部が露出するコ
ンタクトホール９８を形成する。パッシベーション膜５
４とゲート絶縁膜５２を一括してエッチングするプロセ
スでは、ゲート絶縁膜４２をエッチングしている間はド
レインメタル最上層のＴｉ層がエッチングストッパとし
て機能する。このときドレインメタル最上層のＴｉの膜
厚が薄いと下層のＡｌ層が露出することがある。

【０１２８】次に、図３７（ｅ）に示すように、隣接す
る所定の金属層２００、２０２等がコンタクトホール９
８を介して電気的に接続されるように、表示電極形成時
のＩＴＯパターニングしてＩＴＯ層４３を形成する。こ
のとき、ＩＴＯ層４３ａと金属層２００ｄのＡｌ層とは
ショットキー接続となり、コンタクトホール９８内にリ
ング状に残存するＴｉ層とＩＴＯ層４３ｂとはオーミッ
ク接続となるため全体の接触抵抗を高くすることができ
る。例えばドレインメタルをＴｉ（２０ｎｍ）／Ａｌ
（７５ｎｍ）／Ｔｉ（２０ｎｍ）とすると金属層２００
ｄ上のコンタクトホール１個当たりの接触抵抗は３５〜
３６ｋΩになり、金属層２００ｄを３〜４個直列接続す
ればアレイ検査が可能な状態が得られる。

【０１２９】なお、ＩＴＯ層４３の形成前であってコン
タクトホール９８底部にメタル層が露出した状態で熱処
理温度を変えることにより、メタル／ＩＴＯの接触抵抗
を変化させることが可能である。より高抵抗の素子が必
要な場合には当該ベーク温度を高くすればよい。

【０１３０】このようにして形成される抵抗成分は抵抗
値を１０ＭΩ以上にすることも可能であり、パネル完成
後において各バスラインに走査信号や画像信号等を印加
をしても、この高抵抗成分により隣接するバスラインに
影響を及ぼさないようにすることができる。従って、こ
れら高抵抗成分はパネル完成後にもパネル内に残存させ
ることができる。このため、パネルが完成してからユニ
ット組み立て工程における静電気障害も防止することが
でき、より高い歩留りで液晶表示装置を製造することが
でき、また装置の信頼性を向上させることができるよう
になる。

【０１３１】本実施の形態では、各バスライン２、４と
ショートリング２０（共通線２２、２４）との間に複数
のコンタクトホール９８を直列配列することで任意の抵
抗値の抵抗成分を配置できることを説明したが、本実施
形態はこれに限られず、図３８に示すように、隣接する
ゲートバスライン２間、あるいは隣接するデータバスラ
イン４間に本実施の形態による構造を形成することも可
能である。この場合にも、金属層２００、２０２等に設
けられたコンタクトホール間をＩＴＯ層で接続して十分
な高抵抗素子を形成することによりパネル完成後もパネ
ル内に静電気保護回路を残存させることができる。もち
ろん隣接するバスライン間に限らず、高抵抗成分が必要
な任意の場所に本実施の形態による静電気保護素子部を
製造プロセスの変更なしに形成することが可能である。

【０１３２】また、ＴＦＴ製造工程において、アレイ検
査を用いないで単にバスラインの断線／短絡を検出する
ためのオープン／ショート検査（Ｏ／Ｓ検査）によりパ
ネルの良否判断をする場合がある。この場合、層間短絡
を検出するためには、ゲートバスライン２側のショート
リング２０の共通線２２と、データバスライン４側の共
通線２４とを高抵抗成分で電気的に分離する必要があ
る。そこで一例として図３９に示すような構成を取るこ
とができる。図３９の破線１２０で示すブロック内は、
ショートリング２０を構成する共通線２２と共通線２４
の接続状態を示している。図３９に示すように、ゲート
メタル層をパターニングして形成した共通線２２の端部
が露出するコンタクトホール１２１と、ドレインメタル
層をパターニングして形成した共通線２４の端部が露出
するコンタクトホール１２２とをＩＴＯ層４３で接続す
ることにより接続端部で容易に高抵抗部を形成すること
が可能である。コンタクトホール１２２での高抵抗部の
形成は上述の図３７（ｄ）、（ｅ）に示した方式を採用
することにより抵抗値を任意に調整することが可能であ
る。

【０１３３】なお、上記実施の形態において、絶縁膜と
してシリコン窒化膜を用いているが、シリコン酸化膜
（ＳｉＯ₂膜）を用いることももちろん可能である。ま
た、上記実施の形態では、コンタクトホール９８間の接
続層にＩＴＯを用いているが、本実施の形態はこれに限
られず、他の比較的抵抗値の高い材料を用いるようにし
てももちろんよい。また、ドレインメタルとしてＴｉ／
Ａｌ／Ｔｉの積層構造を用いたが上層の金属層はＴｉに
代えてモリブデン（Ｍｏ）、タングステン（Ｗ）、ある
いはタンタル（Ｔａ）、及びそれらの合金、あるいはそ
れらの窒化酸化物を用い、中間層のＡｌに代えて、銅
（Ｃｕ）、Ａｌ合金、Ｃｕ合金等を用いることができ
る。なお、上記実施の形態における図３５乃至図３９に
示された各構造は、図３４に示す層間分離部２３に適用
可能である。

【０１３４】以上説明したように本実施の形態によれ
ば、高抵抗成分を容易に形成することができ、且つ抵抗
値の制御も可能であるので、静電気による素子破壊を防
止すると共に高精度でアレイ検査を行うことができるよ
うになる。またパネル完成後、ユニット組み立て工程に
おける静電気破壊まで対処することができるようになる
ので、製造歩留りの向上による生産量の増加、さらに信
頼性の高い装置を提供することができるようになる。

【０１３５】なお、上記第１乃至第８の実施の形態で
は、ａ−Ｓｉを動作半導体層に用いたチャネルエッチン
グ型ＴＦＴあるいはエッチングストッパ型ＴＦＴを形成
したアレイ基板を例にとって説明したが、本発明はそれ
らに限らず、例えば、低温ポリシリコン製造プロセスに
よりｐ−Ｓｉ（ポリシリコン）を動作半導体層に用いた
ＴＦＴ構造を備えたアレイ基板にももちろん適用可能で
ある。

【０１３６】また、上記実施の形態で図５、図６、ある
いは図９等に例示したチャネルエッチング型ＴＦＴの動
作半導体層４４は、ソース／ドレイン電極方向の端部が
ゲート電極Ｇの外方にまで延びて形成されている。しか
しながら、動作半導体層４４のソース／ドレイン電極方
向の端部がゲート電極Ｇの内方に位置して形成されるチ
ャネルエッチング型ＴＦＴも存在し、本発明はもちろん
当該ＴＦＴを備えたアレイ基板に適用することが可能で
ある。

【０１３７】

【発明の効果】以上の通り、本発明によれば、冗長性に
優れた静電気保護回路を備えた液晶表示装置を実現でき
る。また本発明によれば、比較的低い電圧が長時間発生
する静電気に対しても十分な保護機能を備えた液晶表示
装置を実現できる。

【０１３８】またさらに本発明によれば、基板組立工程
の最終段階まで静電気対策の施せる液晶表示装置を実現
できる。さらに本発明によれば、静電気保護素子部がパ
ネルサイズに影響を与えない液晶表示装置を実現でき
る。またさらに本発明によれば、素子構造が簡素で電流
制御面で不利のない静電気保護素子部を有する液晶表示
装置を実現できる。

【０１３９】

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による液晶表示装置
の概略の構成を示す図である。

【図２】本発明の第１の実施の形態による静電気保護素
子部の回路構成及び動作を示す図である。

【図３】本発明の第１の実施の形態による静電気保護素
子部の他の回路構成例を示す図である。

【図４】本発明の第２の実施の形態による液晶表示装置
の特徴的構成要素である静電気保護素子部の回路構成を
示す図である。

【図５】本発明の第２の実施の形態による静電気保護回
路の構造を示す図である。

【図６】本発明の第２の実施の形態による液晶表示装置
の静電気保護回路の変形例を示す図である。

【図７】本発明の第２の実施の形態による静電気保護回
路の他の構造例を示す図である。

【図８】本発明の第２の実施の形態による液晶表示装置
の静電気保護回路の他の変形例を示す図である。

【図９】本発明の第３の実施の形態による液晶表示装置
の静電気保護回路を基板面に向かってみた状態を示す図
である。

【図１０】本発明の第３の実施の形態による液晶表示装
置の静電気保護回路の他の構成例を基板面に向かってみ
た状態を示す図である。

【図１１】本発明の第４の実施の形態による液晶表示装
置の特徴的構成要素である静電気保護素子部の回路の構
成を示す図である。

【図１２】本発明の第４の実施の形態による静電気保護
回路の構造を示す図である。

【図１３】本発明の第４の実施の形態による静電気保護
回路の構造の変形例を示す図である。

【図１４】本発明の第４の実施の形態による静電気保護
回路の他の構造を示す図である。

【図１５】本発明の第４の実施の形態による静電気保護
回路の構造の他の変形例を示す図である。

【図１６】本発明の第４の実施の形態による静電気保護
回路の変形例を示す図である。

【図１７】本発明の第４の実施の形態による静電気保護
回路の他の変形例を示す図である。

【図１８】本発明の第４の実施の形態による図１６に示
す静電気保護回路の変形例を示す図である。

【図１９】本発明の第４の実施の形態による図１７に示
す静電気保護回路の変形例を示す図である。

【図２０】本発明の第５の実施の形態による液晶表示装
置の静電気保護素子部の回路を示す図である。

【図２１】本発明の第５の実施の形態による液晶表示装
置の静電気保護回路の変形例を示す図である。

【図２２】本発明の第６の実施の形態による液晶表示装
置の静電気保護素子部の回路を示す図である。

【図２３】本発明の第６の実施の形態による液晶表示装
置の静電気保護回路の構造を示す図である。

【図２４】本発明の第６の実施の形態による液晶表示装
置の静電気保護回路の他の構造を示す図である。

【図２５】本発明の第６の実施の形態による液晶表示装
置の静電気保護回路の変形例を示す図である。

【図２６】本発明の第６の実施の形態による液晶表示装
置の静電気保護回路の変形例の構造を示す図である。

【図２７】本発明の第６の実施の形態による液晶表示装
置の静電気保護回路の他の変形例の構造を示す図であ
る。

【図２８】本発明の第７の実施の形態による液晶表示装
置の静電気保護素子部の回路を示す図である。

【図２９】本発明の第７の実施の形態による液晶表示装
置の静電気保護回路の構造を示す図である。

【図３０】本発明の第７の実施の形態による液晶表示装
置の静電気保護回路の他の構造を示す図である。

【図３１】本発明の第７の実施の形態による液晶表示装
置の静電気保護回路の変形例を示す図である。

【図３２】本発明の第７の実施の形態による液晶表示装
置の静電気保護回路の変形例の構造を示す図である。

【図３３】本発明の第７の実施の形態による液晶表示装
置の静電気保護回路の他の変形例の構造を示す図であ
る。

【図３４】本発明の第１乃至第７の実施の形態による液
晶表示装置の静電気保護回路の変形例の構造を示す図で
ある。

【図３５】本発明の第８の実施の形態による液晶表示装
置の静電気保護回路の構造を示す図である。

【図３６】本発明の第８の実施の形態による液晶表示装
置の静電気保護回路の変形例の構造を示す図である。

【図３７】本発明の第８の実施の形態による液晶表示装
置の静電気保護回路の製造工程を示す図である。

【図３８】本発明の第８の実施の形態による液晶表示装
置の静電気保護回路の他の変形例の構造を示す図であ
る。

【図３９】本発明の第８の実施の形態による液晶表示装
置の静電気保護回路の応用例の構造を示す図である。

【図４０】従来の液晶表示装置の静電気保護回路の構造
を示す図である。

【図４１】従来の液晶表示装置の静電気保護回路の構造
を示す図である。

【図４２】従来の液晶表示装置の静電気保護回路の構成
を示す図である。

【図４３】従来の液晶表示装置の静電気保護回路の構造
を示す図である。

【符号の説明】

１ アレイ側基板 ２ ゲートバスライン ４ データバスライン ６、５３０、５３２、５３４ ＴＦＴ ８ 表示電極 画素電極 １０ 液晶 １２ 共通電極 １６、１８、５０２、５０４ 外部取り出し電極 ２０、５０６ ショートリング ２２、２４ 共通線 ２８、３０ 静電気保護素子部 ３２ 第１のＴＦＴ ３４ 第１の抵抗体 ３６ 第２の抵抗体 ３７ 共用抵抗体 ３８ 第２のＴＦＴ ４０ 第３のＴＦＴ ４１ 共用ＴＦＴ ４２、５３６ 導電体 ４３、６２、７２、８２、９２ ＩＴＯ層 ４４、５１４ 動作半導体層 ４５ チャネル保護膜 ５０、５０８ ガラス基板 ５２、５１２ ゲート絶縁膜 ５４ パッシベーション膜 ５６、５８、６４、６６、７４、７６、８４、８６、９
４、９６、９８ コンタクトホール ６０、７０、９０、５１８ ソース電極 ７７、７８、７９ コンタクトホール部 ８０、５１６ ドレイン電極 １００ 容量 １２０ 破線 ２００、２０２、２０４ 金属層 ５００ 静電気保護素子 ５０２ バスライン ５１０ ゲート電極 ５２０ 保護膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０２Ｆ 1/136 ５００ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２３Ａ (72)発明者 藤川 徹也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 那須 安宏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数のバスラインで画定された複数の画素
   ごとに形成されたスイッチング素子と、前記複数のバス
   ラインに接続されたショートリングと、前記複数のバス
   ラインのそれぞれと前記ショートリングとの間に形成さ
   れた静電気保護素子部とを有するアクティブマトリクス
   型の液晶表示装置において、 前記静電気保護素子部は、 前記バスラインに接続されるソース／ドレイン電極と、
   前記ショートリングに接続されるドレイン／ソース電極
   とを有する薄膜トランジスタと、 前記薄膜トランジスタのゲート電極を前記バスラインに
   接続する第１の抵抗体と、 前記薄膜トランジスタの前記ゲート電極を前記ショート
   リングに接続する第２の抵抗体とを備えていることを特
   徴とする液晶表示装置。
2. 【請求項２】請求項１記載の液晶表示装置において、 前記第２の抵抗体は、複数の前記薄膜トランジスタの前
   記ゲート電極を前記ショートリングに接続する共用抵抗
   体であることを特徴とする液晶表示装置。
3. 【請求項３】複数のバスラインで画定された複数の画素
   ごとに形成されたスイッチング素子と、隣接する前記バ
   スライン間に形成された静電気保護素子部とを有するア
   クティブマトリクス型の液晶表示装置において、 前記静電気保護素子部は、 隣接する前記バスラインの一方に接続されるソース／ド
   レイン電極と、前記バスラインの他方に接続されるドレ
   イン／ソース電極とを有する薄膜トランジスタと、 前記薄膜トランジスタのゲート電極を前記バスラインの
   一方に接続する第１の抵抗体と、 前記薄膜トランジスタの前記ゲート電極を前記バスライ
   ンの他方に接続する第２の抵抗体とを備えていることを
   特徴とする液晶表示装置。
4. 【請求項４】複数のバスラインで画定された複数の画素
   ごとに形成されたスイッチング素子と、前記複数のバス
   ラインに接続されたショートリングと、前記複数のバス
   ラインのそれぞれと前記ショートリングとの間に形成さ
   れた静電気保護素子部とを有するアクティブマトリクス
   型の液晶表示装置において、 前記静電気保護素子部は、 前記バスラインに接続されるソース／ドレイン電極と、
   前記ショートリングに接続されるドレイン／ソース電極
   とを有する第１の薄膜トランジスタと、 前記第１の薄膜トランジスタのゲート電極に接続された
   導電体と、 前記バスラインに接続されたソース／ドレイン電極と、
   前記導電体に接続されたドレイン／ソース電極と、電気
   的に孤立しているゲート電極とを有する第２の薄膜トラ
   ンジスタと、 前記ショートリングに接続されたソース／ドレイン電極
   と、前記導電体に接続されたドレイン／ソース電極と、
   電気的に孤立しているゲート電極とを有する第３の薄膜
   トランジスタとを備えていることを特徴とする液晶表示
   装置。
5. 【請求項５】請求項４記載の液晶表示装置において、 前記第３の薄膜トランジスタは、複数の前記第１の薄膜
   トランジスタの前記ゲート電極を前記ショートリングに
   接続する共用トランジスタであることを特徴とする液晶
   表示装置。
6. 【請求項６】複数のバスラインで画定された複数の画素
   ごとに形成されたスイッチング素子と、隣接する前記バ
   スライン間に形成された静電気保護素子部とを有するア
   クティブマトリクス型の液晶表示装置において、 前記静電気保護素子部は、 隣接する前記バスラインの一方に接続されるソース／ド
   レイン電極と、前記バスラインの他方に接続されるドレ
   イン／ソース電極とを有する第１の薄膜トランジスタ
   と、 前記第１の薄膜トランジスタのゲート電極に接続された
   導電体と、 前記バスラインの一方に接続されたソース／ドレイン電
   極と、前記導電体に接続されたドレイン／ソース電極
   と、電気的に孤立しているゲート電極とを有する第２の
   薄膜トランジスタと、 前記バスラインの他方に接続されたソース／ドレイン電
   極と、前記導電体に接続されたドレイン／ソース電極
   と、電気的に孤立しているゲート電極とを有する第３の
   薄膜トランジスタとを備えていることを特徴とする液晶
   表示装置。
7. 【請求項７】請求項４乃至６のいずれか１項に記載の液
   晶表示装置において、 前記第１の薄膜トランジスタのゲート電極は、前記導電
   体と容量を介して接続されていることを特徴とする液晶
   表示装置。
8. 【請求項８】請求項４乃至７のいずれか１項に記載の液
   晶表示装置において、 前記第２及び第３の薄膜トランジスタの少なくとも一方
   のチャネル長は、前記第１の薄膜トランジスタのチャネ
   ル長より短いことを特徴とする液晶表示装置。
9. 【請求項９】複数のバスラインで画定された複数の画素
   ごとに形成されたスイッチング素子と、前記複数のバス
   ラインに接続されたショートリングと、前記複数のバス
   ラインのそれぞれと前記ショートリングとの間に形成さ
   れた静電気保護素子部とを有するアクティブマトリクス
   型の液晶表示装置において、 前記静電気保護素子部は、 複数の金属層と、 前記複数の金属層上に形成された絶縁層と、 前記複数の金属層上の前記絶縁層を開口して形成したコ
   ンタクトホールと、 前記コンタクトホールを介して前記金属層間を電気的に
   接続する接続層とを有していることを特徴とする液晶表
   示装置。
10. 【請求項１０】複数のバスラインで画定された複数の画
    素ごとに形成されたスイッチング素子と、隣接する前記
    バスライン間に形成された静電気保護素子部とを有する
    アクティブマトリクス型の液晶表示装置において、 前記静電気保護素子部は、 複数の金属層と、 前記複数の金属層上に形成された絶縁層と、 前記複数の金属層上の前記絶縁層を開口して形成したコ
    ンタクトホールと、 前記コンタクトホールを介して前記金属層間を電気的に
    接続する接続層とを有していることを特徴とする液晶表
    示装置。
11. 【請求項１１】請求項１乃至１０のいずれか１項に記載
    の液晶表示装置において、 前記薄膜トランジスタは、チャネルエッチング型である
    ことを特徴とする液晶表示装置。
12. 【請求項１２】請求項１乃至１０のいずれか１項に記載
    の液晶表示装置において、 前記薄膜トランジスタは、エッチングストッパ型である
    ことを特徴とする液晶表示装置。