JP2017034262A - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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Abstract

【課題】ダイオードの逆方向電流を低減することを目的の一とする。また、薄膜トランジ
スタを用いる表示装置の画質の向上を目的の一とする。
【解決手段】ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側
領域に設けられた微結晶半導体膜と、微結晶半導体膜の上面及び側面を被覆する非晶質半
導体膜と、非晶質半導体膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電
型の不純物元素が添加された不純物半導体膜と、を有し、微結晶半導体膜は、ドナーとな
る不純物元素を含む薄膜トランジスタである。
【選択図】図１６

Description

本発明は、ダイオード、及びそれを有する表示装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用
いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気
光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子と
して開発が急がれている。
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、結
晶粒径が１００ｎｍ以上の多結晶半導体膜を用いた薄膜トランジスタ等が用いられている
。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系によ
り線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する
技術が知られている。
また、画像表示装置のスイッチング素子として、結晶粒径が１ｎｍ〜１００ｎｍ程度の微
結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献１及び２）。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタ
に比べて電界効果移動度が２桁以上高く、半導体表示装置の画素部とその周辺の駆動回路
を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜
を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留ま
りが低減し、コストが高まるという問題がある。
また、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタは、非
晶質半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタと比較して、オ
ン電流を向上させることが可能であるが、それと共に、オフ電流も上昇してしまう。オフ
電流の高い薄膜トランジスタを用いた表示装置は、コントラストが低下すると共に、消費
電力も高くなるという問題がある。
上述した問題に鑑み、本発明は、薄膜トランジスタのオフ電流を低減することを目的の一
とする。また、ダイオードの逆方向電流を低減することを目的の一とする。また、表示装
置の画質の向上を目的の一とする。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内
側領域に設けられた微結晶半導体膜と、微結晶半導体膜の上面及び側面を被覆する非晶質
半導体膜と、非晶質半導体膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導
電型の不純物元素が添加された不純物半導体膜と、を有し、微結晶半導体膜は、ドナーと
なる不純物元素を含むことを特徴とする薄膜トランジスタである。
微結晶半導体膜のソース領域及びドレイン領域側の端部は、非晶質半導体膜、不純物半導
体膜と重なっていてもよい。また、微結晶半導体膜の端部の一部がソース電極またはドレ
イン電極に覆われていてもよい。また、非晶質半導体膜の端部は、ソース電極及びドレイ
ン電極の外側に露出していてもよい。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内
側領域に設けられ、且つドナーとなる不純物元素が添加された微結晶半導体膜と、微結晶
半導体膜の上面及び側面を被覆する非晶質半導体膜と、非晶質半導体膜上に、ソース領域
またはドレイン領域を形成する一導電型の不純物元素が添加された不純物半導体膜と、不
純物半導体膜に接する配線と、コモン線と、を有し、ゲート電極及び配線は導電膜で接続
されるダイオードである。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内
側領域に設けられ、且つドナーとなる不純物元素が添加された微結晶半導体膜と、微結晶
半導体膜の上面及び側面を被覆する非晶質半導体膜と、非晶質半導体膜上に、ソース領域
またはドレイン領域を形成する一導電型の不純物元素が添加された不純物半導体膜と、不
純物半導体膜に接する配線と、コモン線と、を有し、ゲート電極及び配線は第１の導電膜
で接続され、非晶質半導体膜または微結晶半導体膜とコモン線とが第２の導電膜で接続さ
れるダイオードである。
なお、微結晶半導体膜のソース領域またはドレイン領域側の端部は、非晶質半導体膜、不
純物半導体膜と重なっていてもよい。また、非晶質半導体膜の端部の一部がソース電極ま
たはドレイン電極に覆われていてもよい。また、非晶質半導体膜の端部は、ソース電極及
びドレイン電極の外側に露出していてもよい。
本発明において、微結晶半導体膜に重ねて非晶質半導体膜が設けられていてもよい。
また、本発明において、微結晶半導体膜は、微結晶シリコン膜、微結晶ゲルマニウム膜、
または微結晶シリコンゲルマニウム膜であってもよい。また、微結晶半導体膜は、微結晶
シリコン膜及び微結晶ゲルマニウム膜の積層構造であってもよい。また、微結晶半導体膜
は、ドナーとなる不純物元素が添加された結晶粒と、結晶粒を覆うゲルマニウム膜であっ
てもよい。また、微結晶半導体膜の代わりに、非晶質ゲルマニウム膜、または非晶質シリ
コンゲルマニウム膜を用いてもよい。
また、ドナーとなる不純物元素は、リン、砒素、またはアンチモンである。
また、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ（ＴＦＴ）を画素部
、さらには駆動回路に用いて表示装置を作製する。本発明の微結晶半導体膜は、ゲート絶
縁膜との界面における結晶性が高いため、当該微結晶半導体膜を用いた薄膜トランジスタ
は、その電界効果移動度が２．５〜１０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜を用いた
薄膜トランジスタの５〜２０倍の電界効果移動度を有しているので、駆動回路の一部また
は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができ
る。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、
液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される
素子をその範疇に含んでおり、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無
機ＥＬが含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一は、該表示装
置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、
該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板
は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極
となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっ
ても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本発明により、薄膜トランジスタのオフ電流を低減することができる。また、オン電流及
び電界効果移動度が高く、また、オフ電流を低減した薄膜トランジスタを作製することが
できる。また、ダイオードの逆方向電流を低減することができる。また、高電圧印加時の
スイッチング速度の速いダイオードを作製することができる。このため、表示装置の画質
を向上させることができる。
本発明の薄膜トランジスタの作製工程を説明する断面図である。 本発明の薄膜トランジスタの作製工程を説明する断面図である。 本発明の薄膜トランジスタの作製工程を説明する断面図である。 本発明の薄膜トランジスタの作製工程を説明する断面図である。 本発明の薄膜トランジスタの作製工程を説明する平面図である。 本発明の薄膜トランジスタの作製工程を説明する断面図である。 本発明に適用可能な多階調マスクを説明する図である。 本発明の薄膜トランジスタの作製工程を説明する断面図である。 本発明の薄膜トランジスタの作製工程を説明する平面図である。 本発明の薄膜トランジスタを説明する断面図である。 本発明の薄膜トランジスタを説明する断面図である。 本発明のダイオードを説明する平面図及び断面図である。 本発明のダイオードを説明する平面図及び断面図である。 本発明の素子基板を説明する平面図である。 本発明のダイオードを説明する平面図である。 本発明のダイオードを説明する断面図である。 本発明のダイオードの作製工程を説明する断面図である。 本発明のダイオードを説明する断面図である。 本発明のダイオードの作製工程を説明する断面図である。 本発明のダイオードを説明する平面図である。 本発明のダイオードを説明する断面図である。 本発明のダイオードの作製工程を説明する断面図である。 本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。 本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。 本発明に適用可能なプラズマＣＶＤ装置の構成及び成膜手順を示す図である。 本発明の表示装置を説明する平面図である。 本発明の表示装置の端子部及び画素部を説明する断面図である。 本発明の表示装置を説明する断面図である。 本発明の表示装置を説明する上面図である。 本発明の表示装置を説明する上面図である。 本発明の表示装置を説明する断面図及び上面図である。 本発明の表示パネルを説明する斜視図である。 本発明の表示装置を用いた電子機器を説明する斜視図である。 本発明の表示装置を用いた電子機器を説明する図である。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさま
ざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成
において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本実施の形態では、移動度及びオン電流が高く、且つオフ電流の低い薄膜トランジスタの
作製工程について、以下に示す。本実施の形態では、図１４に示す表示装置の素子基板１
３００の上面図において、画素部１３３１の各画素に形成される薄膜トランジスタ、画素
電極、及び容量素子の作製工程を以下に示す。
図１４の画素部１３３１の一画素の薄膜トランジスタ及び画素電極が接続する領域の拡大
図を図５に示し、図５のＱ−Ｒの断面図を図１乃至図３に示し、Ｓ−Ｔの断面図を図４に
示す。
図１（Ａ）に示すように、基板５０上にゲート電極５１、容量配線５６を形成し、ゲート
電極５１、容量配線５６上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノ
シリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板
、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基
板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設け
た基板を適用しても良い。
ゲート電極５１、容量配線５６は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液
滴吐出法等を用いて形成する。ここでは、基板５０上に導電膜としてモリブデン膜をスパ
ッタリング法により成膜し、第１のフォトマスクを用いて形成したレジストマスクを用い
て基板５０上に形成された導電膜をエッチングしてゲート電極５１、容量配線５６を形成
する。
ゲート電極５１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チ
タン、タンタル、モリブデン、銅などが適用される。ゲート電極５１の好適例は、アルミ
ニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属とし
ては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミ
ニウムのヒロック防止、酸化防止のために設けることが好ましい。
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを
５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される微結晶ゲルマニウム膜や配線
の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以
下とすることで、ゲート電極５１の抵抗率を低減することが可能であり、大面積化が可能
である。
なお、ゲート電極５１上には微結晶半導体膜や配線を形成するので、段切れ防止のため端
部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲ
ート電極に接続する配線、容量配線、コモン線等も同時に形成することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、厚さ
５０〜１５０ｎｍの酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で
形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化珪素膜または窒化酸化
珪素膜を形成し、ゲート絶縁膜５２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して
積層する形態を示す。なお、ゲート絶縁膜を２層とせず、ゲート絶縁膜を、酸化珪素膜、
窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。ま
た、ゲート絶縁膜を、上記絶縁膜を用いて３層構造とすることができる。
ゲート絶縁膜５２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板
５０とゲート絶縁膜５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、
基板５０からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さら
にゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に
、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート
絶縁膜５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸によ
る被覆率の低減を緩和することが可能であるため好ましい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔ
ｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅ
ｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として
酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水
素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その
組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測
定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコ
ンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸
化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき
、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、ゲート絶縁膜５２ｂ上に、ドナーとなる不純物元素を含む微結晶半導体膜４５を形
成する。ドナーとなる不純物元素を含む微結晶半導体膜５８としては、リン、砒素、アン
チモン等のドナーとなる不純物元素を含む、微結晶シリコン膜、微結晶ゲルマニウム膜、
微結晶シリコンゲルマニウム等がある。
ここでの微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構
造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有す
る半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．
５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、
複数の微結晶半導体の間に非単結晶半導体が存在している。微結晶半導体の代表例である
微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも
低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファ
スシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがあ
る。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なく
とも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、
ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良
好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米
国特許４，４０９，１３４号で開示されている。
ドナーとなる不純物元素を含む微結晶半導体膜５８の厚さは、１ｎｍ以上２００ｎｍ以下
、好ましくは１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、好ましく
は１０ｎｍ以上２５ｎｍ以下で形成する。ドナーとなる不純物元素を含む微結晶半導体膜
５８の厚さを１ｎｍ以上５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作
製することができる。
微結晶半導体膜に含まれるドナーとなる不純物元素の濃度は、６×１０１５ｃｍ−３以上
３×１０１８ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以上３×１０１８ｃｍ−３
以下、好ましくは３×１０１６ｃｍ−３以上３×１０１７ｃｍ−３以下とする。微結晶半
導体膜５８に含まれるドナーとなる不純物元素の濃度を上記範囲とすることにより、ゲー
ト絶縁膜５２ｂ及び微結晶半導体膜５８の界面における結晶性を高めることが可能であり
、微結晶半導体膜５８の抵抗率を低減することが可能であるため、電界効果移動度が高く
、オン電流の高い薄膜トランジスタを作製することができる。なお、微結晶半導体膜に含
まれるドナーとなる不純物元素のピーク濃度を６×１０１５ｃｍ−３未満とすると、ドナ
ーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。
また、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ｃ
ｍ−３より大とすると、閾値電圧がゲート電圧のマイナス側にシフトしてしまい、薄膜ト
ランジスタとしての動作をしないため、ドナーとなる不純物元素の濃度は、６×１０１５
ｃｍ−３以上３×１０１８ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以上３×１０
１８ｃｍ−３以下、好ましくは３×１０１６ｃｍ−３以上３×１０１７ｃｍ−３以下であ
ることが好ましい。
また、ドナーとなる不純物元素を含む微結晶半導体膜５８の酸素濃度、及び窒素濃度は、
ドナーとなる不純物元素の濃度の１０倍未満、代表的には３×１０１９ａｔｏｍｓ／ｃｍ
３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１
８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体
膜に混入する濃度を低減することで、ドナーとなる不純物元素を含む微結晶半導体膜５８
の欠陥の生成を抑制する事ができる。さらには、酸素、または窒素が微結晶半導体膜中に
入っていると、結晶化しにくい。このため、ドナーとなる不純物元素を含む微結晶半導体
膜５８中の酸素濃度、または窒素濃度が比較的低く、且つドナーとなる不純物元素が含ま
れることで、ドナーとなる不純物元素を含む微結晶半導体膜５８の結晶性を高めることが
できる。
また、本実施の形態のドナーとなる不純物元素が含まれる微結晶半導体膜５８には、ドナ
ーとなる不純物元素が含まれるため、ドナーとなる不純物元素を含む微結晶半導体膜５８
に、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、
しきい値制御をすることが可能となる。アクセプターとなる不純物元素としては、代表的
には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ま
しくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度は
、ドナーとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏ
ｍｓ／ｃｍ３とすると良い。
プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体
と、水素とを混合し、グロー放電プラズマにより、微結晶半導体膜４５を形成する。シリ
コンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００
倍、好ましくは５０〜２００倍に希釈して微結晶半導体膜を形成する。基板の加熱温度は
１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。また、上記原料ガスと共に
、リン、砒素、アンチモン等を含む気体を混合することで、ドナーとなる不純物元素を含
む微結晶半導体膜を形成することができる。ここでは、シランと、水素及び／または希ガ
スと共にフォスフィンを混合して、グロー放電プラズマにより、リンを含む微結晶シリコ
ン膜を形成することができる。
ドナーとなる不純物元素を含む微結晶半導体膜４５の形成工程においてグロー放電プラズ
マの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚ
の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電
力、代表的には６０ＭＨｚを印加することで行われる。また、たとえば周波数が１ＧＨｚ
や、２．４５ＧＨｚの高周波プラズマを用いることができる。
また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ
２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、ドナーとなる不純物元素を含む半導体膜４７を形成する代わりに、ドナーとなる不
純物元素を含まない半導体膜を形成し、ゲート絶縁膜５２ｂとしてドナーとなる不純物元
素を含む絶縁膜を形成してもよい。例えば、ドナーとなる不純物元素（リン、砒素、また
はアンチモン）を含む酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜
等を用いて形成することができる。また、ゲート絶縁膜５２ｂを積層構造とする場合、微
結晶半導体膜４５に接する層または基板５０に接する層にドナーとなる不純物元素を添加
してもよい。
ゲート絶縁膜５２ｂとしてドナーとなる不純物元素を含む絶縁膜の形成方法としては、絶
縁膜の原料気体と共に、ドナーとなる不純物元素を含む気体を用いて絶縁膜を形成すれば
よい。例えば、シラン、アンモニア、及びフォスフィンを用いたプラズマＣＶＤ法により
リンを含む窒化珪素を形成することができる。また、シラン、一酸化二窒素、及びアンモ
ニア、並びにフォスフィンを用いたプラズマＣＶＤ法により、リンを含む酸化窒化珪素膜
を形成することができる。
また、ゲート絶縁膜５２ｂを形成する前に、成膜装置の反応室内にドナーとなる不純物元
素を含む気体を流し、基板５０表面及び反応室内壁にドナーとなる不純物元素を吸着させ
てもよい。この後、ゲート絶縁膜５２ｂを形成することで、ドナーとなる不純物元素を取
り込みながら絶縁膜が堆積するため、ドナーとなる不純物元素を含むゲート絶縁膜を形成
することができる。
また、ドナーとなる不純物元素を含む微結晶半導体膜４５を形成する前に、成膜装置の反
応室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁膜５２ｂ及び反応室内壁
にドナーとなる不純物元素を吸着させてもよい。この後、微結晶半導体膜を堆積すること
で、ドナーとなる不純物元素を取り込みながら微結晶半導体膜が堆積するため、ドナーと
なる不純物元素を含む微結晶半導体膜４５を形成することができる。
なお、ドナーとなる不純物元素を含む微結晶半導体膜を形成するために、シリコンまたは
ゲルマニウムを含む堆積性気体と共に、シリコンまたはゲルマニウムを含むフッ化物ガス
を用いてもよい。この場合、シランの流量に対して、フッ化シランの流量を０．１〜５０
倍、好ましくは１〜１０倍とする。ドナーとなる不純物元素を含む微結晶半導体膜４５を
形成するために、シリコンまたはゲルマニウムを含む堆積性気体と共に、シリコンまたは
ゲルマニウムを含むフッ化物ガスを用いることで、微結晶半導体膜の結晶成長の場におけ
る非晶質半導体成分をフッ素ラジカルがエッチングするため、結晶性が高く結晶成長が起
きる。即ち、結晶性の高い微結晶半導体膜を形成することができる。
また、シラン等のガス中にＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマ
ニウムを混合してエネルギーバンド幅を０．９〜１．１ｅＶに調節したシリコンゲルマニ
ウム膜を形成しても良い。シリコンにゲルマニウムを加えると薄膜トランジスタの温度特
性を変えることができる。
また、本実施の形態のドナーとなる不純物元素を含む微結晶半導体膜には、ドナーとなる
不純物元素が含まれるため、薄膜トランジスタのチャネル形成領域として機能する微結晶
半導体膜に対しては、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に
添加することで、しきい値制御をすることが可能となる。アクセプターとなる不純物元素
としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０
００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合でシリコンまたはゲルマニウムを含む堆
積性気体に混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分
の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
また、ドナーとなる不純物元素を含む微結晶半導体膜の成膜処理においては、シラン及び
水素の他、反応ガスにヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体
中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２
０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４
ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このよ
うな特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラ
ズマを形成することができるので、ドナーとなる不純物元素を含む微結晶半導体膜を堆積
する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
次に、第１のバッファ層５４を形成する。第１のバッファ層５４としては、アモルファス
シリコン膜、アモルファスシリコンゲルマニウム膜等で形成する。第１のバッファ層５４
の厚さは、１０〜１００ｎｍ、好ましくは３０〜５０ｎｍとする。
第１のバッファ層５４は、シリコン、またはゲルマニウムを含む堆積性気体を用いたプラ
ズマＣＶＤ法により非晶質半導体膜を形成することができる。または、シリコン、または
ゲルマニウムを含む堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれ
た一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。ま
たは、シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量
の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化
半導体膜に、フッ素、塩素、臭素、またはヨウ素等のハロゲンを添加してもよい。
また、第１のバッファ層５４は、ターゲットにシリコン、ゲルマニウム等を用いて水素、
または希ガスでスパッタリングして非晶質半導体膜を形成することができる。
ドナーとなる不純物元素を含む微結晶半導体膜４５の表面に、第１のバッファ層５４とし
て、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成す
ることで、ドナーとなる不純物元素を含む微結晶半導体膜４５に含まれる結晶粒の表面の
自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では
、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化
珪素が形成される。しかしながら、ドナーとなる不純物元素を含む微結晶半導体膜４５の
表面に第１のバッファ層５４を形成することで、微結晶粒の酸化を防ぐことができる。
また、ドナーとなる不純物元素を含む微結晶半導体膜４５を形成した後、プラズマＣＶＤ
法により第１のバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい
。この成膜処理により水素が微結晶半導体膜４５に供給され、微結晶半導体膜４５を水素
化したのと同等の効果が得られる。すなわち、ドナーとなる不純物元素を含む微結晶半導
体膜４５上に第１のバッファ層５４を堆積することにより、ドナーとなる不純物元素を含
む微結晶半導体膜４５に水素を拡散させて、ダングリングボンドの終端をすることができ
る。
次に、第１のバッファ層５４及びゲート絶縁膜５２ｂ上にレジストを塗布し、第２のフォ
ロマスクを用いたフォトリソグラフィ工程により当該レジストを露光現像して、レジスト
マスクを形成する。次に、当該レジストマスクを用いて、第１のバッファ層５４、及びド
ナーとなる不純物元素を含む微結晶半導体膜４５をエッチングして、図１（Ｂ）に示すよ
うに、第１のバッファ層６２、及びドナーとなる不純物元素を含む微結晶半導体膜５８を
形成する。このとき、図４（Ａ）に示すように、ゲート電極５１（ゲート配線）と、後に
形成されるソース配線とが交差する領域にも、ドナーとなる不純物元素を含む微結晶半導
体膜５９及び第１のバッファ層６４を形成する。なお、図１（Ｂ）は、図５（Ａ）のＱ−
Ｒの断面図に相当し、図４（Ａ）は、図５（Ａ）のＳ−Ｔの断面図に相当する。
次に、図１（Ｃ）に示すように、第１のバッファ層６２及びゲート絶縁膜５２ｂ上に第２
のバッファ層４１及び一導電型を付与する不純物元素が添加された不純物半導体膜５５を
形成する。
第２のバッファ層４１は、第１のバッファ層５４と同様に形成することができる。このと
きの第２のバッファ層４１は、後のソース領域及びドレイン領域の形成プロセスにおいて
、一部エッチングされる場合があるが、そのときに、第２のバッファ層４１の一部が残存
する厚さで形成することが好ましい。代表的には、３０ｎｍ以上５００ｎｍ以下、好まし
くは５０ｎｍ以上２００ｎｍ以下の厚さで形成することが好ましい。
薄膜トランジスタへの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表
示装置において、第１のバッファ層５４及び第２のバッファ層４１を厚く形成すると、ソ
ースドレイン耐圧が高くなり、薄膜トランジスタのゲート電圧に高い電圧が印加されても
、薄膜トランジスタの劣化を低減することができる。
第１のバッファ層５４及び第２のバッファ層４１は、非晶質半導体膜を用いて形成する、
または、水素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャ
ップが、不純物元素を含む微結晶半導体膜４５に比べて大きく、また抵抗率が高く、移動
度が微結晶半導体膜４５の１／５〜１／１０と低い。このため、後に形成される薄膜トラ
ンジスタにおいて、ソース領域及びドレイン領域と、ドナーとなる不純物元素を含む微結
晶半導体膜４５との間に形成される第１のバッファ層及び第２のバッファ層は高抵抗領域
として機能し、ドナーとなる不純物元素を含む微結晶半導体膜４５がチャネル形成領域と
して機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄
膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラス
トを向上させることができる。
一導電型を付与する不純物元素が添加された不純物半導体膜５５は、ｎチャネル型の薄膜
トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、シ
リコンまたはゲルマニウムを含む堆積性気体にＰＨ３などの不純物気体を加えれば良い。
また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素として
ボロンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＢ２Ｈ６など
の不純物元素を含む気体を原料ガスに加えれば良い。リンまたはボロンの濃度を１×１０
１９〜１×１０２１ｃｍ−３とすることで、配線７１ａ〜７１ｃとオーミックコンタクト
することが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与す
る不純物元素が添加された不純物半導体膜５５は、微結晶半導体膜、または非晶質半導体
膜で形成することができる。一導電型を付与する不純物元素が添加された不純物半導体膜
５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加
された不純物半導体膜の膜厚を、薄くすることでスループットを向上させることができる
。
次に、一導電型を付与する不純物元素が添加された不純物半導体膜５５上にレジストマス
クを形成する。レジストマスクは、フォトリソグラフィ技術により形成する。ここでは、
第３のフォトマスクを用いて、一導電型を付与する不純物元素が添加された不純物半導体
膜５５上に塗布されたレジストを露光現像して、レジストマスクを形成する。
次に、レジストマスクを用いて第２のバッファ層４１、及び一導電型を付与する不純物が
添加された不純物半導体膜５５をエッチングし分離して、図２（Ａ）に示すように、島状
の第２のバッファ層４２及び一導電型を付与する不純物元素が添加された不純物半導体膜
６３を形成する。このとき、図４（Ｂ）に示すように、ゲート電極（ゲート配線）と、後
に形成されるソース配線とが交差する領域にも、第２のバッファ層４４、及び一導電型を
付与する不純物元素が添加された不純物半導体膜６５を形成する。この後、レジストマス
クを除去する。なお、図２（Ａ）は、図５（Ｂ）のＱ−Ｒの断面図に相当し、図４（Ｂ）
は、図５（Ｂ）のＳ−Ｔの断面図に相当する。
第２のバッファ層４２が、ドナーとなる不純物元素を含む微結晶半導体膜５８を覆うこと
により、ドナーとなる不純物元素を含む微結晶半導体膜５８と後に形成される配線とが接
しなくなるため、第１のバッファ層６２上に形成される配線と微結晶半導体膜５８との間
のリーク電流を低減することが可能である。
次に、図２（Ｂ）に示すように、一導電型を付与する不純物元素が添加された不純物半導
体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成する。導電膜６５ａ〜
６５ｃは、スパッタリング法、ＣＶＤ法、印刷法、液滴吐出法、蒸着法等を用いて形成す
る。
導電膜６５ａ〜６５ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、ス
カンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたア
ルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する
不純物元素が添加されたソース領域及びドレイン領域７２と接する側の膜を、チタン、タ
ンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にア
ルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニ
ウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タング
ステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜
としては、配線７１ａ〜７１ｃの３層が積層した構造を示し、配線７１ａ、７１ｃにモリ
ブデン膜、導電膜７１ｂにアルミニウム膜を用いた構造や、配線７１ａ、７１ｃにチタン
膜、導電膜７１ｂにアルミニウム膜を用いた構造を示す。
次に、導電膜６５ｃ上に第４のフォトマスクを用いたフォトリソグラフィー工程によりレ
ジストマスクを形成する。
次に、レジストマスクを用いて導電膜６５ａ〜６５ｃをエッチングして、図２（Ｃ）に示
すように、一対の配線７１ａ〜７１ｃ（ソース電極及びドレイン電極として機能する。）
、容量電極７１ｄ〜７１ｆを形成する。
このとき、図４（Ｃ）に示すように、第２のバッファ層４４、及び一導電型を付与する不
純物元素が添加された不純物半導体膜６５、ドナーとなる不純物元素を含む微結晶半導体
膜５９、第１のバッファ層６４を介して、ゲート電極５１（ゲート配線）及び配線７１ａ
〜７１ｃが交差する。このため、ゲート電極５１（ゲート配線）及び配線７１ａ〜７１ｃ
が交差する領域での寄生容量を低減できる。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された不純物半導体
膜６３をエッチングし分離する。この結果、図２（Ｃ）に示すような、一対のソース領域
及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、第
２のバッファ層４２の一部もエッチングする。一部エッチングされた、凹部が形成された
第２のバッファ層を第２のバッファ層４３と示す。ソース領域及びドレイン領域の形成工
程と、第２のバッファ層の凹部とを同一工程で形成することができる。第２のバッファ層
４３の凹部の深さを、第２のバッファ層４３の一番膜厚の厚い領域の１／２〜１／３とす
ることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域
及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク
を除去する。
次に、露出している第２のバッファ層４３にダメージが入らず、且つ該第２のバッファ層
４３に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程によ
り、ソース領域及びドレイン領域間の第２のバッファ層４３上のエッチング残渣物、レジ
ストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが
可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。こ
の結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく
、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには
例えば塩素ガスを用いればよい。
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
なお、図２（Ｃ）は、図５（Ｃ）のＱ−Ｒの断面図に相当し、図４（Ｃ）は図５（Ｃ）の
Ｓ−Ｔの断面図に相当する。図５（Ｃ）に示すように、ソース領域及びドレイン領域７２
の端部は、配線７１ｃの端部の外側に位置することが分かる。また、ゲート電極上におい
て、微結晶半導体膜、第１のバッファ層６４、第２のバッファ層４４、一導電型を付与す
る不純物元素が添加された不純物半導体膜６５を介して、配線が重畳されているため、ゲ
ート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流を低減することができる。
次に、図３（Ａ）に示すように、配線７１ａ〜７１ｃ、ソース領域及びドレイン領域７２
、第２のバッファ層４３、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。保護
絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、保護
絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐ
ためのものであり、緻密な膜が好ましい。また、保護絶縁膜７６に窒化珪素膜を用いるこ
とで、第２のバッファ層４３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ま
しくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができ、第２のバッファ層４３の
酸化を防止することができる。
次に、保護絶縁膜７６上に絶縁膜１０１を形成する。ここでは、感光性の有機樹脂を用い
て絶縁膜１０１を形成する。次に、第５のフォトマスクを用いて、絶縁膜１０１を感光し
た後、現像して、保護絶縁膜７６を露出する絶縁膜１０２を形成する。次に、絶縁膜１０
２を用いて保護絶縁膜７６をエッチングして、図３（Ｂ）に示すように、配線７１ｃの一
部を露出するコンタクトホール１１１と、容量電極７１ｆを露出するコンタクトホール１
１２を形成する。
次に、図３（Ｃ）に示すように、コンタクトホール１１１、１１２に、配線７１ｃ及び容
量電極７１ｆに接する画素電極７７を形成する。また、ゲート絶縁膜５２ａ、５２ｂ、容
量電極７１ｄ〜７１ｆ、及び画素電極７７で容量素子１０６を形成することができる。こ
こでは、絶縁膜１０２上に導電膜を形成した後、第６のフォトマスクを用いたフォトリソ
グラフィー工程により形成したレジストマスクを用いて導電膜をエッチングして、画素電
極７７を形成する。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイ
ンジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム
錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウ
ム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵
抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好
ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であ
ることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ
上にレジストを塗布する。次に、第６のフォトマスクを用いてレジストを露光及び現像し
、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画
素電極７７を形成する。
以上により、薄膜トランジスタを形成することができる。また、表示装置に用いることが
可能な素子基板を形成することができる。
本実施の形態で作製する薄膜トランジスタのチャネル形成領域は、微結晶半導体膜で形成
されているため、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大
面積化や画素の高密度化にも十分対応することができる。また、大面積基板において、当
該薄膜トランジスタを作製することができる。
また、ドナーとなる不純物元素を含む微結晶半導体膜と配線との間に、バッファ層が設け
られているため、ドナーとなる不純物元素を含む微結晶半導体膜と配線との間でのリーク
電流を低減することができる。また、ソース領域及びドレイン領域と、ドナーとなる不純
物元素を含む微結晶半導体膜の間に非晶質半導体膜で形成されるバッファ層が設けられて
いるため、バッファ層が高抵抗領域となり、リーク電流を低減することができる。このた
め、電気特性が優れ、信頼性の高い薄膜トランジスタを作製することができる。
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャ
ネル保護型薄膜トランジスタに本実施の形態を適用することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１と比較して、フォトマスク数を削減することが可能なプ
ロセスを用いて薄膜トランジスタを作製する工程について示す。
実施の形態１と同様に、図６（Ａ）に示すように、基板５０上に導電膜を形成し、導電膜
上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成
したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１、容量配線
５６を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
次に、ゲート絶縁膜５２ｂ上に、第２のフォトマスクを用いたフォトリソグラフィ工程を
用いて、ドナーとなる不純物元素を含む微結晶半導体膜５８及び第１のバッファ層６２を
形成する。次に、当該第１のバッファ層６２上に、第２のバッファ層４１、一導電型を付
与する不純物元素が添加された不純物半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形
成する。次に、導電膜６５ａ上にレジストを塗布する。
レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポ
ジ型レジストを用いて示す。
次に、第３のフォトマスクとして多階調マスクを用いて、レジストに光を照射して、レジ
ストを露光して、レジストマスク８１を形成する。
ここで、多階調マスクを用いた露光について、図７を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行う
ことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）
の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マ
スクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図７（Ａ）に示すようなグレートーンマスク１５９ａ、
図７（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。
図７（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及
びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４に
おいては、光の透光率が０％である。一方、回折格子１６５はスリット、ドット、メッシ
ュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光
の透光率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット
、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる
。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光
部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて
形成することができる。
グレートーンマスク１５９ａに露光光を照射した場合、図７（Ｂ）に示すように、遮光部
１６４においては、光透光率１６６は０％であり、遮光部１６４及び回折格子１６５が設
けられていない領域では光透光率１６６は１００％である。また、回折格子１６５におい
ては、１０〜７０％の範囲で調整可能である。回折格子１６５における光透光率１６６の
調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可
能である。
図７（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及
びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７
は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることがで
きる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成する
ことができる。
ハーフトーンマスク１５９ｂに露光光を照射した場合、図７（Ｄ）に示すように、遮光部
１６８においては、光透光率１６９は０％であり、遮光部１６８及び半透過部１６７が設
けられていない領域では光透光率１６９は１００％である。また、半透過部１６７におい
ては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光透光率１６９の
調整は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図６（Ａ）に示すように、膜厚の異
なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、第２のバッファ層４１、一導電型を付与する不純物元
素が添加された不純物半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する
。この結果、図６（Ｂ）に示すような、第２のバッファ層４２、一導電型を付与する不純
物元素が添加された不純物半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することがで
きる。なお、図６（Ａ）（レジストマスク８１を除く。）は図９（Ａ）のＵ−Ｖにおける
断面図に相当する。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さ
が薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領
域）は除去され、図６（Ｃ）に示すように、分離されたレジストマスク８６を形成するこ
とができる。
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。こ
の結果、図８（Ａ）に示すような、一対の配線９２ａ〜９２ｃを形成することができる。
レジストマスク８６を用いて導電膜８９ａ〜８９ｃをウエットエッチングすると、導電膜
８９ａ〜８９ｃを等方的にエッチングされる。この結果、レジストマスク８６より面積の
狭い配線９２ａ〜９２ｃを形成することができる。
次に、図８（Ｂ）に示すように、レジストマスク８６を用いて、一導電型を付与する不純
物元素が添加された不純物半導体膜６３をエッチングして、一対のソース領域及びドレイ
ン領域８８を形成する。なお、当該エッチング工程において、第２のバッファ層４２の一
部もエッチングされる。一部エッチングされた第２のバッファ層を第２のバッファ層８７
と示す。なお、第２のバッファ層８７には凹部が形成される。ソース領域及びドレイン領
域の形成工程と、第２のバッファ層の凹部とを同一工程で形成することができる。ここで
は、第２のバッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジ
ストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側に
第２のバッファ層８７が突出した形状となる。また、配線９２ａ〜９２ｃの端部と、ソー
ス領域及びドレイン領域８８の端部は一致せずずれており、配線９２ａ〜９２ｃの端部の
外側に、ソース領域及びドレイン領域８８の端部が形成される。この後、レジストマスク
８６を除去する。なお、図８（Ｂ）は、図９（Ｂ）のＵ−Ｖの断面図に相当する。
次に、露出しているバッファ層にダメージが入らず、且つ該バッファ層に対するエッチン
グレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びド
レイン領域間のバッファ層上のエッチング残渣物、レジストマスクの残渣、及びレジスト
マスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレ
イン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリー
ク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを
作製することが可能である。なお、エッチングガスには例えば塩素ガスを用いればよい。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる。
また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
この後、実施の形態１と同様の工程を経て、図８（Ｃ）に示すように、配線９２ａ〜９２
ｃ、ソース領域及びドレイン領域８８、第２のバッファ層８７、及びゲート絶縁膜５２ｂ
上に保護絶縁膜、絶縁膜を形成し、第４のフォトマスクを用いたフォトリソグラフィ工程
により、コンタクトホールを形成する。また、このときの保護絶縁膜を保護絶縁膜７６ａ
と示す。
この際、ゲート絶縁膜５２ｂと保護絶縁膜７６ａとをエッチング選択比が異なる膜で形成
し（例えば、ゲート絶縁膜５２ｂを酸化窒化珪素膜で形成し、保護絶縁膜７６ａを窒化珪
素膜で形成する。）、保護絶縁膜７６ａを選択的にエッチングする条件を用いることで、
容量配線５６上のコンタクトホール形成のエッチングをゲート絶縁膜５２ｂで止めること
が可能である。このため、容量素子を、容量配線５６、ゲート絶縁膜５２ａ、５２ｂ、及
び画素電極７７で形成することができる。
また、ゲート絶縁膜５２ｂ及び保護絶縁膜７６ａを同じ材料で形成し、ゲート絶縁膜５２
ａとゲート絶縁膜５２ｂのエッチング選択比を異なる膜で形成する（例えば、ゲート絶縁
膜５２ｂ及び保護絶縁膜７６ａを窒化珪素膜で形成し、ゲート絶縁膜５２ａを酸化窒化珪
素膜で形成する。）と、保護絶縁膜７６ａ及びゲート絶縁膜５２ｂを選択的にエッチング
する条件を用いることで、容量配線５６上のコンタクトホール形成のエッチングを、ゲー
ト絶縁膜５２ａで止めることができる。このため、容量素子を、容量配線５６、ゲート絶
縁膜５２ａ、及び画素電極７７で形成することができる。容量素子において、２つの導電
膜（ここでは、容量配線５６及び画素電極７７）の間の絶縁膜（ここでは、ゲート絶縁膜
５２ａ）の膜厚が薄いほど高い容量を帯びることができるため、好ましい。
次に、絶縁膜１０２上に、第５のフォトマスクを用いたフォトリソグラフィ工程により画
素電極７７を形成することができる。なお、図８（Ｃ）は、図９（Ｃ）のＵ−Ｖの断面図
に相当する。
以上により、薄膜トランジスタを作製することができる。また、表示装置に用いることが
可能な素子基板を形成することができる。
以上の工程により、実施の形態１と比較して、フォトマスク数を１枚削減することが可能
な工程により、薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成
することができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２の薄膜トランジスタと異なる形態につ
いて、以下に示す。
図１０は、実施の形態１及び実施の形態２に示す薄膜トランジスタのドナーとなる不純物
元素を含む微結晶半導体膜の代わりに、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素
を含む結晶粒６０が分散され、ドナーとなる不純物元素を含む結晶粒６０及びゲート絶縁
膜５２ｂ上を覆うゲルマニウムを主成分とする半導体膜６１を有する薄膜トランジスタの
形態を示す。また、ゲルマニウムを主成分とする半導体膜６１上面及び側面を覆うバッフ
ァ層４３が形成される。シリコンを主成分とする結晶粒６０と比較して、ゲルマニウムを
主成分とする半導体膜６１のほうが、移動度が高いため、キャリアはゲルマニウムを主成
分とする半導体膜６１の方を移動する。このため、ゲート絶縁膜５２ｂ上に形成されるゲ
ルマニウムを主成分とする半導体膜６１が、薄膜トランジスタのチャネル形成領域として
機能する。
また、バッファ層４３がゲルマニウムを主成分とする半導体膜６１の上面及び側面を覆っ
ているため、ゲルマニウムを主成分とする半導体膜６１が配線７１ａ〜７１ｃと接せず、
リーク電流を低減することができる。このため、オン電流及び電界効果移動度が高く、オ
フ電流の低い薄膜トランジスタとなる。
ドナーとなる不純物元素を含む結晶粒６０は、実施の形態１と同様に、ゲート絶縁膜５２
ｂ上に、ドナーとなる不純物元素を含む微結晶半導体膜または非晶質半導体膜を形成する
。次に、ドナーとなる不純物元素を含む微結晶半導体膜または非晶質半導体膜にプラズマ
を曝して、結晶粒６０を形成する。プラズマとしては、水素、フッ素、フッ化物のいずれ
か一つ以上をプラズマＣＶＤ装置の反応室内に導入し、高周波電源を印加してプラズマを
発生させる。
フッ素、フッ化物気体、または水素の少なくとも一つ以上を導入し高周波電源を印加する
ことで、水素プラズマ、フッ素プラズマが発生する。水素プラズマは、反応室内に水素を
導入し、プラズマを発生させる。フッ素プラズマは、反応室内に、フッ素またはフッ化物
を導入し、プラズマを発生させる。フッ化物としては、ＨＦ、ＳｉＦ４、ＳｉＨＦ３、Ｓ
ｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、ＧｅＦ４、ＧｅＨＦ３、ＧｅＨ２Ｆ２、ＧｅＨ３
Ｆ、Ｇｅ２Ｆ６等がある。なお、フッ素、フッ化物気体、または水素のほかに希ガスを反
応室内に導入して希ガスプラズマを発生させてもよい。
水素プラズマ、フッ素プラズマ等により、水素ラジカル、フッ素ラジカル等がプラズマ中
に生成する。水素ラジカルは、ドナーとなる不純物元素を含む微結晶半導体膜または非晶
質半導体膜の非晶質成分と反応して、半導体膜の一部を結晶化させるとともに、非晶質成
分をエッチングする。また、フッ素ラジカルは、ドナーとなる不純物元素を含む微結晶半
導体膜または非晶質半導体膜の非晶質成分をエッチングする。このため、結晶性の高い結
晶粒を残存させることができる。また、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素
を含む非晶質半導体膜が形成される場合は、非晶質成分をエッチングするとともに、一部
を結晶化し、結晶粒を形成することができる。このため、ゲート絶縁膜との界面における
非晶質成分をもプラズマによりエッチングされるため、ゲート絶縁膜上には結晶粒を形成
することができる。
プラズマの発生方法は、ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ、代表的には１３．５６ＭＨｚ、
２７．１２ＭＨｚ）、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高
周波電力、代表的には６０ＭＨｚを印加することで行われる。また、たとえば周波数が１
ＧＨｚや、２．４５ＧＨｚの高周波プラズマを用いることができる。特に、１３．５６Ｍ
Ｈｚの高周波電力を用いることで、プラズマの均一性を高めることが可能であり、第６世
代〜第１０世代の大面積基板上においても、均一性の高いプラズマをゲルマニウム膜に曝
すことができるため、大量生産に好ましい。
次に、結晶粒６０上にゲルマニウムを主成分とする半導体膜６１を形成すると、ゲルマニ
ウムを主成分とする半導体膜６１の密着性を向上させることができる。さらに、結晶粒６
０を結晶核として結晶成長させて、ゲルマニウムを主成分とする半導体膜６１として微結
晶ゲルマニウム膜を形成することができる。
ゲルマニウムを主成分とする半導体膜６１をＣＶＤ法により形成する場合、ゲルマニウム
を含む堆積性気体と共に、水素をプラズマＣＶＤ装置の反応室に導入し、高周波電力を印
加し、プラズマを発生させて、ゲルマニウムを主成分とする半導体膜６１として非晶質ゲ
ルマニウム膜または微結晶ゲルマニウム膜を形成する。また、ゲルマニウムを含む堆積性
気体と、水素と共に、シリコンを含む堆積性気体を用いることで、非晶質シリコンゲルマ
ニウム膜または微結晶シリコンゲルマニウム膜を形成する。
なお、ゲルマニウムを主成分とする半導体膜６１として非晶質ゲルマニウム膜を形成する
一形態として、反応室において、ゲルマニウムを含む堆積性気体を用いたグロー放電プラ
ズマにより非晶質ゲルマニウム膜を形成することができる。または、ゲルマニウムを含む
堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種
の希ガス元素で希釈して、グロー放電プラズマにより非晶質ゲルマニウム膜を形成するこ
とができる。または、ゲルマニウムを含む堆積性気体の流量の１倍以上１０倍以下、更に
好ましくは１倍以上５倍以下の流量の水素を用いたグロー放電プラズマにより、非晶質ゲ
ルマニウム膜を形成することができる。さらには、ゲルマニウムを含む堆積性気体、水素
と共に、シリコンを含む堆積性気体を用いることで、ゲルマニウムを主成分とする半導体
膜６１として非晶質シリコンゲルマニウム膜を形成することができる。
また、ゲルマニウムを主成分とする半導体膜６１として微結晶ゲルマニウム膜を形成する
一形態として、反応室内において、ゲルマニウムを含む堆積性気体、ここではゲルマニウ
ムと、水素及び／又は希ガスとを混合し、グロー放電プラズマにより、微結晶ゲルマニウ
ム膜を形成する。ゲルマンは水素及び／又は希ガスで１０倍から２０００倍に希釈される
。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜４
００℃、好ましくは２５０℃〜３５０℃で行う。さらには、ゲルマニウムを含む堆積性気
体、水素と共に、シリコンを含む堆積性気体を用いることで、ゲルマニウムを主成分とす
る半導体膜６１として微結晶シリコンゲルマニウム（ＳｉｙＧｅ１−ｙ、０＜ｙ＜０．５
）膜を形成することができる。
ゲルマニウムを主成分とする半導体膜６１の形成工程においてグロー放電プラズマの生成
は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波
電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表
的には６０ＭＨｚを印加することで行われる。
実施の形態１に示すドナーとなる不純物元素を含む微結晶半導体膜４５、及び第１のバッ
ファ層５４の代わりに、上記ドナーとなる不純物元素を含む結晶粒及びゲルマニウムを主
成分とする半導体膜を形成した後、実施の形態１と同様の工程により、図１０に示すよう
な薄膜トランジスタを作製することができる。また、実施の形態２と同様の工程により薄
膜トランジスタを形成することができる。
また、実施の形態１と異なる形態を図１１に示す。実施の形態１と同様に、ゲート絶縁膜
５２上にドナーとなる不純物元素を含む微結晶半導体膜４５を形成した後、ゲルマニウム
を主成分とする半導体膜を形成する。次に、実施の形態１と同様に第２のフォトマスクを
用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、ドナーとなる不
純物元素を含む微結晶半導体膜４５及びゲルマニウムを主成分とする半導体膜をエッチン
グして、ドナーとなる不純物元素を含む微結晶半導体膜６９、及びゲルマニウムを主成分
とする半導体膜６１を形成する。次に、実施の形態１と同様の工程により、図１１に示す
ような、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６９が形
成され、その上にゲルマニウムを主成分とする半導体膜６１が形成され、ドナーとなる不
純物元素を含む微結晶半導体膜６９及びゲルマニウムを主成分とする半導体膜６１の側面
を覆うバッファ層７３を有する薄膜トランジスタを作製することができる。また、実施の
形態２と同様の工程により薄膜トランジスタを形成することができる。
また、ゲルマニウムを主成分とする半導体膜６１は、シリコンを主成分とする微結晶半導
体膜６９と接するため、これらの密着性が向上する。このため、薄膜トランジスタの歩留
まりを高めることが可能である。
また、ドナーとなる不純物元素を含む微結晶半導体膜６９は膜表面においては微結晶が形
成されるため、ドナーとなる不純物元素を含む微結晶半導体膜６９の表面は結晶性が高い
。この上にゲルマニウムを主成分とする半導体膜６１を形成すると、シリコンを主成分と
する微結晶半導体膜６９の表面の結晶を結晶核として、結晶成長するため、結晶性の高い
ゲルマニウムを主成分とする半導体膜６１、代表的にはゲルマニウムを主成分とする微結
晶半導体膜が形成される。ゲルマニウムを主成分とする半導体膜６１は抵抗率が低いため
、キャリアは優先的にゲルマニウムを主成分とする半導体膜６１側を流れる。このため、
本実施の形態で示す薄膜トランジスタは、電界効果移動度やオン電流が高い。
また、バッファ層７３がゲルマニウムを主成分とする半導体膜６１の上面及び側面を覆っ
ているため、ゲルマニウムを主成分とする半導体膜６１が配線７１ａ〜７１ｃと接しない
ため、リーク電流の発生を抑制することができる。このため、オン電流及び電界効果移動
度が高く、オフ電流の低い薄膜トランジスタを作製することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で示す薄膜トランジスタの構造について、以下に示す
。
図１２（Ａ）は、ソース電極及びドレイン電極が平行な場合の薄膜トランジスタの上面構
造であり、図１２（Ｂ）は、図１２（Ａ）のＥ−Ｆの断面図を示す。
図１２（Ｂ）は、基板５０上にゲート電極５１及びゲート絶縁膜が形成され、ゲート電極
の内側にドナーとなる不純物元素を含む微結晶半導体膜５８及び第１のバッファ層６２が
形成される。また、ドナーとなる不純物元素を含む微結晶半導体膜５８及び第１のバッフ
ァ層６２を覆う第２のバッファ層４３が形成される。また、第２のバッファ層４３上に対
向するソース領域７２Ｓ及びドレイン領域７２Ｄと、ソース電極７１Ｓ及びドレイン電極
７１Ｄが形成される。
図１２（Ｂ）においては、ゲート電極５１及びドレイン領域７２Ｄの重畳領域４４１と、
ドナーとなる不純物元素を含む微結晶半導体膜５８及びドレイン領域７２Ｄの重畳領域４
４２とを有す。また、重畳領域４４１、４４２も重なっている。
図１２（Ａ）及び（Ｂ）に示す薄膜トランジスタ、ゲート電極５１及びドレイン領域７２
Ｄ、並びにドナーとなる不純物元素を含む微結晶半導体膜５８及びドレイン領域７２Ｄが
重畳しているため、オン電流が高く、電界効果移動度が高い薄膜トランジスタとすること
ができる。
図１２（Ｃ）は、薄膜トランジスタの上面構造であり、図１２（Ｄ）は、図１２（Ｃ）の
Ｅ−Ｆの断面図を示す。
図１２（Ｃ）は、基板５０上にゲート電極５１及びゲート絶縁膜が形成され、ゲート電極
の端部を覆うようにドナーとなる不純物元素を含む微結晶半導体膜５８及び第１のバッフ
ァ層６２が形成される。また、ドナーとなる不純物元素を含む微結晶半導体膜５８及び第
１のバッファ層６２を覆う第２のバッファ層４３が形成される。また、第２のバッファ層
４３上に対向するソース領域７２Ｓ及びドレイン領域７２Ｄと、ソース電極７１Ｓ及びド
レイン電極７１Ｄが形成される。
図１２（Ｄ）においては、ゲート電極５１の端部及びドレイン電極７１Ｄの端部が一致し
、ドナーとなる不純物元素を含む微結晶半導体膜５８及びドレイン領域７２Ｄの重畳領域
４４４を有す。
図１２（Ｂ）においては、ゲート電極５１の端部及びドレイン電極７１Ｄの端部が一致し
ている。一方、ドナーとなる不純物元素を含む微結晶半導体膜５８及びドレイン領域７２
Ｄの重畳領域４４４を有す。
図１２（Ｃ）及び（Ｄ）に示す薄膜トランジスタは、ゲート電極５１及びドレイン領域７
２Ｄが重畳していないため、寄生容量を低減することができる。このため、ドレイン電極
側の電圧降下を低減する薄膜トランジスタとすることができる。このため、当該構造を用
いた表示装置は、画素の応答速度を向上させることができる。特に、液晶表示装置の画素
に形成される薄膜トランジスタの場合、ドレイン電圧の電圧降下を低減できるため、液晶
材料の応答速度を上昇させることが可能である。
図１３（Ａ）は、ソース電極及びドレイン電極の対向領域が曲線状であり、ソース電極ま
たはドレイン電極がＣ字またはＵ字の場合の薄膜トランジスタの上面構造であり、図１３
（Ｂ）は、図１３（Ａ）のＧ−Ｈの断面図を示し、図１３（Ｃ）は図１３（Ａ）のＥ−Ｆ
の断面図を示す。
図１３（Ｂ）及び図１３（Ｃ）は、基板５０上にゲート電極５１及びゲート絶縁膜が形成
され、ゲート電極の内側にドナーとなる不純物元素を含む微結晶半導体膜５８及び第１の
バッファ層６２が形成される。また、ドナーとなる不純物元素を含む微結晶半導体膜５８
及び第１のバッファ層６２を覆う第２のバッファ層４３が形成される。また、第２のバッ
ファ層４３上に対向するソース領域及びドレイン領域７２と、ソース電極７１Ｓ及びドレ
イン電極７１Ｄが形成される。
図１３（Ｂ）及び図１３（Ｃ）においては、ゲート電極５１及びドレイン領域７２Ｄの重
畳領域４４９と、ドナーとなる不純物元素を含む微結晶半導体膜５８及びドレイン領域７
２Ｄの重畳領域４５０とを有す。また、重畳領域４４９、４５０も重なっている。また、
配線の一方はソース領域及びドレイン領域の他方を囲む形状（具体的には、Ｕ字型、Ｃ字
型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるた
め、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる
。
（実施の形態５）
本実施の形態では、図１４に示す素子基板１３００において、画素部１３３１と入力端子
１３３２、１３３３との間に形成される保護回路１３３４、１３３６の構成及びその作製
方法について、以下に示す。本実施の形態で示す保護回路は、ショットキー接合されたダ
イオードを用いて形成する。
基板１３３０上に形成された走査線側の入力端子１３３２及び信号線側の入力端子１３３
３と、画素部１３３１とは縦横に延びた配線によって接続されており、該配線は保護回路
１３３４〜１３３７に接続されている。
画素部１３３１と、入力端子１３３２とは配線１３３９によって接続されている。保護回
路１３３４は、画素部１３３１と、入力端子１３３２との間に配置され、配線１３３９に
接続されている。保護回路１３３４によって、画素部１３３１が有する薄膜トランジスタ
等の各種半導体素子を保護し、劣化又は破壊することを防止することができる。なお、配
線１３３９は、図中では一の配線を指し示しているが、配線１３３９と平行に設けられて
いる複数の配線のすべてが配線１３３９と同様の接続関係を有する。なお、配線１３３９
は、走査線（ゲート配線）として機能する。
なお、走査線側の保護回路１３３４は、入力端子１３３２と画素部１３３１との間に設け
られている保護回路１３３４のみならず、画素部１３３１を挟んで入力端子１３３２の反
対側にも設けられていても良い（図１４の保護回路１３３５を参照）。
また、画素部１３３１と、入力端子１３３３とは配線１３３８によって接続されている。
保護回路１３３６は、画素部１３３１と、入力端子１３３３との間に配置され、配線１３
３８に接続されている。保護回路１３３６によって、画素部１３３１が有する薄膜トラン
ジスタ等の各種半導体素子を保護し、劣化又は破壊を防止することができる。なお、配線
１３３８は、図中では一の配線を指し示しているが、配線１３３８と平行に設けられてい
る複数の配線のすべてが配線１３３８と同様の接続関係を有する。なお、配線１３３８は
、信号線（ソース配線）として機能する。
なお、信号線側の保護回路１３３６は、入力端子１３３３と画素部１３３１との間に設け
られている保護回路１３３６のみならず、画素部１３３１を挟んで入力端子１３３３の反
対側にも設けられていても良い（図１４の保護回路１３３７を参照）。
なお、保護回路１３３４〜１３３７は全て設ける必要はないが、少なくとも保護回路１３
３４は設ける必要がある。走査線である配線１３３９に過大な電流が生じることで、画素
部１３３１が有する薄膜トランジスタのゲート絶縁膜が破壊され、点欠陥を生じうるから
である。
更には、保護回路１３３４のみならず保護回路１３３６を設けることで信号線である配線
１３３８に過大な電流が生じることを防止することができる。そのため、保護回路１３３
４のみを設ける場合と比較して、信頼性が向上し、歩留まりが向上する。保護回路１３３
６を有することで、薄膜トランジスタ形成後のラビング工程にて生じうる、静電気による
破壊を防止することもできる。
更には、保護回路１３３５及び保護回路１３３７を有することで、信頼性を更に向上させ
、歩留まりを向上させることができる。保護回路１３３５及び保護回路１３３７は、入力
端子１３３２及び入力端子１３３３とは反対側に設けられているため、これらは表示装置
の作製工程中に生じる、各種半導体素子の劣化又は破壊の防止に寄与する。
次に、図１４における保護回路１３３４〜１３３７に用いられる保護回路の具体的な回路
構成の例について、以下に説明する。
図１５に示す保護回路は、複数のダイオードを有する。保護回路は、それぞれ信号線２７
１ｃ（図１４に示す、信号線である配線１３３８）に接続されるダイオード３１１、３１
２を有する。ここで、図１５のＩ−Ｊの断面図を図１６（Ａ）に示し、図１５のＫ−Ｌの
断面図を図１６（Ｂ）に示す。
図１６（Ａ）に示すように、ダイオード３１１の信号線２７１ａ〜２７１ｃは、導電膜２
０１を介してゲート電極２５１と接続されると共に、ソース領域またはドレイン領域２６
３ａに接する。また、ダイオード３１１の第２のバッファ層２４２ａは、導電膜２０２を
介してコモン線２５６に接続される。ここでは、コモン線２５６は、導電膜２０２を介し
て、ドナーとなる不純物元素が添加されていない非晶質半導体膜で形成される第２のバッ
ファ層２４２ａと接するため、ショットキー接合している。
また、図１６（Ｂ）に示すように、ダイオード３１２のゲート電極は、コモン線２５６で
形成され、コモン線２５６は、導電膜２０３を介してダイオード３１２の第２のバッファ
層２４２ｂに接続される。また、ダイオード３１２の信号線２７１ａ〜２７１ｃは、ソー
ス領域またはドレイン領域２６３ｂに接する。ここでは、コモン線２５６は、導電膜２０
３を介して、ドナーとなる不純物元素が添加されていない非晶質半導体膜で形成される第
２のバッファ層２４２ａと接するため、ショットキー接合している。
信号線２７１ａ〜２７１ｃの入力端子から絶対値の大きい正の電圧が印加されると、図１
６（Ａ）のダイオード３１１のゲート電極２５１及び信号線２７１ａ〜２７１ｃに正の電
圧がかかり、ドナーとなる不純物元素を含む微結晶半導体膜２５８ａにキャリアが発生し
、コモン線２５６に電流が流れる。また、信号線２７１ａ〜２７１ｃの入力端子から絶対
値の大きい負の電圧が印加されると、図１６（Ｂ）のダイオード３１２の信号線２７１ａ
〜２７１ｃに負の電圧がかかり、ゲート電極及び信号線２７１ａ〜２７１ｃでしきい値電
圧以上の電位差が生じるため、ドナーとなる不純物元素を含む微結晶半導体膜２５８ｂに
キャリアが発生し、コモン線２５６に電流が流れる。このため、画素部に設けられる薄膜
トランジスタの静電破壊を防止することができる。
次に、図１６（Ａ）に示すダイオード３１１の作製工程について、図１７を用いて説明す
る。ここでは、実施の形態１を用いてダイオード３１１の作製方法を示すが、実施の形態
２を適宜用いることができる。
実施の形態１と同様の工程により、図１７（Ａ）に示すように、基板５０上にゲート電極
２５１及びコモン線２５６を形成する。次に、ゲート電極２５１、コモン線２５６上にゲ
ート絶縁膜５２ａ、５２ｂを形成する。
次に、実施の形態１と同様に、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を含む微
結晶半導体膜２５８ａ、及び第１のバッファ層２６２ａを形成する。
次に、実施の形態１と同様に、第１のバッファ層２６２ａ及びゲート絶縁膜５２ｂ上に第
２のバッファ層２４２ａを形成する。
次に、実施の形態１と同様に、ソース領域またはドレイン領域２６３ａと信号線２７１ａ
〜２７１ｃを形成する。この場合、信号線２７１ａ〜２７１ｃに覆われていない第２のバ
ッファ層２４２ａは一部膜厚が薄くなる。
次に、実施の形態１と同様に、保護絶縁膜７６及び絶縁膜１０１を形成する。
次に、図１７（Ｂ）に示すように、ゲート絶縁膜５２ｂを露出するコンタクトホール２１
１、２１４、信号線２７１ｃを露出するコンタクトホール２１２、第２のバッファ層２４
２ａを露出するコンタクトホール２１３を形成する。
次に、図１７（Ｃ）に示すように、ゲート絶縁膜５２ａ、５２ｂを選択的にエッチングす
る条件を用いて、ゲート絶縁膜５２ａ、５２ｂをエッチングして、ゲート電極２５１及び
コモン線２５６を露出するコンタクトホール２１５、２１６を形成する。
次に、図１７（Ｄ）に示すように、画素電極７７を形成すると同時に、ゲート電極２５１
及び信号線２７１ｃを接続する導電膜２０１、並びに第２のバッファ層２４２ａ及びコモ
ン線２５６を接続する導電膜２０２を形成する。
以上の工程により、ダイオード３１１を形成することができる。また、実施の形態１乃至
実施の形態３に示す薄膜トランジスタと同様のマスク数により保護回路を形成することが
できる。
（実施の形態６）
本実施の形態では、実施の形態５とは異なる保護回路の構造及び作製方法について、以下
に示す。本実施の形態では、ドナーとなる不純物元素を含む微結晶半導体膜、第１のバッ
ファ層、及び第２のバッファ層と、コモン線とでショットキー接合するダイオードを用い
て示す。
ここで、図１５のＩ−Ｊの断面図を図１８（Ａ）に示し、図１５のＫ−Ｌの断面図を図１
８（Ｂ）に示す。
図１８（Ａ）に示すように、ダイオード３１３の信号線２７１ａ〜２７１ｃは、導電膜２
０１を介してゲート電極２５１と接続されると共に、ソース領域またはドレイン領域２６
３ａに接する。また、ダイオード３１３のドナーとなる不純物元素を含む微結晶半導体膜
２５８ａ、第１のバッファ層２６２ａ、及び第２のバッファ層２４２ａは、導電膜２２２
を介してコモン線２５６に接続される。ここでは、コモン線２５６は、導電膜２２２を介
して、ドナーとなる不純物元素が添加されていない非晶質半導体膜で形成される第１のバ
ッファ層２６２ａ及び第２のバッファ層２４２ａ、並びに低濃度のドナーとなる不純物元
素を含む微結晶半導体膜２５８ａと接するため、ショットキー接合している。
また、図１８（Ｂ）に示すように、ダイオード３１４のゲート電極は、コモン線２５６で
形成され、コモン線は２５６は、導電膜２２１を介してダイオード３１４の、ドナーとな
る不純物元素を含む微結晶半導体膜２５８ｂ、第１のバッファ層２６２ｂ、及び第２のバ
ッファ層２４２ｂに接続される。また、ダイオード３１４の信号線２７１ａ〜２７１ｃは
、ソース領域またはドレイン領域２６３ｂに接する。ここでは、コモン線２５６は、導電
膜２２１を介して、ドナーとなる不純物元素が添加されていない非晶質半導体膜で形成さ
れる第１のバッファ層２６２ｂ、及び第２のバッファ層２４２ｂ、並びに低濃度のドナー
となる不純物元素を含む微結晶半導体膜２５８ｂと接するため、ショットキー接合してい
る。
なお、図１５に示す、走査線である配線１３３９に設けられる保護回路の場合は、図１８
の信号線２７１ａ〜２７１ｃがコモン線として機能し、図１８のコモン線２５６は走査線
として機能する。
信号線２７１ａ〜２７１ｃの入力端子から正の高電圧が印加されると、図１８（Ａ）のダ
イオード３１３のゲート電極２５１及び信号線２７１ａ〜２７１ｃに正の電圧がかかり、
ドナーとなる不純物元素を含む微結晶半導体膜２５８ａにキャリアが発生し、コモン線２
５６に電流が流れる。また、信号線２７１ａ〜２７１ｃの入力端子から絶対値の大きい負
の電圧が印加されると、図１８（Ｂ）のダイオード３１４の信号線２７１ａ〜２７１ｃの
負の電圧がかかり、ゲート電極及び信号線２７１ａ〜２７１ｃにしきい値電圧以上の電位
差が生じるため、ドナーとなる不純物元素を含む微結晶半導体膜２５８ｂにキャリアが発
生し、コモン線２５６に電流が流れる。このため、画素部に設けられる薄膜トランジスタ
の静電破壊を防止することができる。
次に、図１８（Ａ）に示すダイオード３１３の作製工程について、図１９を用いて説明す
る。ここでは、実施の形態１を用いてダイオード３１３の作製方法を示すが、実施の形態
２を適宜用いることができる。
実施の形態５と同様に、図１９（Ａ）に示すように、基板５０上にゲート電極２５１及び
コモン線２５６を形成する。次に、ゲート電極２５１、コモン線２５６上にゲート絶縁膜
５２ａ、５２ｂを形成する。次に、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を含
む微結晶半導体膜２５８ａ、及び第１のバッファ層２６２ａを形成する。第１のバッファ
層２６２ａ及びゲート絶縁膜５２ｂ上に第２のバッファ層２４２ａを形成する。次に、信
号線２７１ａ〜２７１ｃと、ソース領域またはドレイン領域２６３ａを形成する。この場
合、信号線２７１ａ〜２７１ｃに覆われていない第２のバッファ層２４２ａは一部膜厚が
薄くなる。次に、保護絶縁膜７６及び絶縁膜１０１を形成する。なお、ここでは、絶縁膜
１０１として、非感光性樹脂を用いることが好ましい。
次に、絶縁膜１０１上にレジストを塗布する。次に、実施の形態２に示すような多階調マ
スクを用いて、レジストに光を照射して、レジストを露光し、現像して、複数の厚さを有
するレジストマスク２２３を形成する。ここでは、ゲート電極２５１、信号線２７１ａ〜
２７１ｃ、及びコモン線２５６を露出するコンタクトホールの形成領域においては、レジ
ストを１００％露光することが可能であり、また、ドナーとなる不純物元素を含む微結晶
半導体膜２５８ａ、及び第１のバッファ層２６２ａ、第２のバッファ層２４２ａを露出す
るコンタクトホールの形成領域においては、レジストを１０〜７０％の範囲で露光するこ
とが可能な多階調マスクを用いることで、厚さの異なるレジストマスク２２３を形成する
ことができる。
次に、図１９（Ｂ）に示すように、レジストマスク２２３を用いて絶縁膜１０１をエッチ
ングする。次に、保護絶縁膜７６をエッチングする。次に、ゲート絶縁膜５２ａ、５２ｂ
を選択的にエッチングする。この結果、ゲート電極２５１、コモン線２５６を露出するコ
ンタクトホール２２４、２２６と、信号線２７１ｃを露出するコンタクトホール２２５を
形成することができる。
次に、レジストマスク２２３をアッシングし、後退させることで、膜厚の薄い領域が分離
されたレジストマスク２３１を形成する。次に、当該マスクを用いて絶縁膜１０１及び保
護絶縁膜７６をエッチングする。次に、ドナーとなる不純物元素を含む微結晶半導体膜２
５８ａ、及び第１のバッファ層２６２ａ、第２のバッファ層２４２ａのそれぞれ一部をエ
ッチングして、図１９（Ｃ）に示すような、ゲート絶縁膜５２ｂを露出するコンタクトホ
ール２３４を形成する。この際、ゲート絶縁膜５２ｂがエッチングされない条件で、絶縁
膜１０１、保護絶縁膜７６、ドナーとなる不純物元素を含む微結晶半導体膜２５８ａ、及
び第１のバッファ層２６２ａ、第２のバッファ層２４２ａのそれぞれ一部をエッチングこ
とが好ましい。また、当該エッチング工程により、図１９（Ｂ）に示すコンタクトホール
２２４〜２２６においても、絶縁膜１０２及び保護絶縁膜７６の一部がエッチングされ、
上面形状が二重のコンタクトホール２３２、２３４、２３５を形成する。
この後、実施の形態５と同様に、画素電極を形成すると同時に、ゲート電極２５１及び信
号線２７１ｃを接続する導電膜２０１、並びに第２のバッファ層２４２ａ及びコモン線２
５６を接続する導電膜２２２を形成する。
以上の工程により、ダイオードを形成することができる。また、実施の形態１乃至実施の
形態３に示す薄膜トランジスタと同様のマスク数により保護回路を形成することができる
。
（実施の形態７）
本実施の形態では、実施の形態５及び実施の形態６とは異なる保護回路の構造及び作製方
法について、以下に示す。本実施の形態では、ドナーとなる不純物元素を含む微結晶半導
体膜、第１のバッファ層、及び第２のバッファ層でショットキー接合するダイオードを用
いて示す。
ここで、図２０のＭ−Ｎの断面図を図２１（Ａ）に示し、図２０のＯ−Ｐの断面図を図２
１（Ｂ）に示す。
図２０に示すように、本実施の形態のダイオード３１５は、コモン線２５６と、ドナーと
なる不純物元素を含む微結晶半導体膜２３１ａ、第１のバッファ層２３２ａ、及び第２の
バッファ層２３３ａとが接するコンタクトホール２４５が、ドナーとなる不純物元素を含
む微結晶半導体膜２３１ａ、第１のバッファ層２３２ａ、及び第２のバッファ層２３３ａ
の端部に形成されている点が実施の形態６と異なる。同様に、ダイオード３１６は、コモ
ン線２５６と、ドナーとなる不純物元素を含む微結晶半導体膜２３１ｂ、第１のバッファ
層２３２ｂ、及び第２のバッファ層２３３ｂとが接するコンタクトホール２４６が、ドナ
ーとなる不純物元素を含む微結晶半導体膜２３１ｂ、第１のバッファ層２３２ｂ、及び第
２のバッファ層２３３ｂの端部に形成されている点が実施の形態６と異なる。
図２１（Ａ）に示すように、ダイオード３１５の信号線２７１ａ〜２７１ｃは、導電膜２
４１を介してゲート電極２５１と接続されると共に、ソース領域またはドレイン領域２６
３ａに接する。また、ダイオード３１５のドナーとなる不純物元素を含む微結晶半導体膜
２３１ａ、第１のバッファ層２３２ａ、及び第２のバッファ層２３３ａは、導電膜２４２
を介してコモン線２５６に接続される。ここでは、コモン線２５６は、導電膜２４２を介
して、ドナーとなる不純物元素が添加されていない非晶質半導体膜で形成される第１のバ
ッファ層２３２ａ及び第２のバッファ層２３３ａ、並びに低濃度のドナーとなる不純物元
素を含む微結晶半導体膜２３１ａと接するため、ショットキー接合している。
また、ダイオード３１６のゲート電極は、コモン線２５６で形成され、コモン線２５６は
、導電膜２４３を介してダイオード３１６の、ドナーとなる不純物元素を含む微結晶半導
体膜２３１ｂ、第１のバッファ層２３２ｂ、及び第２のバッファ層２３３ｂに接続される
。また、ダイオード３１６の信号線２７１ａ〜２７１ｃは、ソース領域またはドレイン領
域２６３ｂに接する。ここでは、コモン線２５６は、導電膜２４３を介して、ドナーとな
る不純物元素が添加されていない非晶質半導体膜で形成される第１のバッファ層２３２ｂ
、及び第２のバッファ層２３３ａ、並びに低濃度のドナーとなる不純物元素を含む微結晶
半導体膜２３１ｂと接するため、ショットキー接合している。
なお、図１５に示す、走査線である配線１３３９に設けられる保護回路の場合は、図２１
の信号線２７１ａ〜２７１ｃがコモン線として機能し、図２１のコモン線２５６は走査線
として機能する。
信号線２７１ａ〜２７１ｃの入力端子から正の高電圧が印加されると、図２１（Ａ）のダ
イオード３１５のゲート電極２５１及び信号線２７１ａ〜２７１ｃに正の電圧がかかり、
ドナーとなる不純物元素を含む微結晶半導体膜２３１ａにキャリアが発生し、コモン線２
５６に電流が流れる。また、信号線２７１ａ〜２７１ｃの入力端子から絶対値の大きい負
の電圧が印加されると、図２１（Ｂ）のダイオード３１６の信号線２７１ａ〜２７１ｃの
負の電圧がかかり、コモン線２５６及び信号線２７１ａ〜２７１ｃにしきい値電圧以上の
電位差が生じるため、ドナーとなる不純物元素を含む微結晶半導体膜２３１ｂにキャリア
が発生し、コモン線２５６に電流が流れる。このため、画素部に設けられる薄膜トランジ
スタの静電破壊を防止することができる。
次に、図２１（Ａ）に示すダイオード３１５の作製工程について、図２２を用いて説明す
る。ここでは、実施の形態１を用いてダイオード３１５の作製方法を示すが、実施の形態
２を適宜用いることができる。
実施の形態５と同様に、図２２（Ａ）に示すように、基板５０上にゲート電極２５１及び
コモン線２５６を形成する。次に、ゲート電極２５１、コモン線２５６上にゲート絶縁膜
５２ａ、５２ｂを形成する。次に、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を含
む微結晶半導体膜２５８ａ、及び第１のバッファ層２６２ａを形成する。第１のバッファ
層２６２ａ及びゲート絶縁膜５２ｂ上に第２のバッファ層４１を形成する。次に、第２の
バッファ層４１上に、一導電型を付与する不純物元素が添加された不純物半導体膜５５を
形成する。
次に、一導電型を付与する不純物元素が添加された不純物半導体膜５５上にレジストを塗
布した後、フォトマスクを用いたフォトリソグラフィ工程によりレジストマスクを形成す
る。次に、当該レジストマスクを用いて一導電型を付与する不純物元素が添加された不純
物半導体膜５５、第２のバッファ層４４、第１のバッファ層２６２ａ、ドナーとなる不純
物元素を含む微結晶半導体膜２５８ａのそれぞれ一部をエッチングして、図２２（Ｂ）に
示すような、ドナーとなる不純物元素を含む微結晶半導体膜２３５、第１のバッファ層２
３６、第２のバッファ層２３７、及び一導電型を付与する不純物元素が添加された不純物
半導体膜２３８を形成する。ここでは、ドナーとなる不純物元素を含む微結晶半導体膜２
３５及び第１のバッファ層２３６の側面は、第２のバッファ層２３７に覆われる領域と、
第２のバッファ層２３７の側面と概略一致する領域とを有する。
次に、実施の形態６と同様に、信号線２７１ａ〜２７１ｃと、ソース領域またはドレイン
領域２６３ａを形成する。この場合、信号線２７１ａ〜２７１ｃに覆われていない第２の
バッファ層２３９は一部膜厚が薄くなる。次に、保護絶縁膜７６及び絶縁膜１０１を形成
する。
次に、実施の形態６と同様に多階調マスクを用いた工程により、ゲート電極２５１、コモ
ン線２５６、信号線２７１ｃそれぞれを露出するコンタクトホールを形成する。また、ド
ナーとなる不純物元素を含む微結晶半導体膜２３１ａ、第１のバッファ層２３２ａ、第２
のバッファ層２３３ａのそれぞれ一部をエッチングして、ドナーとなる不純物元素を含む
微結晶半導体膜２３５、第１のバッファ層２３６、及び第２のバッファ層２３７の側面を
露出すると共に、ゲート絶縁膜５２ｂを露出するコンタクトホール２４５を形成する。
この後、実施の形態５と同様に、画素電極を形成すると同時に、ゲート電極２５１及び信
号線２７１ｃを接続する導電膜２４１、並びにドナーとなる不純物元素を含む微結晶半導
体膜２３１ａ、第１のバッファ層２３２ａ、及び第２のバッファ層２３３ａ、及びコモン
線２５６を接続する導電膜２４２を形成する。
以上の工程により、ダイオード３１５を形成することができる。また、実施の形態１乃至
実施の形態３に示す薄膜トランジスタと同様のマスク数により保護回路を形成することが
できる。
（実施の形態８）
本実施の形態では、上記実施の形態での成膜工程に用いることが可能な成膜装置及びそこ
での基板の流れを以下に示す。
次に、本実施の形態の成膜工程に適用されるプラズマＣＶＤ装置の一例として、ゲート絶
縁膜、ドナーとなる不純物元素を含む微結晶半導体膜、バッファ層、一導電型を付与する
不純物元素が添加された不純物半導体膜の成膜に適した構成の一例を示す。
図２３は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。こ
の装置は共通室４２３と、ロード／アンロード室４２２、第１反応室４００ａ、第２反応
室４００ｂ、第３反応室４００ｃ、第４反応室４００ｄを備えた構成となっている。ロー
ド／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６
によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲー
トバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成さ
れている。
各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室４００ａは
ゲート絶縁膜などの絶縁膜を成膜し、第２反応室４００ｂは、ドナーとなる不純物元素を
含む微結晶半導体膜を成膜し、第３反応室４００ｃは薄膜トランジスタの高抵抗領域とな
るバッファ層を成膜し、第４反応室４００ｄはソース及びドレインを形成する一導電型を
付与する不純物元素が添加された不純物半導体膜を成膜する反応室として充当される。勿
論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することがで
きる。
各反応室には排気手段としてターボ分子ポンプ４１９とドライポンプ４２０が接続されて
いる。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０
−１Ｐａから１０−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用
することができる。排気手段と各反応室との間にはバタフライバルブ４１７が設けられて
おり、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によ
って排気速度を制御して、それぞれの反応室の圧力を調節することができる。
なお、ドナーとなる不純物元素を含む微結晶半導体膜を形成する第２反応室４００ｂは超
高真空まで真空排気するものとして、クライオポンプ４２１を連結してもよい。クライオ
ポンプ４２１を用いることで、反応室の圧力を１０−５Ｐａよりも低い圧力の超高真空と
することができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力の超高真
空とすることで、ドナーとなる不純物元素を含む微結晶半導体膜中の酸素濃度及び窒素濃
度の低減に効果的である。この結果、ドナーとなる不純物元素を含む微結晶半導体膜４５
に含まれる酸素の濃度を１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。ドナ
ーとなる不純物元素を含む微結晶半導体膜中の酸素濃度及び窒素濃度を低減することで、
膜中の欠陥を低減し、結晶性を高めることが可能となるため、キャリアの移動を向上させ
ることが可能である。
ガス供給手段４０８はシラン、ゲルマンに代表される半導体材料ガス若しくは希ガスなど
プロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１１、４１２、マ
スフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇは第１反応室
４００ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段４０
８ｉは第２反応室４００ｂに接続され、ドナーとなる不純物元素を含む微結晶半導体膜用
のガスを供給する。ガス供給手段４０８ｂは第３反応室４００ｃに接続され、バッファ層
用のガスを供給する。ガス供給手段４０８ｎは第４反応室４００ｄに接続され、例えばｎ
型半導体膜用のガスを供給する。また、ドナーとなる不純物元素を含む気体の一つである
フォスフィンは、第１の反応室４００ａ、第２の反応室４００ｂにも接続され、ガスを供
給する。ガス供給手段４０８ａはアルゴンを供給し、ガス供給手段４０８ｆは反応室内の
クリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラ
インとして構成されている。
各反応室にはプラズマを形成するための高周波電力供給手段４０３が連結されている。高
周波電力供給手段は高周波電源４０４と整合器４０６が含まれる。
各反応室は形成する薄膜の種類によって使い分けることが可能である。それぞれの薄膜は
最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが
容易となる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残
留不純物の影響を排除することができる。特に、ドナーとなる不純物元素を含む微結晶半
導体膜の場合、当該ドナーとなる不純物元素をバッファ層に混入させることを回避するこ
とができる。この結果、バッファ層の不純物元素の濃度を低減することが可能であり、薄
膜トランジスタのオフ電流を低減することが可能である。
次に、同一反応室内において、ゲート絶縁膜、ドナーとなる不純物元素を含む微結晶半導
体膜、バッファ層、一導電型を付与する不純物元素が添加された不純物半導体膜を連続的
に形成するプラズマＣＶＤ装置の一形態について、図２４を用いて示す。
この装置は共通室４２３と、ロード／アンロード室４２２、待機室４０１、反応室４００
ａを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板
は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である
。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理
が、相互に干渉しないように構成される。
反応室４００ａには排気手段としてターボ分子ポンプ４１９とドライポンプ４２０が接続
されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概
略１０−１Ｐａから１０−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプ
を適用することができる。排気手段４３０と反応室との間にはバタフライバルブ４１７が
設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ
４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
また、反応室４００ａには、クライオポンプ４２１を連結してもよい。
ガス供給手段４０８はシラン、ゲルマンに代表される半導体材料ガス若しくは希ガスなど
プロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１１、４１２、マ
スフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇ、４０８ｉ、
４０８ｂ、４０８ｎ、４０８ｆは反応室４００ａに接続される。
反応室にはプラズマを形成するための高周波電力供給手段４０３が連結されている。高周
波電力供給手段４０３は高周波電源４０４と整合器４０６が含まれる。
次に、図２４に示すプラズマＣＶＤ装置を用いて、連続的に複数の膜を成膜するプロセス
を、図２５を用いて示す。
図２５（Ａ）は、図２４に示すプラズマＣＶＤ装置を簡易的に示したものであり、図２５
（Ｂ）は、ゲート電極が形成された基板上に、ゲート絶縁膜と、ドナーとなる不純物元素
を含む微結晶半導体膜（ここでは、ｎ−μｃ−Ｓｉ膜と示す。）を連続的に成膜する工程
を示す模式図である。破線の矢印は基板の流れを示し、実線の矢印は成膜工程の流れを示
す。
図２５（Ｂ）に示すように、反応室４００ａの内壁をフッ素ラジカル等でクリーニング（
Ｓ４６１）して、反応室４００ａの残留不純物を除去する。次に、反応室４００ａの内壁
にゲート絶縁膜と同様の膜をコーティングする（Ｓ４６２）。このコーティング工程によ
り、反応室４００ａを構成する金属が不純物としてゲート絶縁膜に混入することを防ぐこ
とができる。
次に、ロード／アンロード室４２２のカセットに装填される基板を、矢印ａ１で示すよう
に、共通室４２３の搬送機構４２６により反応室４００ａに搬送する。次に、反応室４０
０ａで、基板上にゲート絶縁膜、ここでは酸化窒化珪素膜を成膜（Ｓ４６３）する。
次に、ゲート絶縁膜が成膜された基板を、矢印ａ２で示すように、共通室４２３の搬送機
構４２６により待機室４０１に搬送し、基板を待機させる（Ｓ４６４）。この後、反応室
４００ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４６５）、反応室４００ａの
残留不純物を除去した後、反応室４００ａの内壁に非晶質半導体膜をコーティングする（
Ｓ４６６）。このクリーニング及びコーティングにより、反応室４００ａの内壁に成膜さ
れたゲート絶縁膜の成分（酸素、窒素等）や反応室を構成する金属が不純物として、後に
形成するドナーとなる不純物元素を含む微結晶半導体膜に混入することを防ぐことが可能
であり、微結晶半導体膜の結晶性を高めることができる。次に、矢印ａ３で示すように、
共通室４２３の搬送機構４２６により反応室４００ａに搬送し、反応室４００ａで、ドナ
ーとなる不純物元素を含む微結晶半導体膜を成膜する（Ｓ４６７）。ここでは、ドナーと
なる不純物元素を含む微結晶半導体膜として、シランと、水素と、フォスフィンを原料ガ
スとして用いて、リンを含む微結晶シリコン膜を成膜する。
次に、ドナーとなる不純物元素を含む微結晶半導体膜が成膜された基板を、矢印ａ２で示
すように、共通室４２３の搬送機構４２６により待機室４０１に搬送し待機する（Ｓ４７
０）。この後、反応室４００ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４６８
）、反応室４００ａの残留不純物を除去した後、反応室４００ａの内壁に非晶質半導体膜
をコーティングする（Ｓ４６９）。このクリーニング及びコーティングにより、反応室４
００ａの内壁に成膜されたドナーとなる不純物を含む微結晶半導体膜の成分（リン）や反
応室を構成する金属が不純物として、後に形成する非晶質半導体膜に混入することを防ぐ
ことが可能である。このため、非晶質半導体膜を高抵抗領域として機能させることができ
る。次に、矢印ａ３で示すように、共通室４２３の搬送機構４２６により反応室４００ａ
に搬送し、反応室４００ａで、第１のバッファ層として非晶質半導体膜を成膜する（Ｓ４
７１）。ここでは、非晶質半導体膜として、シランと、水素を原料ガスとして用いて、ア
モルファスシリコン膜を成膜する。
次に、第１のバッファ層が成膜された基板を、矢印ａ４で示すように、共通室４２３の搬
送機構４２６によりロード／アンロード室４２２のカセットに装填する。以上の工程によ
り、ゲート電極が形成された基板上にゲート絶縁膜、ドナーとなる不純物元素を含む微結
晶半導体膜、及び第１のバッファ層を連続的に成膜することができる。次に、反応室４０
０ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４７２）、反応室４００ａの残留
不純物を除去した後、反応室４００ａの内壁にゲート絶縁と同様の膜をコーティングする
（Ｓ４７３）。次に、ロード／アンロード室４２２のカセットに装填された別の基板を、
反応室４００ａに搬送して、ゲート絶縁膜の成膜（Ｓ４６３）から上記工程と同様にして
、ゲート絶縁膜、ドナーとなる不純物元素を含む微結晶半導体膜、及び第１のバッファ層
を連続的に成膜する。
ロード／アンロード室４２２のカセットに装填された基板全てにゲート絶縁膜、ドナーと
なる不純物元素を含む微結晶半導体膜、及び第１のバッファ層を成膜したら、カセットを
ロード／アンロード室４２２から搬出して、次の工程に流す。
なお、ここでは、ゲート絶縁膜、ｎ―μｃ−Ｓｉ膜を成膜した基板を待機室４０１で待機
させたが、ロード／アンロード室４２２で待機させてもよい。そうすることで、プラズマ
ＣＶＤ装置の簡易化が可能であり、コスト削減が可能である。
また、ｎ―μｃ−Ｓｉ膜の成膜方法として、ここでは、Ｓ４６７で原料ガスにフォスフィ
ンを用いたが、この代わりに、コーティングＳ４６６の後、反応室内にフォスフィンを流
し、反応室内壁にリンを吸着させた後、待機室４０１に待機させた基板を反応室４００ａ
に搬入し、シラン、及び水素を原料ガスを用いて、微結晶シリコン膜を成膜すると、反応
室内に吸着されたリンを取り込みながら成膜されるため、ドナーとなる不純物元素を含む
微結晶半導体膜を成膜することができる。
また、Ｓ４６３でゲート絶縁膜を成膜する際、原料ガスにフォスフィンを混合して、リン
を含むゲート絶縁膜を成膜した後、Ｓ４６７で原料ガスとしてシラン及び水素を用いて微
結晶シリコンを堆積すると、リンを含む微結晶シリコン膜を成膜することができる。
次に、図２５（Ｂ）を用いて、島状に形成されたドナーとなる不純物元素を含む微結晶半
導体膜及び第１のバッファ層上に、第２のバッファ層及び一導電型を付与する不純物元素
が添加された不純物半導体膜（ここでは、ｎ＋ａ−Ｓｉ膜と示す。）を連続的に成膜する
工程について、示す。破線の矢印は基板の流れを示し、実線の矢印は成膜工程の流れを示
す。
図２５（Ｃ）に示すように、反応室４００ａの内壁をフッ素ラジカル等でクリーニング（
Ｓ４８１）して、反応室４００ａの残留不純物を除去する。次に、反応室４００ａの内壁
に第２のバッファ層同様の膜をコーティングする（Ｓ４８２）。ここでは、アモルファス
シリコン膜を成膜する。このコーティング工程により、反応室４００ａを構成する金属が
不純物としてゲート絶縁膜に混入することを防ぐことができる。
次に、ロード／アンロード室４２２のカセットに装填される基板を、矢印ａ１で示すよう
に、共通室４２３の搬送機構４２６により反応室４００ａに搬送する。次に、反応室４０
０ａで、基板上に第２のバッファ層、ここではアモルファスシリコン膜を成膜（Ｓ４８３
）する。
次に、第２のバッファ層が成膜された基板上に、一導電型を付与する不純物元素が添加さ
れた不純物半導体膜（ここでは、ｎ＋ａ−Ｓｉ膜と示す。）を成膜する。ここでは、アモ
ルファスシリコン膜とｎ＋ａ−Ｓｉ膜の主成分が等しいため、また、アモルファスシリコ
ンには、ｎ＋ａ−Ｓｉ膜の汚染物質となるものが含まれていないため、ｎ＋ａ−Ｓｉ膜を
成膜する前に、コーティング工程をしなくてもよい。
次に、ｎ＋ａ−Ｓｉ膜が成膜された基板を、矢印ａ４で示すように、共通室４２３の搬送
機構４２６によりロード／アンロード室４２２のカセットに装填する。以上の工程により
、島状のｎ―μｃ−Ｓｉ膜及び第１のバッファ層が形成された基板上に、第２のバッファ
層及びｎ＋ａ−Ｓｉ膜を連続的に成膜することができる。次に、反応室４００ａの内壁を
フッ素ラジカル等でクリーニングして（Ｓ４８５）、反応室４００ａの残留不純物を除去
した後、反応室４００ａの内壁に第２のバッファ層と同様の膜をコーティングする（Ｓ４
８６）。次に、ロード／アンロード室４２２のカセットに装填された別の基板を、反応室
４００ａに搬送して、第２のバッファ層の成膜（Ｓ４８３）から上記工程と同様にして、
第２のバッファ層及びｎ＋ａ−Ｓｉ膜を連続的に成膜する。
ロード／アンロード室４２２のカセットに装填された基板全てに第２のバッファ層及びｎ
＋ａ−Ｓｉ膜を成膜したら、カセットをロード／アンロード室４２２から搬出して、次の
工程に流す。
以上の工程により、複数の膜を大気に開放せず、連続的に成膜することができる。また、
汚染物質を混入させずに膜を成膜することができる。
（実施の形態９）
本実施の形態では、上記実施の形態と異なる構造の薄膜トランジスタ及びダイオードにつ
いて、以下に示す。
実施の形態１乃至実施の形態８においては、ドナーとなる不純物元素を含む微結晶半導体
膜５８上に第１のバッファ層６２が設けられているが、第１のバッファ層６２を設けなく
ともよい。即ち、ドナーとなる不純物元素を含む微結晶半導体膜５８の上面及び側面を第
２のバッファ層４２が覆い、且つ第２のバッファ層４２はゲート絶縁膜５２ｂとドナーと
なる不純物元素を含む微結晶半導体膜５８の外縁で接する構造でもよい。当該構造とする
ことで、成膜工程数を削減することが可能であり、コスト削減が可能である。
（実施の形態１０）
本実施の形態では、図２６に示す基板５０の周辺部に設けられた走査線（ゲート配線）入
力端子部と信号線（ソース配線）入力端子部の構造について、図２７を用いて以下に示す
。図２７は、基板５０の周辺部に設けられた走査線入力端子部及び信号線入力端子部、並
びに画素部の薄膜トランジスタの断面図を示す。
図２６に示す表示装置３００には画素部３０１が設けられ、画素部３０１と基板５０周辺
部の間に保護回路３０２、３２２、信号線３０３、走査線３２３が設けられる。また、図
示しないが、画素部３０１及び保護回路３０２、３２２から周辺部へ信号線３０３、走査
線３２３が形成される。信号線３０３、走査線３２３の端部には信号線入力端子部３０６
、走査線入力端子部３２６が設けられる。信号線入力端子部３０６、走査線入力端子部３
２６の端子にはそれぞれＦＰＣ３０４、３２４が接続され、ＦＰＣ３０４、３２４には信
号線駆動回路３０５、走査線駆動回路３２５が設けられる。また、画素部３０１には図示
しないが、画素３２７がマトリクス状に配置されている。
図２７（Ａ）においては、走査線入力端子３０６ａは、薄膜トランジスタ３３０のゲート
電極３３１と同じ層で形成される走査線３２３に接続される。なお、走査線３２３で薄膜
トランジスタ３３０のゲート電極３３１を形成してもよい。また、信号線入力端子３１６
ａは、薄膜トランジスタ３３０のソース電極またはドレイン電極３３７と同じ層で形成さ
れる信号線３０３に接続される。なお、信号線３０３で、薄膜トランジスタ３３０のソー
ス電極またはドレイン電極３３７を形成してもよい。
走査線入力端子３０６ａ、信号線入力端子３１６ａは、それぞれ画素部の薄膜トランジス
タ３３０の画素電極３４０と同じ層で形成される。また、走査線入力端子３０６ａ、信号
線入力端子３１６ａは、信号線３０３上に形成される絶縁膜３３９上に形成される。また
、絶縁膜３３９上において、走査線入力端子３０６ａ、信号線入力端子３１６ａは、異方
性導電接着剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４
の配線３０９、３２９に接続される。
なお、ここでは、走査線３２３及び走査線入力端子３０６ａが接続されるが、走査線３２
３及び走査線入力端子３０６ａの間に、信号線３０３と同じ層で形成される導電膜を設け
てもよい。また、信号線３０３と信号線入力端子３１６ａが接続されるが、信号線３０３
と信号線入力端子３１６ａの間に、走査線３２３と同じ層で形成される導電膜を設けても
よい。
図２７（Ｂ）においては、走査線入力端子３０６ｂは、薄膜トランジスタ３３０のゲート
電極３３１と同じ層で形成される走査線３２３に接続される。なお、走査線３２３で薄膜
トランジスタ３３０のゲート電極３３１を形成してもよい。また、信号線入力端子３１６
ｂは、薄膜トランジスタ３３０のソース電極またはドレイン電極３３７と同じ層で形成さ
れる信号線３０３に接続される。なお、信号線３０３で、薄膜トランジスタ３３０のソー
ス電極またはドレイン電極３３７を形成してもよい。
走査線入力端子３０６ｂ、信号線入力端子３１６ｂは、それぞれ画素部の薄膜トランジス
タ３３０の画素電極３４０と同じ層で形成される。また、走査線入力端子３０６ｂ、信号
線入力端子３１６ｂは、絶縁膜３３９及び保護絶縁膜３３８上に形成される。また、基板
５０上において、走査線入力端子３０６ｂ、信号線入力端子３１６ｂは、異方性導電接着
剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０
９、３２９に接続される。
なお、ここでは、走査線３２３と走査線入力端子３０６ｂが接続されるが、走査線３２３
と走査線入力端子３０６ｂの間に、信号線３０３と同じ層で形成される導電膜を設けても
よい。また、信号線３０３と信号線入力端子３１６ｂが接続されるが、信号線３０３と信
号線入力端子３１６ｂの間に、走査線３２３と同じ層で形成される導電膜を設けてもよい
。
図２７（Ｃ）においては、走査線入力端子３０６ｃは、薄膜トランジスタ３３０のゲート
電極３３１と同じ層で形成される走査線３２３に接続される。なお、走査線３２３で薄膜
トランジスタ３３０のゲート電極３３１を形成してもよい。また、信号線入力端子３１６
ｃは、薄膜トランジスタ３３０のソース電極またはドレイン電極３３７と同じ層で形成さ
れる信号線３０３に接続される。なお、信号線３０３で、薄膜トランジスタ３３０のソー
ス電極またはドレイン電極３３７を形成してもよい。
走査線入力端子３０６ｃ、信号線入力端子３１６ｃは、それぞれ画素部の薄膜トランジス
タ３３０の画素電極３４０と同じ層で形成される。また、走査線入力端子３０６ｂ、信号
線入力端子３１６ｂは、絶縁膜３３９上に形成される。なお、図２７（Ｃ）においては、
絶縁膜３３９の開口部は走査線入力端子３０６ｂ及び信号線入力端子３１６ｂそれぞれの
端部を露出する。また、走査線３２３上において、走査線入力端子３０６ｂは、絶縁膜３
３９の開口部において、異方性導電接着剤３０７、３２７の導電性粒子３０８、３２８を
介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。
なお、ここでは、走査線３２３と走査線入力端子３０６ｂが接続されるが、走査線３２３
と走査線入力端子３０６ｂの間に、信号線３０３と同じ層で形成される導電膜を設けても
よい。また、信号線３０３と信号線入力端子３１６ｂが接続されるが、信号線３０３と信
号線入力端子３１６ｂの間に、走査線３２３と同じ層で形成される導電膜を設けてもよい
。
（実施の形態１１）
本実施の形態では、表示装置の一形態として、上記実施の形態で示す薄膜トランジスタを
有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉ
ｇｎｍｅｎｔ）型の液晶表示装置について、図２８乃至図３０を用いて説明する。ＶＡ型
の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型
の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向
を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピ
クセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメ
イン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮
された液晶表示装置について説明する。
図２８と図２９は、ＶＡ型液晶パネルの画素構造を示している。図２９は基板６００の平
面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２８に表している。以下の
説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極６２４、６２６が有り、それぞれの画素電
極６２４、６２６に平坦化膜６２２を介して薄膜トランジスタ６２８、６２９が接続され
ている。薄膜トランジスタ６２８、６２９は、異なるゲート信号で駆動されるように構成
されている。すなわち、マルチドメイン設計された画素において、個々の画素電極６２４
、６２６に印加する信号を、独立して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８により薄膜トランジスタ
６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線
６１９で薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線
６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与える
ことができるように分離されている。一方、データ線として機能する配線６１６は、薄膜
トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。薄膜トランジス
タ６２８及び薄膜トランジスタ６２９は上記実施の形態で示す方法を用いて作製すること
ができる。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離さ
れている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成され
ている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジ
スタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御して
いる。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜ト
ランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる
。また、画素電極６２４、６２６上に配向膜６４８が形成されている。
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。
また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱
れを防いでいる。また、対向電極６４０上に配向膜６４６が形成される。図３０に対向基
板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、ス
リット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６
２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に
発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所
によって異ならせることができ、視野角を広げている。
ここでは、基板、着色膜、遮光膜、及び平坦化膜で、カラーフィルターを構成する。なお
、遮光膜、平坦化膜の何れか一方、または両方は、基板上に形成されていなくともよい。
また、着色膜は、可視光の波長範囲のうち、任意の波長範囲の光の成分を優先的に透過さ
せる機能を有する。通常は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の
光、それぞれを優先的に透過させる着色膜を組み合わせて、カラーフィルターに用いるこ
とが多い。しかしながら、着色膜の組み合わせに関しては、これに限られない。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が
形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うこ
とで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素
子が設けられたマルチドメイン構造である。
なお、ここでは、液晶表示装置として、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
型の液晶表示装置を示したが、上記実施の形態を用いて形成した素子基板を、ＦＦＳ型の
液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置
に用いることができる。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置
は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているた
め、コントラストが高く、視認性の高い液晶表示装置を作製することができる。
（実施の形態１２）
本実施の形態では、表示装置の一形態として、上記実施の形態で示す薄膜トランジスタを
有する発光装置について、以下に示す。ここでは、発光装置が有する画素の構成について
説明する。図３１（Ａ）に、画素の上面図の一形態を示し、図３１（Ｂ）に図３１（Ａ）
のＡ−Ｂに対応する画素の断面構造の一形態を示す。
発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を有する表示
装置を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化
合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、
後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程とし
て上記実施の形態を用いることができる。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。また、第１の電極への信号の入力を制御するためのスイッチング用の薄膜トランジス
タ、及び発光素子の駆動を制御する駆動用の薄膜トランジスタとして、チャネルエッチ型
の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いるこ
とができる。
図３１（Ａ）及び図３１（Ｂ）において、第１の薄膜トランジスタ７４ａは第１の電極へ
の信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜ト
ランジスタ７４ｂは発光素子９４への電流または電圧の供給を制御するための駆動用の薄
膜トランジスタに相当する。
第１の薄膜トランジスタ７４ａのゲート電極は走査線５１ａに、ソースまたはドレインの
一方は信号線として機能する配線７１ａ〜７１ｃに接続され、ソースまたはドレインの他
方は第２の薄膜トランジスタ７４ｂのゲート電極５１ｂに接続される。第２の薄膜トラン
ジスタ７４ｂのソースまたはドレインの一方は電源線９３ａ〜９３ｃに接続され、ソース
またはドレインの他方は表示装置の第１の電極７９に接続される。第２の薄膜トランジス
タ７４ｂのゲート電極、ゲート絶縁膜、及び電源線９３ａで容量素子９６を構成し、第１
の薄膜トランジスタ７４ａのソースまたはドレインの他方は容量素子９６に接続される。
なお、容量素子９６は、第１の薄膜トランジスタ７４ａがオフのときに第２の薄膜トラン
ジスタ７４ｂのゲート／ソース間電圧またはゲート／ドレイン間電圧（以下、ゲート電圧
とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。
本実施の形態では、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂを
上記実施の形態に示す薄膜トランジスタを用いて形成することができる。また、第１の薄
膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂはここではｎチャネル型薄膜ト
ランジスタで形成するが、第１の薄膜トランジスタ７４ａをｎチャネル型薄膜トランジス
タで形成し、第２の薄膜トランジスタ７４ｂをｐチャネル型薄膜トランジスタで形成して
もよい。さらには、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂを
ｐチャネル型の薄膜トランジスタで形成してもよい。
第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂ上に保護絶縁膜７６を
形成し、保護絶縁膜７６上に平坦化膜７８を形成し、平坦化膜７８及び保護絶縁膜６７に
形成されるコンタクトホールにおいて、配線９３ｆに接続する第１の電極７９が形成され
る。平坦化膜７８は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキ
サンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、第１の電
極７９が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁９１を設ける。隔
壁９１の開口部において第１の電極７９と接するように、ＥＬ層９２が形成され、ＥＬ層
９２を覆うように第２の電極９３が形成され、第２の電極９３及び隔壁９１を覆うように
保護絶縁膜９５が形成される。
ここでは、発光素子として上面射出構造の発光素子９４を示す。上面射出構造の発光素子
９４は、第１の薄膜トランジスタ７４ａ、第２の薄膜トランジスタ７４ｂ上でも発光する
ことが可能であるため、発光面積を増大することが可能である。しかしながら、ＥＬ層９
２の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり第２の電極９３
及び第１の電極７９がショートし、表示欠陥となってしまう。このため、平坦化膜７８を
設けることが好ましい。
第１の電極７９及び第２の電極９３でＥＬ層９２を挟んでいる領域が発光素子９４に相当
する。図３１（Ｂ）に示した画素の場合、発光素子９４から発せられる光は、白抜きの矢
印で示すように第２の電極９３側に射出する。
陰極として機能する第１の電極７９は仕事関数が小さく、なおかつ光を反射する導電膜で
あれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、Ａｌ
Ｌｉ等が望ましい。ＥＬ層９２は、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極として機
能する第１の電極７９に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層
の順に積層する。なお、これらの層を全て設ける必要はない。陽極として機能する第２の
電極９３は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タング
ステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チ
タンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウ
ム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を
用いても良い。
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示した
が、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トラ
ンジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタ
と発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ
電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コン
トラストが高く、視認性の高い発光装置を作製することができる。
（実施の形態１３）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
図３２に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素
部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路
６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成
する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果
移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路より
も高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、
信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、
多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル
形成領域に用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０
１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０
１５を介して供給される。さらに、信号線駆動回路６０１３及びＦＰＣ６０１５の間、ま
たは信号線駆動回路６０１３及び画素部６０１２の間に、保護回路を設けてもよい。保護
回路は、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又
は複数の素子によって構成される。また、ダイオードとして、上記実施の形態に示すショ
ットキー接合したダイオードを用いることもできる。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い
。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形
成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても
良い。図３２（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形
成された画素部６０２２及び走査線駆動回路６０２４と接続している表示装置パネルの形
態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形
成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ
６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路
６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ
６０２５を介して供給される。さらに、信号線駆動回路６０２３及びＦＰＣ６０２５の間
、または信号線駆動回路６０２３及び画素部６０２２の間に、保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャ
ネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別
途形成して画素部と電気的に接続するようにしても良い。図３２（Ｃ）に、信号線駆動回
路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と
同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途
異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２及び走
査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ
を用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３
５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走
査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介し
て供給される。さらに、信号線駆動回路６０３３及びＦＰＣ６０３５の間、または信号線
駆動回路６０３３及び画素部６０３２の間に、保護回路を設けてもよい。
図３２に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部
と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて
形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法
、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する
位置は、電気的な接続が可能であるならば、図２８に示した位置に限定されない。また、
コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。ま
たは、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォ
ロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ず
しも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の
選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いて
も良い。
（実施の形態１４）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置パネルに用
いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施でき
る。
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウン
トディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カー
ステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話ま
たは電子書籍等）などが挙げられる。それらの一例を図３３に示す。
図３３（Ａ）はテレビジョン装置である。表示パネルを、図３３（Ａ）に示すように、筐
体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面
２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備
えられている。このように、テレビジョン装置を完成させることができる。
図３３（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が
組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を
介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受
信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもでき
る。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機
２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表
示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネ
ルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成にお
いて、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで
形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面２００８を
発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
図３４はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には
、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表
示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号
のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、
緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をド
ライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コン
トロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動す
る場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して
供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、
その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１
は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音
声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじ
め、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表
示媒体としても様々な用途に適用することができる。
主画面２００３、サブ画面２００８において、上記実施の形態で説明した表示装置を適用
することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることが
できる。
図３３（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表
示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては
、上記実施の形態で説明した表示装置を適用することで、コントラスト等の画像品質を向
上させた携帯電話の量産性を高めることができる。
また、図３３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を
含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、
コントラスト等の画像品質を向上させたコンピュータの量産性を高めることができる。
図３３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３
、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１
に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け
型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量
産性を高めることができ、安価な卓上照明器具を提供することができる。

Claims (8)

  1. 第１の絶縁膜と、
    前記第１の絶縁膜上方の半導体層と、
    前記半導体層上方の第２の絶縁膜と、
    前記第２の絶縁膜上方の導電膜と、を有し、
    前記第２の絶縁膜は、第１の開口部を有し、
    前記半導体層は、第２の開口部を有し、
    前記第１の絶縁膜は、第１の領域を有し、
    前記第１の領域は、前記第１の開口部と重なっており、
    前記第１の領域は、前記第２の開口部と重なっており、
    前記第１の領域は、前記導電膜と接していることを特徴とする半導体装置。
  2. 請求項１において、
    前記導電膜は、前記第２の開口部において前記半導体膜の側面と接する領域を有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記導電膜は、前記第１の開口部において前記第２の絶縁膜の側面と接する領域を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    第２の導電膜を有し、
    前記第１の絶縁膜は、前記第２の導電膜上方に設けられていることを特徴とする半導体装置。
  5. 第１の絶縁膜を形成し、
    前記第１の絶縁膜上方に半導体層を形成し、
    前記半導体層上方に第２の絶縁膜を形成し、
    前記第２の絶縁膜及び前記半導体層をエッチングして、前記第１の絶縁膜が露出するコンタクトホールを形成し、
    前記第２の絶縁膜上方及び前記コンタクトホールに導電膜を形成することを特徴とする半導体装置の作製方法。
  6. 請求項５において、
    前記導電膜は、前記コンタクトホールにおいて前記半導体膜の側面と接する領域を有することを特徴とする半導体装置の作製方法。
  7. 請求項５又は請求項６において、
    前記導電膜は、前記コンタクトホールにおいて前記第２の絶縁膜の側面と接する領域を有することを特徴とする半導体装置の作製方法。
  8. 請求項５乃至請求項７のいずれか一項において、
    前記導電膜は、前記コンタクトホールにおいて前記第１の絶縁膜と接する領域を有することを特徴とする半導体装置の作製方法。
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