JP2007200985A - 保護素子及び同保護素子を有する半導体装置 - Google Patents

Abstract

【課題】許容電流値が大きく、高集積化が可能な保護素子として機能させることのできる保護素子、及び、同保護素子を有する半導体装置を提供すること。
【解決手段】基板上に設けた素子を過電圧から保護する保護素子を有する半導体装置において、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードにより保護素子を構成した。
【選択図】図３

Description

本発明は、保護素子及び同保護素子を有する半導体装置に関するものである。

従来より、半導体装置には、基板の上面に設けたロジック回路などの内部回路を構成している電子素子が静電気放電（ESD：electrostatic discharge）などに起因して発生する過電圧によって破壊されることを防止するために、保護素子が設けられていた。

この保護素子として、図１１に示すように、２個のPN接合ダイオード101a、101bのカソード同士を接続した保護素子100が知られていた（たとえば、特許文献１参照。）。

この保護素子100は、一方のPN接合ダイオード101aのアノードを内部回路（以下、「ロジック102」という。）の入力側（たとえば、電源端子Vdd）と接続し、他方のPN接合ダイオード101bのアノードを基準電位となるグランド端子GNDに接続することにより、半導体装置110に設けられていた。

このように半導体装置110に設けられた保護素子100は、図１２に示すように、ロジック102が動作する際に通常印加される電圧領域（通常印加領域）では稼動せず、通常印加領域を超える電圧がロジック102に印加されたときにだけ稼動することにより、ロジック102を過電圧から保護するように構成されていた。

すなわち、ESDによりロジック102の入力側にPN接合ダイオード101aのブレイクダウン電圧（降伏電圧）よりも高い電圧が印加されると、PN接合ダイオード101aが稼動してESDによるサージ電流をグランド端子GNDへ流すことで、サージ電流がロジック102に流れ込むことを防止することにより、ロジック102を構成する各電子素子が過電圧により破壊されることを防止するようにしていた。

この保護素子100は、図１３に示すように、基板103の上面に形成したn型半導体層104の表面側を構成しているn+型半導体層105の所定位置にp型の不純物を拡散させることにより、n+型半導体層105に所定間隔を開けて２つのp型半導体領域106a、106bを設け、これにより、n型半導体層104の表面側に２個のPN接合ダイオード101a、101bのカソード同士を接続させた構造を形成していた。なお、図１３中における符号107は絶縁膜であり、符号108aは電源端子に接続するための電極であり、108bはグランド端子に接続するための電極である。

また、符号109は、この保護素子100と同時形成したHEMT（High Electron Mobility Transistor）のチャネル層である。

そして、この保護素子100では、電源端子VddにESDによる過電圧が印加された場合に、二つのp型半導体領域106a、106bの間のn+型半導体層105をサージ電流の流路として機能させて、サージ電流をグランド端子GNDへ放電させるように構成していた。
特開２００５−２７７０３３号公報

ところが、上記従来の保護素子100は、サージ電流をグランド端子GNDへ放電させる際に、n型半導体層104の表面付近を構成しているn+型半導体層105にしかサージ電流を流すことができなかったため、保護素子100としての許容電流値が比較的小さく、この許容電流値を大きくするためには、サージ電流の流路となるn+型半導体層105の幅を拡張するか、p型の不純物を拡散させる深さを深くしてサージ電流の流路を深く形成しなければならない。

しかし、n+型半導体層105の幅を拡張した場合には、半導体装置110において保護素子100が占める面積が拡大してしまい半導体装置110を高集積化することが困難となり、また、p型不純物の拡散深度を深くする場合には、p型半導体領域106a、106bの形成にかかるコストが増大するおそれがあった。

そこで、請求項１に係る本発明では、基板上に設けた素子を過電圧から保護する保護素子において、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードにより保護素子を構成したことを特徴とする。

また、請求項２に係る本発明では、基板上に設けた素子を過電圧から保護する保護素子を有する半導体装置において、保護素子は、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードであることを特徴とする。

また、請求項３に係る本発明では、請求項２に記載の半導体装置において、ビアホールは、半導体層を貫通していることを特徴とする。

また、請求項４に係る本発明では、請求項３に記載の半導体装置において、基板の下面には、所定電位となる導電層を設け、この導電層とビアホールとを接続したことを特徴とする。

また、請求項５に係る本発明では、請求項２〜４のいずれか１項に記載の半導体装置において、ビアホールは、素子と接続された電極から所定間隔を開けた半導体層に設け、電極下側における半導体層には、オーミック領域を設けたことを特徴とする。

また、請求項６に係る本発明では、請求項５に記載の半導体装置において、ビアホールを電極の外周に沿って設けたことを特徴とする。

また、請求項７に係る本発明では、請求項５に記載の半導体装置において、ビアホールを複数の電極の間に設けたことを特徴とする。

また、請求項８に係る本発明では、請求項２〜７のいずれか１項に記載の半導体装置において、ビアホールは、素子と接続された配線から所定間隔を開けた半導体層に、配線に沿って設け、配線下側における半導体層には、オーミック領域を設けたことを特徴とする。

また、請求項９に係る本発明では、請求項２〜８のいずれか１項に記載の半導体装置において、半導体層におけるビアホールとの接合部分に、半導体層と逆導電型の半導体領域を設けたことを特徴とする。

本発明によれば、以下に記載するような効果を奏する。

すなわち、請求項１に係る本発明では、基板上に設けた素子を過電圧から保護する保護素子において、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードにより保護素子を構成したことを特徴とするため、半導体層とビアホールとの界面全体を電流の流路として機能させることで、半導体層の深さ方向で電流の流路幅を確保することができるので、保護素子が占める面積を大きく拡張することなく、電流流路を拡張することができ、これにより、許容電流値が大きく、高集積化が可能な保護素子を提供することができる。

また、請求項２に係る本発明では、基板上に設けた素子を過電圧から保護する保護素子を有する半導体装置において、保護素子は、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードであることを特徴とするため、半導体層とビアホールとの界面全体を電流の流路として機能させることで、半導体層の深さ方向で電流の流路幅を確保することができるので、保護素子が占める面積を大きく拡張することなく、電流流路を拡張することができ、これにより、許容電流値が大きく、高集積化が可能な保護素子を有する半導体装置を提供することができる。

また、請求項３に係る本発明では、請求項２に記載の半導体装置において、ビアホールは、半導体層を貫通していることを特徴とするため、半導体層の厚みを最大限に利用した電流流路を形成することができるので、保護素子の許容電流値を可及的に大きくすることができる。

また、請求項４に係る本発明では、請求項３に記載の半導体装置において、基板の下面には、所定電位となる導電層を設け、この導電層とビアホールとを接続したことを特徴とするため、素子が形成されている基板の上面側とは異なり、基準電位となるグランド端子との接続位置に制約の少ない基板の下面側において、保護素子とグランド端子とを接続することができるので、保護素子を形成する際のレイアウトの自由度を高めることができる。

また、請求項５に係る本発明では、請求項２〜４のいずれか１項に記載の半導体装置において、ビアホールは、素子と接続された電極から所定間隔を開けた半導体層に設け、電極下側における半導体層には、オーミック領域を設けたことを特徴とするため、サージ電流を効率よくグランド端子側へ流すことができる。

また、請求項６に係る本発明では、請求項５に記載の半導体装置において、ビアホールを電極の外周に沿って設けたことを特徴とするため、電極下側に設けたオーミック領域の外周全体から電極の周辺に設けた全てのビアホールへサージ電流を流すことができるので、サージ電流の流路幅をさらに拡張することができ、保護素子の許容電流値をより一層大きくすることができるので、保護素子自体の耐久性を向上させることができる。

また、請求項７に係る本発明では、請求項５に記載の半導体装置において、ビアホールを複数の電極の間に設けたことを特徴とするため、複数の電極毎にそれぞれ保護素子を設ける必要がなくなり、低コストで高集積化が可能な半導体装置を提供することができる。

また、請求項８に係る本発明では、請求項２〜７のいずれか１項に記載の半導体装置において、ビアホールは、素子と接続された配線から所定間隔を開けた半導体層に、配線に沿って設け、配線下側における半導体層には、オーミック領域を設けたことを特徴とするため、配線の長さの分だけサージ電流の流路幅を確保することができるので、保護素子の許容電流値をさらに大きくすることができる。

また、請求項９に係る本発明では、請求項２〜８のいずれか１項に記載の半導体装置において、半導体層におけるビアホールとの接合部分に、半導体層と逆導電型の半導体領域を設けたことを特徴とするため、この半導体層と逆導電型の半導体領域との接合によりダイオードが形成され保護素子とすることができ、しかも、導電型の異なる半導体を接合させて形成したダイオードは比較的耐圧が高いので、耐圧特性にも優れた保護素子を有する半導体装置を提供することができる。

以下、本発明に係る保護素子、及び、同保護素子を有する半導体装置の一実施形態について、図面を参照して具体的に説明する。

図１は、本発明に係る半導体装置の保護素子部分における等価回路を示す説明図であり、図２は、保護素子の印過電圧に対する稼動領域を示す説明図であり、図３は保護素子部分を示す断面模式図であり、図４は保護素子部分を示す平面図であり、図５は図４におけるA-A線による断面図であり、図６〜８は、保護素子の配設例を示す平面模式図であり、図９は本発明に係る半導体装置の他の実施形態における保護素子部分を示す平面図であり、図１０は図９におけるB-B線による断面図である。

図１に示すように、本発明に係る半導体装置1は、基板上に形成された内部回路（以下、「ロジック2」という。）を構成する各種電子素子を、静電気放電（ESD：electrostatic discharge）などに起因して発生する過電圧から保護する保護素子3を備えている。

この保護素子3は、金属と半導体とを接触させることにより、金属と半導体との界面に生じるショットキー障壁を用いたショットキーバリアダイオード4により構成しており、そのカソードをロジック2の入力側（ここでは電源端子Vdd。）に接続すると共に、そのアノードを基準電位となるグランド端子GNDに接続している。

そして、この保護素子3は、図２に示すように、ロジック2が動作する際に通常印加される電圧領域（通常印加領域）では稼動せず、通常印加領域を超える電圧がロジック2に印加されたときにだけ稼動することにより、ロジック2を構成する各電子素子を過電圧から保護するように構成している。

すなわち、ESDによりロジック2と接続されている電源端子Vddに、ショットキーバリアダイオード4のブレイクダウン電圧（降伏電圧）を超える正電圧、もしくは、ショットキーダイオード4の閾値電圧を越える負電圧が印加されると、ショットキーバリアダイオード4が稼動してESDによるサージ電流をグランド端子GNDへ放電させることで、サージ電流がロジック2に流れ込むことを防止することにより、ロジック2を構成する各電子部品が過電圧により破壊されることを防止するようにしている。

この保護素子3は、図３に示すように、基板5の上面に形成された第1導電型（ここではn型）の半導体層6の所定位置にビアホール7を形成することにより、半導体層6とビアホール7を構成する金属との界面にショットキー障壁8を形成し、このショットキー障壁8を形成した部分をショットキーバリアダイオード4として機能させるようにしている。

そのため、ESDが発生したときには、ショットキーバリアダイオード4となる部分（図３中の点線部分）が全てサージ電流の流路となる。

このようにショットキーバリアダイオード4を構成することにより、半導体装置1における保護素子3が占める面積の増大を防止しつつ半導体層6の深さ方向でESDによるサージ電流の流路幅を稼ぐことができるので、高集積化できると共に、保護素子3としての許容電流値を可及的に大きくすることができる。

また、ビアホール7は、半導体層6を縦（厚み）方向に貫通するように形成しており、これにより、半導体層6の厚みを最大限に利用した電流流路を確保することができるので、保護素子の許容電流値を可及的に大きくすることができる。

また、基板5の下面には、所定電位としてロジック2が動作するための基準電位（ここではグランド電位）となる導電層9を設け、ビアホール7を基板5の下面まで貫通させることにより、導電層9とビアホール7とを接続させるようにしている。

ここでは、導電層9として銅箔を用いるようにしているが、これ以外にも抵抗値の低い導電部材であれば任意の部材を用いて導電層9を構成することができる。

このように、ビアホール7と基板5下面の導電層9とを接続させることにより、ロジック2が形成されている基板5の上面側とは異なり、基準電位となるグランド端子GNDとの接続位置に制約の少ない基板5の下面側において、保護素子3とグランド端子GNDとを接続することができるので、保護素子3を形成する際のレイアウトの自由度を高めることができる。

また、この保護素子3に設けるビアホール7は、ロジック2を構成している電子素子と接続された電極（ここでは、電源端子Vdd）から所定間隔を開けた半導体層6に設けるようにしており、電源端子Vdd下側における半導体層6には、オーミック領域10を設けるようにしている。

このオーミック領域10は、半導体層6表面の所定位置に金属よりなる電源端子Vddを形成した後、熱処理を施すことによって電源端子Vdd下方の半導体層6を部分的に合金化させることにより低抵抗化させたものである。

このように、電源端子Vddと接続する部分における半導体層6にオーミック領域10を設けたことにより、ESDが発生した際のサージ電流を、半導体層6を介して効率よくグランド端子GNDへ流すことができる。

ここで、本実施形態に係る半導体装置1における保護素子3の配設位置及び断面構造について、図４及び図５を参照してさらに具体的に説明する。

ここでは、同一基板5上に、ロジック2を構成する図示しないHEMT（High Electron Mobility Transistor）と同時形成した保護素子3を例に挙げて説明するが、本発明はこれに限定されるものではなく、通常のFET（Field Effect Transistor）や容量素子、抵抗素子など、任意の電子素子と同時に形成する保護素子3に対し適用することができる。なお、図４及び図５において、図１〜図３に示す半導体装置1と同一の構成要素については、同一の符号を付することによりその説明を省略する。

図４の平面図に示すように、この半導体装置1において保護素子3は、ロジック2内部の電子素子と金属配線11で接続された電源端子Vddの近傍にビアホール7を設けることにより形成している。

このとき、ビアホール7は、電源端子Vddから所定間隔を開けた半導体層13に設けるようにしており、ビアホール7と電源端子Vddとの間に半導体層13を介在させることにより、半導体層13とビアホール7との界面にショットキー障壁8を生じさせて、ショットキーバリアダイオード4を形成するようにしている。

また、これら電源端子Vdd、半導体層13、ビアホール7を含む保護素子3の領域は、絶縁性を有するアイソレーション領域12で囲まれており、半導体装置1を構成するロジック2などの他の電子回路と電気的に絶縁するようにしている。

また、保護素子3は、図５の断面図に示すように、HEMTを形成する際に用いる半絶縁性のGaAs（ガリウム・ヒ素）からなる基板5上に、同じくHEMTを形成するためにエピタキシャル成長させた半導体層13を備えている。

この半導体層13は、下層側から順に、GaAsからなるバッファ層14と、n型の不純物であるSi（シリコン）を比較的高濃度にドープしたn+AlGaAs（アルミニウム・ガリウム・ヒ素）からなる第1電子供給層15と、アンドープのAlGaAsからなる第1スペーサ層16と、アンドープのInGaAs（インジウム・ガリウム・ヒ素）からなるチャネル層17と、アンドープのAlGaAsからなる第2スペーサ層18と、n型の不純物であるSiを比較的高濃度にドープしたn+AlGaAsからなる第2電子供給層19と、n型の不純物であるSiを比較的低濃度にドープしたn+AlGaAsからなる障壁層20とを順次エピタキシャル成長させて形成したものである。

また、障壁層20の表面の所定位置には、ロジック2に接続される電極として、Ni（ニッケル）、Ge（ゲルマニウム）、Au（金）からなる電源端子Vddが形成されており、この電源端子Vddの下側における半導体層13には、オーミック領域10を備えている。

このオーミック領域10は、半導体層13の表面に電源端子Vddを形成した後、熱処理を施すことにより半導体層13を合金化させたものであり、半導体層13の最上層である障壁層20の表面からバッファ層14の表面に達する深さまで形成されている。

また、半導体層13には、オーミック領域10から所定間隔を開けた側方に、半導体層13及び基板5を貫通するビアホール7を設けている。

このビアホール7は、基板5下面の所定位置から半導体層13を貫通するように掘設した開口の内周面にTi、Pt、Auからなる金属を蒸着させることにより形成したものである。

このようにビアホール7を形成することにより、ビアホール7と半導体層13とが直接接合することとなり、これらビアホール7と半導体層13との界面にショットキー障壁8が形成され、保護素子3として機能するショットキーバリアダイオード4が形成されている。

また、基板5の下面には一面に、Ti、Pt、Auからなる導電層9を蒸着させており、この導電層9の任意の位置でグランド端子GNDに接続することにより、ビアホール7を基板5の下面側においてグランド端子GNDと接続させるようにしている。

そして、この保護素子3では、これら半導体層13、オーミック領域10、ビアホール7を、図４にも示すとおりアイソレーション領域12により囲むことにより、保護素子3を周囲の他の電子回路から電気的に絶縁するように構成している。

なお、図５中の符号21は、SiN（窒化シリコン）膜からなる絶縁膜であり、符号22は、ビアホール7と同一材料により形成したビアパッドである。

このように、本実施形態における保護素子3は、アイソレーション領域12により周辺の電子素子から絶縁された半導体層13内に、電源端子Vddと接続したオーミック領域10を設けると共に、このオーミック領域10の近傍であって当該オーミック領域10から所定間隔を開けた半導体層13の位置にビアホール7を設け、このビアホール7を基板5の下面に貼着させた導電層9を介してグランド端子GNDに接続することにより、ビアホール7と半導体層13との接合面をESDが発生した際のサージ電流の流路として機能させることができるので、保護素子3が占める回路面積を拡張することなく、保護素子3としての許容電流値を大きくすることができる。

さらに、この保護素子3は、図５に示すようにHEMTと同時形成する場合、オーミック領域をHEMTにおけるチャネル層17の深さまで形成することにより、半導体層13において最も効率よく電流を流すことができるチャネル層17をサージ電流の主たる流路として機能させることができ、ESD発生時における放電能力を高めることができる。

また、本発明に係る半導体装置の保護素子は、ビアホールをロジックと接続されている電極の外周に沿って設けることにより、保護素子としての許容電流値をさらに大きくすることができる。

すなわち、図６に示す半導体装置1aにおける保護素子3aのように、ロジック2aに接続して電力を供給する電源端子Vddaの外周に沿って、複数のビアホール7aを設けることにより、各ビアホール7aと半導体層13aとの界面にそれぞれショットキー障壁8aが形成され、電源端子Vddaとこの半導体装置1a下面側のグランド端子（図示略）との間に複数の（ここでは、４個の）ショットキーバリアダイオード4aが設けられることになる。なお、図６中の符号22aはビアパッドである。

これにより、電源端子Vdda下側に設けたオーミック領域10aの外周全体から、周辺に設けた４個のショットキーバリアダイオード4aを介して、ビアホール7aへサージ電流を流すことができるので、図４に示す保護素子3の略４倍の許容電流値を備えた保護素子3aとすることができる。

また、本発明に係る半導体装置の保護素子は、ビアホールをロジックに接続されている複数の電極の間に設けることにより、保護素子形成に要するコストを削減でき、半導体装置の製造コストを低減することができる。

すなわち、図７に示す半導体装置1bのように、ロジック2bに接続してロジック2bへ電力を供給する電源端子Vddbと、ロジック2bに接続してロジック2bへ制御を入力するためのコントロール端子Ctlといった複数の電極を備えている場合には、これら電源端子Vddb及びコントロール端子Ctlの各下側における半導体層13bにオーミック領域10bを設けると共に、これら電源端子Vddbとコントロール端子Ctlとの間における半導体層13bにビアホール7cを設けるようにする。なお、図７中の符号22bはビアパッドである。

これにより、このビアホール7bと電源端子Vddb側の半導体層13bとの界面、及び、ビアホール7bとコントロール端子Ctl側の半導体層13bとの界面に、それぞれショットキー障壁8bが形成され、電源端子Vddbと半導体装置1b下面側のグランド端子（図示略）との間、及び、コントロール端子Ctlと半導体装置1b下面側のグランド端子（図示略）との間にそれぞれショットキーバリアダイオード4bが設けられる。

そのため、電源端子Vddbとコントロール端子Ctlの両方、若しくは、これらのうちのいずれか一方に過電圧が印加された場合に、一つのビアホール7bを介してサージ電流をグランド端子へ放電させることができる。

このように、電源端子Vddbとコントロール端子Ctlという二つの電極を備えた半導体装置1bにおいて、一つのビアホール7bを設けるだけで、２つのショットキーバリアダイオード4bを設けることができるので、各電極毎に保護素子3bを設ける必要がなく、保護素子3b形成にかかるコストを削減することができるようになり、保護素子3bが占める面積も縮小することができるので、低コストで高集積化が可能な半導体装置1bを提供することができる。

また、本発明に係る半導体装置の保護素子は、ビアホールをロジックに接続されている配線から所定間隔を開けた半導体層に、配線に沿って設けると共に、配線下側における半導体層には、オーミック領域を設けることにより、保護素子としての許容電流値をより一層大きくすることができる。

すなわち、半導体装置を設計した際に、電極の外周近傍や、複数の電極の間にビアホールを形成する余地がない場合には、図８に示す半導体装置1cにおける保護素子3cのように、電源端子Vddcとロジック2cとを接続している金属配線11cから所定間隔を開けた半導体層13cに、金属配線11cに沿ってビアホール7cを設け、金属配線11c下側の半導体層13cにオーミック領域10cを設けるようにする。なお、図８中の符号22cはビアパッドである。

このようにビアホール7cとオーミック領域10cを設けることにより、ビアホール7cと半導体層13cとの界面に、金属配線11cに沿った形でショットキー障壁8cを形成することができ、電源端子Vddcとロジック2cとの間の電流経路に沿ってショットキーバリアダイオード4cを設けることができる。

これにより、金属配線11cの長さの分だけESD発生時におけるサージ電流の流路幅を確保することができるので、保護素子3cとしての許容電流値をさらに大きくすることができる。なお、ここでは、ビアホール7cを金属配線11cの一側に沿って設けるようにしているが、ビアホール7cを金属配線11cの両側に設けることにより、保護素子3cとしての許容電流値をより一層大きくすることができる。

また、図６〜図８を用いた説明では説明を簡単にするため、電源端子Vddaの外周に沿ってビアホール7aを設ける場合と、複数の電極（電源端子Vddb、コントロール端子Ctl）の間にビアホール7bを設ける場合と、金属配線11cに沿ってビアホール7cを設ける場合とを、それぞれ個別に説明したが、本発明はこれに限定されるものではなく、これら全ての場合を同時に実施してもよく、また、それぞれをの場合を適宜組み合わせて実施してもよい。

次に、本発明に係る半導体装置の他の実施形態について、図９及び図１０を参照して説明する。なお、図９及び図１０において、図４及び図５に示す半導体装置1の構成要素と同一の構成要素については、同一の符号を付することによりその説明を省略する。

図９及び図１０に示すように、他の実施形態における半導体装置1dは、半導体層13におけるビアホール7との接合部分に、半導体層13と逆導電型の半導体領域23を備えている他は、図４及び図５に示す半導体装置1と同様の構成である。

すなわち、この半導体装置1dは、半導体層13を構成している第1電子供給層15、第2電子供給層19、障壁層20にドーピングしたn型の不純物とは逆導電型であるp型の不純物を、半導体層13上面の所定位置からドーピングし、その後、熱処理を施すことによって半導体層13におけるビアホール7との接合部分にp型の半導体領域23を形成している。

これにより、半導体層13と半導体領域23との界面には、半導体領域23から半導体層13へ向かう方向を順方向とするPN接合ダイオード24が形成されることとなる。

しかも、この保護素子3dでは、逆方向電圧に対する耐圧と、順方向の閾値をショットキーダイオードを用いた保護素子よりも高く形成できるので、通常動作時に電源端子Vddを介してロジック2に印加できる電圧の範囲をショットキーダイオードを用いた保護素子よりも広く設定することができる。

本発明に係る半導体装置の保護素子部分における等価回路を示す説明図である。 保護素子の印過電圧に対する稼動領域を示す説明図である。 保護素子部分を示す断面模式図である。 保護素子部分を示す平面図である。 図４におけるA-A線による断面図である。 保護素子の配設例を示す平面模式図である。 保護素子の配設例を示す平面模式図である。 保護素子の配設例を示す平面模式図である。 本発明に係る半導体装置の他の実施形態における保護素子部分を示す平面図である。 図９におけるB-B線による断面図である。 従来の半導体装置の保護素子部分における等価回路を示す説明図である。 従来の保護素子の印過電圧に対する稼動領域を示す説明図である。 従来の保護素子部分を示す断面模式図である。

符号の説明

1、1a、1b、1c、1d 半導体装置
2、2a、2b、2c ロジック
3、3a、3b、3c、3d 保護素子
4、4a、4b、4c ショットキーバリアダイオード
5 基板
6、13 半導体層
7、7a、7b、7c ビアホール
8、8a、8b、8c ショットキー障壁
9 導電層
10、10a、10b、10c オーミック領域
11、11c金属配線
12 アイソレーション領域
13、13a、13b、13c 半導体層
14 バッファ層
15 第1電子供給層
16 第1スペーサ層
17 チャネル層
18 第2スペーサ層
19 第2電子供給層
20 障壁層
21 絶縁膜
22、22a、22b、22c ビアパッド
23 半導体領域
24 PN接合ダイオード
Vdd、Vdda、Vddb、Vddc 電源端子
GND グランド端子
Ctl コントロール端子

Claims (9)

1. 基板上に設けた素子を過電圧から保護する保護素子において、
   前記基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードにより構成したことを特徴とする保護素子。
2. 基板上に設けた素子を過電圧から保護する保護素子を有する半導体装置において、
   前記保護素子は、
   前記基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードであることを特徴とする半導体装置。
3. 前記ビアホールは、前記半導体層を貫通していることを特徴とする請求項２に記載の半導体装置。
4. 前記基板の下面には、所定電位となる導電層を設け、この導電層と前記ビアホールとを接続したことを特徴とする請求項３に記載の半導体装置。
5. 前記ビアホールは、前記素子と接続された電極から所定間隔を開けた前記半導体層に設け、
   前記電極下側における前記半導体層には、オーミック領域を設けたことを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
6. 前記ビアホールを前記電極の外周に沿って設けたことを特徴とする請求項５に記載の半導体装置。
7. 前記ビアホールを複数の前記電極の間に設けたことを特徴とする請求項５に記載の半導体装置。
8. 前記ビアホールは、前記素子と接続された配線から所定間隔を開けた前記半導体層に、前記配線に沿って設け、
   前記配線下側における前記半導体層には、オーミック領域を設けたことを特徴とする請求項２〜７のいずれか１項に記載の半導体装置。
9. 前記半導体層における前記ビアホールとの接合部分に、前記半導体層と逆導電型の半導体領域を設けたことを特徴とする請求項２〜８のいずれか１項に記載の半導体装置。
   
   
   
   

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