JP5130843B2 - 半導体装置 - Google Patents
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Description
この発明は、半導体素子（ＭＯＳＦＥＴ）やこれを制御する制御回路（集積回路：ＩＣ）とこれらをＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）などのサージ電圧から保護するサージ保護素子を同一半導体基板に形成した半導体装置に関する。
複数のパワー半導体素子や制御回路およびサージ保護素子とが同一半導体基板に形成された半導体装置において、外来のサージ電圧やノイズ電圧の印加およびパワー半導体素子自身の動作で発生したサージ電圧によって、パワー半導体素子や制御回路などが誤動作又は破壊する場合がある。
これを防止するために、図７に示す誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離構造の適用がなされており、自動車向け半導体装置においても前記分離構造を用いて素子の微細化・統合化を進め、半導体チップに形成されるパワー半導体素子や制御回路の縮小化を図っている。尚、図中の符号で２は半導体基板、３はｎ型半導体領域、８は保護ダイオードのアノード電極、９ａはカソード電極、１５はｐ型アノード領域、１６はｎ型カソード領域、２２、２３は誘電体分離構造の絶縁膜、２５は出力段ＭＯＳＦＥＴ２６などが形成される素子領域である。
自動車向け半導体装置では、ＥＳＤ耐量などのサージ耐量やノイズ耐量に対して特に要求が厳しく、誘電体分離構造や接合分離構造を用いて容易に形成できる横型のサージ保護素子では半導体チップに占める面積が大きくなり、そのため半導体チップが大きくなる。それを防止するために、サージ保護素子である保護ダイオードや抵抗・コンデンサを半導体チップ内に形成しないで、外付けにしてチップ面積を小さくして、高サージ耐量を実現させる例が多い。
これを防止するために、図７に示す誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離構造の適用がなされており、自動車向け半導体装置においても前記分離構造を用いて素子の微細化・統合化を進め、半導体チップに形成されるパワー半導体素子や制御回路の縮小化を図っている。尚、図中の符号で２は半導体基板、３はｎ型半導体領域、８は保護ダイオードのアノード電極、９ａはカソード電極、１５はｐ型アノード領域、１６はｎ型カソード領域、２２、２３は誘電体分離構造の絶縁膜、２５は出力段ＭＯＳＦＥＴ２６などが形成される素子領域である。
自動車向け半導体装置では、ＥＳＤ耐量などのサージ耐量やノイズ耐量に対して特に要求が厳しく、誘電体分離構造や接合分離構造を用いて容易に形成できる横型のサージ保護素子では半導体チップに占める面積が大きくなり、そのため半導体チップが大きくなる。それを防止するために、サージ保護素子である保護ダイオードや抵抗・コンデンサを半導体チップ内に形成しないで、外付けにしてチップ面積を小さくして、高サージ耐量を実現させる例が多い。
また、図８に示す様なサージ保護素子として同一半導体基板に縦型の保護ダイオードを形成する方法がある。この場合、横型の保護ダイオードよりも電流密度を大きくできるため、横型の保護ダイオードに比べてチップに占める面積を小さくしても、高いサージ耐量を確保できる。尚、図中の符号で４は低濃度ｐ型半導体領域、５は高濃度ｐ型半導体領域、９は表面金属電極、１０は裏面金属電極、１７は高濃度ｎ型拡散領域、１８はｎ型コンタクト領域、２７は出力段ＭＯＳＦＥＴ２６やＩＣを形成するためのｎ型ウェル領域、２８は保護ダイオードである縦型ｐｎダイオードのアバランシェ電流が流れる箇所（ｐ+ｎ+接合）である。
図９は、保護ダイオードを出力段ＭＯＳＦＥＴのサージ保護に用いた場合の接続図であり、図１０は、保護ダイオードを車載用パワーＩＣ（ＩＣ５５）の入力サージ保護に用いた場合の接続図である。図９の出力段ＭＯＳＦＥＴ２６のドレイン端子Ｄまたは図１０のＩＣ５５の入力端子６０に正サージ電圧が印加されると、サージ保護素子である保護ダイオード５１が先にブレークダウン（アバランシェに突入）するため、出力段ＭＯＳＦＥＴ２６またはＩＣ５５はサージ電圧から保護される。
また、特許文献１には、ショットキー接触型ＦＥＴのソース電極とドレイン電極をカソード電極として電気的に短絡し、ショットキー接触するゲート電極をアノード電極とする横型のショットキーバリアダイオードが開示されている。
図９は、保護ダイオードを出力段ＭＯＳＦＥＴのサージ保護に用いた場合の接続図であり、図１０は、保護ダイオードを車載用パワーＩＣ（ＩＣ５５）の入力サージ保護に用いた場合の接続図である。図９の出力段ＭＯＳＦＥＴ２６のドレイン端子Ｄまたは図１０のＩＣ５５の入力端子６０に正サージ電圧が印加されると、サージ保護素子である保護ダイオード５１が先にブレークダウン（アバランシェに突入）するため、出力段ＭＯＳＦＥＴ２６またはＩＣ５５はサージ電圧から保護される。
また、特許文献１には、ショットキー接触型ＦＥＴのソース電極とドレイン電極をカソード電極として電気的に短絡し、ショットキー接触するゲート電極をアノード電極とする横型のショットキーバリアダイオードが開示されている。
また、特許文献２には、ｐ基板の上にｎウェル領域を形成し、ｎウェル領域とｐ基板からなる縦型のｐｎダイオードを形成し、ｎウェル領域の表面にはショットキーバリアダイオードのアノード電極となる金属電極を形成することで正負のサージ電圧に対応できることが開示されている。
また、特許文献３には、静電気保護ダイオードの動作抵抗を低減するために、ｐｎダイオードを構成するｐ領域とｎ領域の濃度勾配を制御し、さらにその動作抵抗がアバランシェ電流の増加に対して負性抵抗とならないようにすることが開示されている。
特開２００１−３３２７４７号公報
特開２００５−２２３０１６号公報
特開２００６−２５３５８３号公報
また、特許文献３には、静電気保護ダイオードの動作抵抗を低減するために、ｐｎダイオードを構成するｐ領域とｎ領域の濃度勾配を制御し、さらにその動作抵抗がアバランシェ電流の増加に対して負性抵抗とならないようにすることが開示されている。
主に自動車用にいられる半導体装置は１０〜１５ｋＶ以上の非常に高いＥＳＤ耐量が求められ、特に半導体装置を構成する出力段ＭＯＳＦＥＴ２６などのパワー素子おいては実力耐量２５ｋＶ以上の高いＥＳＤ耐量が要求されることがある。
この様な要求に対し、ＥＳＤなどのサージ保護素子５１として縦型のｐｎダイオードを用いた場合でもＥＳＤなどのサージ耐量を確保するために、その専有面積（図８のｐ+ｎ+接合２８の面積）を大きくする必要があり、これによりチップ面積も大きくなる。
また、前記特許文献１、２では、サージ保護素子としてのショットキーバリアダイオードの記載はあるが、縦型のショットキーバリアダイオードのショットキー接合部の面積を大きくするために、そのショットキー接合部が横型のＭＯＳＦＥＴやＩＣなどが形成された素子領域の直下の位置に重なるように形成されることは記載されていない。
さらに、前記特許文献３には、保護ダイオードとして縦型のｐｎダイオード（接合型）について記載されているが、横型のＭＯＳＦＥＴやＩＣが形成された素子領域の直下の位置に重なるようにこの保護ダイオードが形成されることや保護ダイオードがショットキーバリアダイオードであることなどについては記載されていない。
この発明の目的は、前記の課題を解決して、チップ面積の増加を伴うことなく高サージ耐量の半導体装置を提供することにある。
この様な要求に対し、ＥＳＤなどのサージ保護素子５１として縦型のｐｎダイオードを用いた場合でもＥＳＤなどのサージ耐量を確保するために、その専有面積（図８のｐ+ｎ+接合２８の面積）を大きくする必要があり、これによりチップ面積も大きくなる。
また、前記特許文献１、２では、サージ保護素子としてのショットキーバリアダイオードの記載はあるが、縦型のショットキーバリアダイオードのショットキー接合部の面積を大きくするために、そのショットキー接合部が横型のＭＯＳＦＥＴやＩＣなどが形成された素子領域の直下の位置に重なるように形成されることは記載されていない。
さらに、前記特許文献３には、保護ダイオードとして縦型のｐｎダイオード（接合型）について記載されているが、横型のＭＯＳＦＥＴやＩＣが形成された素子領域の直下の位置に重なるようにこの保護ダイオードが形成されることや保護ダイオードがショットキーバリアダイオードであることなどについては記載されていない。
この発明の目的は、前記の課題を解決して、チップ面積の増加を伴うことなく高サージ耐量の半導体装置を提供することにある。
前記の目的を達成するために、第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第２主面に向って投影した箇所を含み前記半導体基板の第２主面の表面層に形成される第２導電型の半導体層と、前記素子領域と離して前記第１主面から前記半導体層に接し該半導体層より不純物濃度が高濃度で形成される第２導電型の第１半導体領域と、前記半導体層とショットキー接合する金属電極とを有する構成とする。
また、第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第２主面に向って投影した箇所と重なり前記半導体基板の第２主面の表面層に選択的に形成される第２導電型の第２半導体領域と、前記素子領域と離して前記半導体基板の第１主面から前記第２半導体領域に接するように形成される該第２半導体領域より不純物濃度が高濃度の第２導電型の第１半導体領域と、前記第２半導体領域とショットキー接合する金属電極とを有する構成とする。
また、第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第２主面に向って投影した箇所と重なり前記半導体基板の第２主面の表面層に選択的に形成される第２導電型の第２半導体領域と、前記素子領域と離して前記半導体基板の第１主面から前記第２半導体領域に接するように形成される該第２半導体領域より不純物濃度が高濃度の第２導電型の第１半導体領域と、前記半導体基板とオーミック接合（接触）し、前記第２半導体領域とショットキー接合する金属電極とを有する構成とする。
また、第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第２主面に向って投影した箇所と重なり前記半導体基板の第２主面の表面層に選択的に形成される第２導電型の第２半導体領域と、前記素子領域と離して前記半導体基板の第１主面から前記第２半導体領域に接するように形成される該第２半導体領域より不純物濃度が高濃度の第２導電型の第１半導体領域と、前記第２半導体領域とショットキー接合する金属電極とを有する構成とする。
また、第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第２主面に向って投影した箇所と重なり前記半導体基板の第２主面の表面層に選択的に形成される第２導電型の第２半導体領域と、前記素子領域と離して前記半導体基板の第１主面から前記第２半導体領域に接するように形成される該第２半導体領域より不純物濃度が高濃度の第２導電型の第１半導体領域と、前記半導体基板とオーミック接合（接触）し、前記第２半導体領域とショットキー接合する金属電極とを有する構成とする。
また、前記第１半導体領域が前記半導体基板の第２主面に達し、前記第１半導体領域が達した箇所面を絶縁膜で被覆するとよい。
また、前記第２半導体領域と前記半導体基板で形成されるｐｎ接合の露出部に絶縁膜を形成するとよい。
また、前記半導体層もしくは前記第２半導体領域の表面不純物濃度が１×１０17ｃｍ-3以下であるとよい。
また、前記第１半導体領域を形成する代わりに、前記半導体基板の第１主面から前記半導体層もしくは前記第２半導体領域に達するトレンチ溝を形成し、該トレンチ溝を高不純物濃度のポリシリコンもしくは導電膜で充填するとよい。
また、前記第２半導体領域と前記半導体基板で形成されるｐｎ接合の露出部に絶縁膜を形成するとよい。
また、前記半導体層もしくは前記第２半導体領域の表面不純物濃度が１×１０17ｃｍ-3以下であるとよい。
また、前記第１半導体領域を形成する代わりに、前記半導体基板の第１主面から前記半導体層もしくは前記第２半導体領域に達するトレンチ溝を形成し、該トレンチ溝を高不純物濃度のポリシリコンもしくは導電膜で充填するとよい。
この発明によれば、半導体基板の裏面に形成されるサージ保護素子であるショットキーバリアダイオードを横型のＭＯＳＦＥＴやＩＣが形成される素子領域の直下の位置に重なるように形成することで、チップ面積の増加を伴わずに動作抵抗を小さくして、半導体装置のサージ耐量を向上させることができる。
また、前記ショットキーバリアダイオードを形成する裏面金属電極を半導体基板の裏面とオーミック接触させることで、半導体基板をＧＮＤ電位等に固定できて、出力段ＭＯＳＦＥＴやＩＣなどの素子動作を安定化させることができる。
その結果、高いサージ電圧が印加された場合でも素子の誤動作や破壊を防止し、安定した動作が確保できる高いサージ耐量を有する半導体装置を提供することができる。
また、前記ショットキーバリアダイオードを形成する裏面金属電極を半導体基板の裏面とオーミック接触させることで、半導体基板をＧＮＤ電位等に固定できて、出力段ＭＯＳＦＥＴやＩＣなどの素子動作を安定化させることができる。
その結果、高いサージ電圧が印加された場合でも素子の誤動作や破壊を防止し、安定した動作が確保できる高いサージ耐量を有する半導体装置を提供することができる。
発明の実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｐ型、第２導電型をｎ型とした場合の例である。これらの導電型を逆にした場合にはショットキー接合を形成するために、裏面金属電極としてはｐ型半導体より仕事関数（ｑφ）が小さい金属を選定する必要がある。
図１は、この発明の第１実施例の半導体装置の要部断面図である。ｐ型半導体基板１の表面層にｎ型ウェル領域３３を形成し、このｎ型ウェル領域３３の表面層に図１に示す横型の出力段ＭＯＳＦＥＴ３４や図示しないが複数のデバイスが形成・配線接続され集積回路（ＩＣ）などを形成する。この出力段ＭＯＳＦＥＴ３４や図示しないＩＣなどが形成される素子領域３２（ここではｎ型ウェル領域３３の箇所を指す）の直下を含みｐ型半導体基板１の裏面全域に低濃度ｎ型半導体層１１を形成する。この低濃度ｎ型半導体層１１にショットキー接合６ａする裏面金属電極６を形成する。裏面金属電極６をモリブデン（Ｍｏ）電極とすることでショットキー接合６ａが形成される。低濃度ｎ型半導体層１１の表面濃度は素子耐圧に関係しており、５×１０15ｃｍ-3程度とすると６０Ｖ程度の耐圧を有するショットキー接合とすることができる。また、この裏面金属電極６の材料をパラジウムに代え、表面濃度を１×１０15ｃｍ-3程度にすることで２００Ｖ程度の耐圧が得られる。１０Ｖ程度以上の耐圧を得るためには１×１０17ｃｍ-3以下とする必要がある。これらの金属材料の他にアルミニウム、クロム、チタン、ニッケルなどもショットキー接合を形成することができる。基本的にｎ型半導体に対してショットキー接合を形成する金属は、ｎ型半導体の仕事関数より大きな金属であればよい。
さらに、ｐ型半導体基板１の表面からは低濃度半導体層１１に達する高濃度ｎ型拡散領域１３およびその表面にさらに高濃度のｎ型コンタクト領域１４を形成し、ｎ型コンタクト領域１４にオーミック接合（オーミック接触ともいう）する表面金属電極７を形成することによりサージ保護素子である縦型のショットキーバリアダイオード３１が形成される。尚、裏面側の低濃度ｎ型半導体層１１の形成方法については
（１）ｐ型半導体基板１の裏面にエピタキシャルにより形成する。
（２）ｐ型半導体基板１裏面に不純物注入と拡散により形成する。
の方法などがあるが、逆に低濃度ｎ型半導体基板を用い
（３）低濃度ｎ型半導体基板（ｎ型半導体層１１に相当）の表面にエピタキシャルによりｐ型半導体層（ｐ型半導体基板１に相当）を形成する。
（４）低濃度ｎ型半導体基板（ｎ型半導体層１１に相当）の表面にｐ型不純物注入と拡散によりｐ型半導体層（ｐ型半導体基板１に相当）を形成する。
などｐ型半導体基板１に相当する部分を形成する方法としても構わない。
尚、ショットキーバリアダイオード３１の耐圧はｐ型半導体基板１と低濃度ｎ型半導体層１１および高濃度ｎ型拡散領域１３からなる寄生ｐｎダイオードの耐圧よりも低く設計する必要がある。これは、カソード電極（表面金属電極７）にプラス、アノード電極（裏面金属電極６）にマイナスの正のサージ電圧が印加された場合、サージ保護素子であるショットキーバリアダイオード３１が先にブレイクダウンしてショットキーダイオード３１の方にアバランシェ電流が確実に流れ、出力段ＭＯＳＦＥＴ３４やＩＣを形成した素子領域３２にアバランシェ電流が流れ込まないようにするためである。
（１）ｐ型半導体基板１の裏面にエピタキシャルにより形成する。
（２）ｐ型半導体基板１裏面に不純物注入と拡散により形成する。
の方法などがあるが、逆に低濃度ｎ型半導体基板を用い
（３）低濃度ｎ型半導体基板（ｎ型半導体層１１に相当）の表面にエピタキシャルによりｐ型半導体層（ｐ型半導体基板１に相当）を形成する。
（４）低濃度ｎ型半導体基板（ｎ型半導体層１１に相当）の表面にｐ型不純物注入と拡散によりｐ型半導体層（ｐ型半導体基板１に相当）を形成する。
などｐ型半導体基板１に相当する部分を形成する方法としても構わない。
尚、ショットキーバリアダイオード３１の耐圧はｐ型半導体基板１と低濃度ｎ型半導体層１１および高濃度ｎ型拡散領域１３からなる寄生ｐｎダイオードの耐圧よりも低く設計する必要がある。これは、カソード電極（表面金属電極７）にプラス、アノード電極（裏面金属電極６）にマイナスの正のサージ電圧が印加された場合、サージ保護素子であるショットキーバリアダイオード３１が先にブレイクダウンしてショットキーダイオード３１の方にアバランシェ電流が確実に流れ、出力段ＭＯＳＦＥＴ３４やＩＣを形成した素子領域３２にアバランシェ電流が流れ込まないようにするためである。
この様にして形成したショットキーバリアダイオード３１は、前記した図９や図１０に示す接続図（等価回路図）の通り、表面金属配線によって出力段ＭＯＳＦＥＴ３４やＩＣ５５に接続され、ＥＳＤ等の正のサージ電圧が印加された場合にはショットキーバリアダイオード３１が印加されたサージ電圧のエネルギーを吸収することで、出力段ＭＯＳＦＥＴ３４やＩＣ５５などの素子を破壊から保護する。
本実施例の場合、出力段ＭＯＳＦＥＴ３４や複数のデバイスが形成・配線接続されＩＣが形成される素子領域３２の直下も含め裏面側全域がサージ保護素子となり、図８で示した縦型ｐｎダイオードと比べて面積が非常に大きいために、ショットキーバリアダイオード３１の動作抵抗（アバランシェ時の電圧の立ち上がり抵抗：ΔＶ／ΔＩ）が小さくなり、サージ耐量は非常に大きくなる。また素子領域３２の裏面がショットキーバリダイオード３１として利用されるため、チップ面積の増加を抑えることができる。
尚、図中のＫはカソード端子、Ａはアノード端子、Ｓはソース端子、Ｇはゲート端子、Ｄはドレイン端子である。
本実施例の場合、出力段ＭＯＳＦＥＴ３４や複数のデバイスが形成・配線接続されＩＣが形成される素子領域３２の直下も含め裏面側全域がサージ保護素子となり、図８で示した縦型ｐｎダイオードと比べて面積が非常に大きいために、ショットキーバリアダイオード３１の動作抵抗（アバランシェ時の電圧の立ち上がり抵抗：ΔＶ／ΔＩ）が小さくなり、サージ耐量は非常に大きくなる。また素子領域３２の裏面がショットキーバリダイオード３１として利用されるため、チップ面積の増加を抑えることができる。
尚、図中のＫはカソード端子、Ａはアノード端子、Ｓはソース端子、Ｇはゲート端子、Ｄはドレイン端子である。
図２は、この発明の第２実施例の半導体装置の要部断面図である。第１実施例と異なるのは裏面側に形成する低濃度ｎ型半導体層１１の代わりに、裏面側に低濃度ｎ型拡散領域１２を選択的に形成し、裏面金属電極６はこの低濃度ｎ型拡散領域１２のみに接触している点である。裏面金属電極６をモリブデン（Ｍｏ）電極とすることでショットキー接合６ａが形成される。尚、裏面金属電極６の材料をパラジウム、アルミニウム、クロム、チタンまたはニッケルなどの材質に代えてもショットキー接合とすることができる。また、低濃度ｎ型半導体領域１２の表面濃度を１×１０17ｃｍ-3以下とするとよい。
この低濃度ｎ型半導体領域１２を素子領域３２の直下の箇所と重なるように形成することで、ショットキーバリアダイオード３１の面積を大きくすることができる。ショットキーバリアダイオード３１の面積が大きくできることで、高サージ耐量を確保することができる。また、素子領域３２の直下の位置に重なるようにショットキーバリアダイオード３１が形成されるため、チップ面積の増加を抑えることができる。
この低濃度ｎ型半導体領域１２を素子領域３２の直下の箇所と重なるように形成することで、ショットキーバリアダイオード３１の面積を大きくすることができる。ショットキーバリアダイオード３１の面積が大きくできることで、高サージ耐量を確保することができる。また、素子領域３２の直下の位置に重なるようにショットキーバリアダイオード３１が形成されるため、チップ面積の増加を抑えることができる。
図３は、この発明の第３実施例の半導体装置の要部断面図である。第１実施例と異なるのは裏面側に形成する低濃度ｎ型半導体層１１の代わりに、裏面側に選択的に低濃度ｎ型拡散領域１２を形成し、ｐ型半導体基板１と低濃度ｎ型拡散領域１２で形成されるｐｎ接合の露出部を絶縁膜２１で覆い、裏面金属電極６が低濃度ｎ型拡散領域１２とショットキー接合し、ｐ型半導体基板１とオーミック接合６ｂしている点である。
低濃度ｎ型半導体領域１２の表面濃度を１×１０17ｃｍ-3以下とし、裏面金属電極６をモリブデン（Ｍｏ）電極とすることでショットキー接合６ａが形成される。尚、裏面金属電極６の材料をパラジウム、アルミニウム、クロム、チタンまたはニッケルなどの材質に代えてもショットキー接合とすることができる。また、低濃度ｎ型半導体領域１２の表面濃度を１×１０17ｃｍ-3以下とするとよい。
また、裏面金属電極６と接触するｐ型半導体基板１の裏面の不純物濃度を１×１０18ｃｍ-3以上の高濃度の拡散領域（高濃度ｐ型拡散領域１ａ）を形成することでオーミック接合の抵抗成分を極めて小さくすることができるので望ましい。この高濃度ｐ型拡散領域１ａは、ｐ型半導体基板１をＧＮＤ電位に固定させることが目的なので、低濃度ｎ型半導体領域１２を形成した以外の箇所の全面に形成する必要はなく、図の点線で示すように一箇所局部的に形成することで充分である。
低濃度ｎ型半導体領域１２の表面濃度を１×１０17ｃｍ-3以下とし、裏面金属電極６をモリブデン（Ｍｏ）電極とすることでショットキー接合６ａが形成される。尚、裏面金属電極６の材料をパラジウム、アルミニウム、クロム、チタンまたはニッケルなどの材質に代えてもショットキー接合とすることができる。また、低濃度ｎ型半導体領域１２の表面濃度を１×１０17ｃｍ-3以下とするとよい。
また、裏面金属電極６と接触するｐ型半導体基板１の裏面の不純物濃度を１×１０18ｃｍ-3以上の高濃度の拡散領域（高濃度ｐ型拡散領域１ａ）を形成することでオーミック接合の抵抗成分を極めて小さくすることができるので望ましい。この高濃度ｐ型拡散領域１ａは、ｐ型半導体基板１をＧＮＤ電位に固定させることが目的なので、低濃度ｎ型半導体領域１２を形成した以外の箇所の全面に形成する必要はなく、図の点線で示すように一箇所局部的に形成することで充分である。
また、ｐ型半導体基板１の場合には、前記の低濃度ｎ型半導体領域１２とショットキー接合を形成する金属材料を用いると、抵抗成分の大小はあるもののオーミック接合が得られるので高濃度ｐ型拡散領域１ａは必ずしも形成しなくてもよい。
この低濃度ｎ型拡散領域１２を素子領域３２の直下の位置と重なるように形成する。この場合、ｐ型半導体基板１の裏面側に面積の大きなショットキーバリアダイオード３１が形成されるため、チップ面積の増加を抑えながら、高サージ耐量を確保できる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂしているため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定され、出力段ＭＯＳＦＥＴ３４やＩＣの動作を安定させることができる。
この低濃度ｎ型拡散領域１２を素子領域３２の直下の位置と重なるように形成する。この場合、ｐ型半導体基板１の裏面側に面積の大きなショットキーバリアダイオード３１が形成されるため、チップ面積の増加を抑えながら、高サージ耐量を確保できる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂしているため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定され、出力段ＭＯＳＦＥＴ３４やＩＣの動作を安定させることができる。
図４は、この発明の第４実施例の半導体装置の要部断面図である。第３実施例と異なるのは、高濃度ｎ型拡散領域１３がｐ型半導体基板１の裏面に達しており、ｎ型拡散領域１３と裏面金属電極６とが接触しないように絶縁膜２１を形成している点である。
これは低濃度ｎ型拡散領域１２の拡散深さが浅いときに、高濃度ｎ型拡散領域１３が低濃度ｎ型拡散領域１２を貫通した場合や、最初に高濃度ｎ型拡散領域１３を形成し、この高濃度ｎ型拡散領域１３が露出するまでｐ型半導体基板１の裏面を研削し、その後で低濃度ｎ型拡散領域１２を形成する場合などを想定している。
高濃度ｎ型拡散領域１３が裏面に露出すると、裏面金属電極６とオーミック接合６ｂになるため、この箇所を絶縁膜２１で被覆し、裏面金属電極６と接触しないようにする。
この低濃度ｎ型拡散領域１２を素子領域３２の直下の位置と重なるように形成することで、チップの面積を広げることなく、ショットキーバリアダイオード３１の面積を大きくすることができる。ショットキーバリアダイオード３１の面積が大きくなることで、高サージ耐量が確保できる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂになるため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定され出力段ＭＯＳＦＥＴ３４やＩＣの動作を安定させることができる。
これは低濃度ｎ型拡散領域１２の拡散深さが浅いときに、高濃度ｎ型拡散領域１３が低濃度ｎ型拡散領域１２を貫通した場合や、最初に高濃度ｎ型拡散領域１３を形成し、この高濃度ｎ型拡散領域１３が露出するまでｐ型半導体基板１の裏面を研削し、その後で低濃度ｎ型拡散領域１２を形成する場合などを想定している。
高濃度ｎ型拡散領域１３が裏面に露出すると、裏面金属電極６とオーミック接合６ｂになるため、この箇所を絶縁膜２１で被覆し、裏面金属電極６と接触しないようにする。
この低濃度ｎ型拡散領域１２を素子領域３２の直下の位置と重なるように形成することで、チップの面積を広げることなく、ショットキーバリアダイオード３１の面積を大きくすることができる。ショットキーバリアダイオード３１の面積が大きくなることで、高サージ耐量が確保できる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂになるため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定され出力段ＭＯＳＦＥＴ３４やＩＣの動作を安定させることができる。
図５は、この発明の第５実施例の半導体装置の要部断面図である。第３実施例と異なるのは裏面側に選択的に低濃度ｎ型拡散領域１２を素子領域３２の直下の位置と重なるように複数形成し、更に表面より低濃度ｎ型拡散領域１２に達する高濃度ｎ型拡散領域１３を複数形成し、ｐ型半導体基板１と低濃度ｎ型拡散層１２のｐｎ接合部の露出部を絶縁膜２１で覆い、裏面金属電極６が低濃度ｎ型拡散領域１２とショットキー接合６ａし、ｐ型半導体基板１とオーミック接合６ｂしている点である。これは、多チャネル入出力のＩＣ（例えば、ＰＤＰドライバーＩＣなど）のような場合を想定している。複数の入力端子３９と接続する表面金属電極７下に保護ダイオードであるショトキーバリアダイオード３１が形成され、この入力端子３９と接続する図示しないＩＣ（図１０の構成のようなＩＣ５５）がｎ型ウェル領域３３内に形成された場合である。この様に形成した場合でも第３実施例と同様に高サージ耐量を確保することができる。
また、素子領域３２の直下の位置に重なるようにショットキーバリアダイオード３１の一部が形成されるため、チップ面積の増加を抑えることができる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂになっているため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定されＩＣの回路動作を安定させることができる。
また、素子領域３２の直下の位置に重なるようにショットキーバリアダイオード３１の一部が形成されるため、チップ面積の増加を抑えることができる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂになっているため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定されＩＣの回路動作を安定させることができる。
図６は、この発明の第６実施例の半導体装置の要部断面図である。第３実施例と異なるのは高濃度ｎ型拡散領域１３に相当する箇所にトレンチ溝３５を形成し、このトレンチ溝３５絶縁膜３６を介して高濃度のポリシリコンもしくは導電体３７を充填した点である。このポリシリコンもしくは導電体３７はいわゆる電気抵抗が極めて小さなプラグ３８となる。この場合も第３実施例と同様にｐ型半導体基板１の裏面側に面積の大きなショットキーバリアダイオード３１が形成されるため、高サージ耐量を確保することができる。また、電気抵抗が極めて小さなプラグ３８を形成しているため、この箇所での電圧降下が小さく、第３実施例よりさらにサージ耐量を高めることができる。
また、素子領域３２の直下の位置に重なるようにショットキーバリアダイオード３１が形成されるため、チップ面積の増加を抑えることができる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂとなるため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定され出力段ＭＯＳＦＥＴやＩＣの動作を安定させることができる。
また、素子領域３２の直下の位置に重なるようにショットキーバリアダイオード３１が形成されるため、チップ面積の増加を抑えることができる。
また、ｐ型半導体基板１と裏面金属電極６がオーミック接合６ｂとなるため、ｐ型半導体基板１の電位がＧＮＤ電位等に固定され出力段ＭＯＳＦＥＴやＩＣの動作を安定させることができる。
１ ｐ型半導体基板
１ａ 高濃度ｐ型拡散領域
６ 裏面金属電極
６ａ ショットキー接合
６ｂ オーミック接合
７ 表面金属電極
１１ 低濃度ｎ型拡散層
１２ 低濃度ｎ型拡散領域
１３ 高濃度ｎ型拡散領域
１４ ｎ型コンタクト領域
２１、３６ 絶縁膜
３１ ショットキーバリアダイオード
３２ 素子領域
３３ ｎ型ウェル領域
３４ 出力段ＭＯＳＦＥＴ
３５ トレンチ溝
３７ 導電体
３８ プラグ
３９ 入力端子
１ａ 高濃度ｐ型拡散領域
６ 裏面金属電極
６ａ ショットキー接合
６ｂ オーミック接合
７ 表面金属電極
１１ 低濃度ｎ型拡散層
１２ 低濃度ｎ型拡散領域
１３ 高濃度ｎ型拡散領域
１４ ｎ型コンタクト領域
２１、３６ 絶縁膜
３１ ショットキーバリアダイオード
３２ 素子領域
３３ ｎ型ウェル領域
３４ 出力段ＭＯＳＦＥＴ
３５ トレンチ溝
３７ 導電体
３８ プラグ
３９ 入力端子
Claims (7)
- 第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、
前記素子領域を前記半導体基板の第２主面に向って投影した箇所を含み前記半導体基板の第２主面の表面層に形成される第２導電型の半導体層と、前記素子領域と離して前記第１主面から前記半導体層に接し該半導体層より不純物高濃度で形成される第２導電型の第１半導体領域と、前記半導体層とショットキー接合する金属電極とを有することを特徴とする半導体装置。 - 第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、
前記素子領域を前記半導体基板の第２主面に向って投影した箇所と重なり前記半導体基板の第２主面の表面層に選択的に形成される第２導電型の第２半導体領域と、前記素子領域と離して前記半導体基板の第１主面から前記第２半導体領域に接するように形成される該第２半導体領域より不純物高濃度の第２導電型の第１半導体領域と、前記第２半導体領域とショットキー接合する金属電極とを有することを特徴とする半導体装置。 - 第１導電型の半導体基板の第１主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、
前記素子領域を前記半導体基板の第２主面に向って投影した箇所と重なり前記半導体基板の第２主面の表面層に選択的に形成される第２導電型の第２半導体領域と、前記素子領域と離して前記半導体基板の第１主面から前記第２半導体領域に接するように形成される該第２半導体領域より不純物高濃度の第２導電型の第１半導体領域と、前記半導体基板とオーミック接合し、前記第２半導体領域とショットキー接合する金属電極とを有することを特徴とする半導体装置。 - 前記第１半導体領域が前記半導体基板の第２主面に達し、前記第１半導体領域が達した箇所面を絶縁膜で被覆することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
- 前記第２半導体領域と前記半導体基板で形成されるｐｎ接合の露出部に絶縁膜を形成することを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。
- 前記半導体層もしくは前記第２半導体領域の表面不純物濃度が１×１０17ｃｍ-3以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
- 前記第１半導体領域を形成する代わりに、前記半導体基板の第１主面から前記半導体層もしくは前記第２半導体領域に達するトレンチ溝を形成し、該トレンチ溝を高不純物濃度のポリシリコンもしくは導電膜で充填することを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
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