JP5002899B2

JP5002899B2 - サージ電圧保護ダイオード

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Publication number: JP5002899B2
Application number: JP2005071307A
Authority: JP
Inventors: 直樹熊谷; 浩金丸; 祐一原田; 巧裕伊倉; 龍斎藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-03-14
Filing date: 2005-03-14
Publication date: 2012-08-15
Anticipated expiration: 2025-03-14
Also published as: US20060231836A1; US7602022B2; DE102006010995A1; JP2006253583A

Description

この発明は半導体素子や回路をサージ電圧等の過電圧破壊から保護する保護ダイオードに関するもので、特に静電気による過電圧破壊から保護する際に有効な保護ダイオードに関する。さらに詳しくは自動車用半導体などで要求されているヒューマンボディモデルの非常に厳しい静電気耐量を小面積で負担することができるサージ電圧保護ダイオード（以下、静電気保護ダイオードとも称する）に関する。

静電気保護ダイオードは一般的に半導体素子や回路を静電気から保護するために用いられる。静電放電（ESD：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐量の要求が低い、一般ICの入力部では多くの場合、横型ダイオードを静電気保護ダイオードとして使用しているが、横型静電気保護ダイオードは半導体基板の表面付近のみ電流が流れるため耐量が低く、同じ面積でより高いESD耐量を得るためには半導体基板に対して縦方向に電流が流れる縦型の静電気保護ダイオードが有効である。
図１１は入力回路の保護に縦型静電気保護ダイオードが使用された例で、比較的高いESD耐量が要求される場合に適用される。図１１において、第１の静電気保護ダイオード8と第２の静電気保護ダイオード9の間に抵抗10が挿入され、内部入力回路11に接続されている。この場合、第２の静電気保護ダイオード9は抵抗１０によって流れる電流を低くできるため横型ダイオードを使用する場合も多い。一般にCMOS回路等で構成される内部入力回路11の入力は、MOSFETのゲートに接続されるためインピーダンスが高く、抵抗10に比較的大きな抵抗を使用しても特性に大きな影響を与えない。図１２は図１１の回路の動作を説明するための図で12は第１の静電気保護ダイオード8のI-V特性、13は第2の静電気保護ダイオード9と抵抗10を直列にした回路のI-V特性、14は第2の静電気保護ダイオード9のI-V特性を模式的に示したものである。第１の静電気保護ダイオード8に電流Iz1が流れると電圧Vz1が発生し、第2の静電気保護ダイオード9と抵抗10を直列接続した回路にはIrが流れる。したがって第2の静電気保護ダイオード9にはVz2の電圧が発生する。上記から分かるように抵抗10の値を大きくすることでIrを小さくできることからVz2を静電気保護ダイオード9のブレークダウン電圧に近づけることができ、第１の静電気保護ダイオード8及び第2の静電気保護ダイオード9の動作抵抗がそれほど低くなくても内部入力回路11を有効に保護することが可能である。
一方、図１３はオープンドレインタイプの出力MOSFETの保護に使われた例で、保護対象のMOSFET20のドレイン及びソースにそれぞれ静電気保護ダイオード21のカソード及びアノードが接続されている。ここで22はMOSFET20の寄生ダイオードを示している。一般的なMOSFETのアバランシェ電圧より高い部分のI−V特性は図１４の23に示すようなもので、電流の増加とともに電圧が増加し、さらに高い電流領域では負性抵抗をしめす。この負性抵抗は、後に説明する寄生ダイオード自身の負性抵抗によるものと、寄生ダイオードのアバランシェによる電流が寄生トランジスタのベース電流となり、寄生トランジスタが動作することによる負性抵抗の２つのモードがある。特に前者は後者より負性抵抗による電流集中が発生し易く容易に破壊にいたる。この様なMOSFET２０をESD等のサージから保護するにはMOSFET２０が負性抵抗領域に入る電圧（ブレークオーバー電圧）を超えない様に保護素子によりMOSFET２０に流れる電流をバイパスしてやる必要がある。図１４の24に示すI‐V特性の保護ダイオードではI1+I0以内の電流、25に示すI−V特性の素子ではI2+I0以内の電流であればMOSFET２０を保護することができる。ただし、簡略化のため図示しないが厳密にはMOSFET２０は、ESDサージのdV/dtによりゲート電圧が上昇し閾値を超える場合があるため、MOSFET２０のオン状態でのブレークオーバー電圧を超えないことも必要である。このゲート電圧上昇の程度は、サージのdV/dtはもちろん駆動回路やMOSFETのゲート配線抵抗などに依存する。この様な場合の静電気保護には先に述べた様に同じ面積で比較的低い動作抵抗が得られる縦型静電気保護ダイオードが特に有効である。図１６(a)はこの様な従来の縦型静電気保護ダイオードの断面構造の例で、p++基板１上にエピタキシャル成長によりｐ‐層３が形成され、ｐ‐層３表面にはｎカソード領域４が拡散により形成され、さらにｎカソード領域４内には低い接触抵抗を得るためｎ＋コンタクト領域５が形成されている。また、ｎカソード領域４やICの要素デバイスを形成するための熱処理によりp++基板１からｐ‐層３への拡散が起こりｐ+領域２が形成されている。この様な構造の静電気保護ダイオードはp+/ｐ‐エピ基板を使用したICに形成することが容易であるが、p+基板からの拡散によって表面に形成されるデバイスの特性に影響を与えることを防ぐため、ｐ‐層３の厚さがある程度必要である。たとえば、図15に示すような横型MOSFET70を自動車分野で多用されるハイサイドスイッチ用途の目的で集積する場合、ｎウェル７１の単位面積当たりの正味不純物量（ｎウエルの不純物量からｐ‐層３の不純物量を差し引いた不純物量）が1×１０^１２cm^-2程度のRESURF条件（実際にはオン耐圧向上のため若干高い値が望ましい）において、パンチスルー電圧を40V以上確保するにはｐウェル72の深さにも影響されるが、ｎウェル71の深さは４μｍ程度以上必要である。即ち、P⁺⁺基板1からの拡散によって形成されるP⁺領域2によってｎウェル71が浅くなりパンチスルー耐圧が劣化することを防止するにはｐ‐層３の厚さは４μｍ程度以上必要である。

図１６(b) 、１６(c)に、この様な静電気保護ダイオードの深さ方向の濃度分布例、アバランシェ開始電圧での電界強度分布例を断面構造図16(a)と対比して模式的に示す。このような静電気保護ダイオードはMOSFETのドレインソース間の過大な電圧によりMOSFETに大電流が流れ破壊することを防止するため、通常MOSFETの耐圧より若干低い耐圧を持つよう設計される。
特許第3090081号公報特開平11−354649号公報

しかしながら、この様な静電気保護ダイオードは縦型構造であっても動作抵抗が十分には低く無く、保護対象を十分保護することができない場合や、負性抵抗を持つため保護ダイオード自体が破壊する場合がある。
一般に、通常のICで要求されるESD耐量は組立中の静電気による破壊などを想定したマシンモデル200pF/0Ωで数百V以下であるが、自動車用半導体では使用中の静電気破壊を想定したヒューマンボディモデルで、150pF/150Ωで25kV以上という非常に高い耐量などが要求されている。この場合、100A近い電流がESD保護ダイオードに流れるため、従来のICに内蔵されたESD保護ダイオードでは保護できず、外付けのディスクリート素子の保護ダイオード等が使用されてきた。このため入出力端子が多数存在する自動車用ICでは外付け部品の増加によって小型化が妨げられ、自動車用ICの大きな課題となっていた。特に保護ダイオードが負性抵抗を持つ場合には、図１１のような入力回路に使用する場合においても保護ダイオード自身が破壊するため、抵抗10の抵抗値を大きくしても効果がなく、保護ダイオードを非常に大きくする必要があり、ICに内臓することは困難であった。また図１３の様に出力MOSFET２０の保護に使用する場合は、適用電流密度範囲で負性抵抗を持たないことが必要であると共に、動作抵抗が十分低い必要がある。

図１７は、図１６の静電気保護ダイオードの逆バイアスI−V特性を模式的に示した特性図である。アバランシェ開始当初（点30）の動作抵抗は比較的低いものの電流が増加するに従いその動作抵抗は増大する（点31）。さらに電流が増加すると、やがて動作抵抗は減少し、さらに高電流密度で負性抵抗を示す（点32）。この様なI‐V特性になる理由を以下に説明する。図１８は図１６に示す静電気保護ダイオードのアバランシェ初期33、電流上昇により動作電圧が上昇した時点34、さらに電流が上昇して負性抵抗領域に入った時点35の電界強度分布を示す。アバランシェ初期ではp^‐領域３が比較的高濃度である場合、図１８に示す様に空乏層はp＋領域２に到達せず33に示す良く知られたpn接合付近に最大電界強度の点を持つ略３角形の電界強度分布をしめす。アバランシェ電圧以上の電圧が印加されると衝突電離によるアバランシェ効果で急激に電流が流れ始め、アバランシェによって発生したキャリアにより電界強度分布が変化する。

即ち、p-領域３を例にとり、正味のアクセプタ濃度をNA,電子電流Jeおよび正孔電流Jhによる空間電荷密度をそれぞれn,pとすると空乏化しているp-領域の電界は
dE/dx=q(p-NA-n)/ε 式（1）
ここで、1×１０^５V/cm程度以上の強電界領域では電子、正孔共ドリフト速度は飽和しており、
n=Je/(q・Vse) Vse：電子飽和速度式(2)
p=Jh/(q・Vsh) Vsh：正孔飽和速度式(3)
である。
アバランシェ初期（J≒0Acm^-2）では電子、正孔電流による電子、正孔濃度は低いため、NA>>p,nでありp-領域３の電界分布は殆どNAで決定され、p^‐領域３のdE/dxは負の値を持っている。しかし、アバランシェ電流が増加し、正孔電流による空間電荷がイオン化したアクセプタの密度に対して無視できなくなる電流領域になると（1）式の値は増加し、正孔電流による空間電荷がイオン化したアクセプタの密度と等しくなった時点でdE/dx=0となる。このためp^‐領域３の強電界領域が広がるが、イオン化率の電界強度依存性は非常に大きいため強電界領域が広くなってもアバランシェ電流を維持するための最大電界強度は大きくは変化しない。このため、この電流領域での電界強度分布は図１８の34に示す略台形の電界分布となり、これに伴い電界Eの積分値である電圧は、この電流領域で急激に増大する。この電圧の増加はp-領域３の幅に大きく依存する。これはdE/dxが0付近になった時点で強電界領域がp-領域３全体に広がり、強電界領域が保持する電圧はほぼp-領域３の厚さに比例するためである。さらに正孔電流による空間電荷がイオン化したアクセプタの密度をこえると（1）式の値は正となり、dE/dxは当初とは逆の傾きになりp^‐領域３とp^＋領域２との境界での電界強度が増加する。このためp^‐領域３とp^＋領域２との境界で衝突電離によるキャリアが発生する。この場合p^‐領域３に流入するキャリアは電子であるためp^‐領域３内の正孔の電荷を打ち消しp^‐領域３中央付近のdE/dxはふたたび0に近づく。一方、p^＋領域２とp^＋＋領域１との境界付近で衝突電離によって生成された正孔と電子はそれぞれ逆方向に走行するためp^＋＋領域１側ほど正孔電流比率が増加しp^＋領域２側ほど電子電流比率が増加する。
同様にn領域４とp^‐領域３の境界付近でも濃度の違い、キャリアの符号の違い、電子と正孔のイオン化率、飽和速度の違いはあるものの、本質的には同じ現象がおこり、p^‐領域３側ほど正孔電流の比率が増加する。このため、電界強度分布は図1８の35のような馬の鞍形の分布となる。この場合もイオン化率の電界強度依存性は非常に大きいため、最大電界強度は大きく変化しないで電流が維持できる。このため、電界強度Eの積分値である電圧は、p^‐領域３中央付近の電界強度が低下する影響により急激に減少し、図１７の点32に示すように電流の増加に伴って電圧が減少する負性抵抗特性をしめす電流領域が存在する。なお、図１８の35において強電界領域が34に比較して広がっているのはdE/dx=0となる点、即ち電流による空間電荷がイオン化した不純物による空間電荷と等しくなる点が電流の増加により濃度勾配に沿って高濃度側に移動するためである。

上記の様にアバランシェ時の空乏層がリーチスルーしない構造では電界強度分布が、図１８に示すようにアバランシェ電流の増加に伴い電界強度分布が略三角形から略台形に変化するため動作抵抗が高くなるが、単にアバランシェ時の空乏層がリーチスルー状態で、p^‐領域３の濃度が十分低く、アバランシェ初期から電界強度分布が略台形である場合でも以下のような課題がある。図１９はそのような場合の濃度分布と電界分布で、図２０はその場合のI-V特性である。図１９に示す様にアバランシェ初期状態40がすでに図１８における34の状態とほぼ等しい電界強度分布を持つため、アバランシェ後の動作電圧は大きくならない。しかし、図１９に示すように強電界領域端部の濃度勾配が大きい場合には、電流密度の増加に対して強電界領域の広がりがほとんどないため電流が増加し、41の状態に達すると直ちに図１８における35の状態と類似の状態となり、アバランシェ直後から負性抵抗を示す。このためこの様な素子は、動作電圧が低いものの、比較的低い電流密度で負性抵抗による電流集中によって比較的容易に破壊する。一方、図２１に示すように強電界領域端部の濃度勾配が小さい場合には、強電界領域中央の電界強度低下による電圧の低下以上に強電界領域の広がりによる電圧上昇が大きいために図２２に示すように動作抵抗が大きくなってしまう。

この発明は、上記の課題に鑑みてなされたものであって、広い電流領域で負性抵抗を持たず、低い動作抵抗を有する静電気保護ダイオードを提供することを目的とする。

この発明は、広い電流領域で負性抵抗をもたず、しかも動作抵抗が低いダイオードを提供するため、アバランシェブレークダウン時に空乏層が高比抵抗領域全体に広がると共にその平均電界が最大電界強度の1/2以上とし、高比抵抗領域近傍の濃度勾配がアバランシェ電流の増加に対して負性抵抗とならないようにダイオードを構成するｐ領域およびｎ領域の濃度勾配を制御するものである。
つまり、第1導電型低比抵抗半導体領域と第2導電型低比抵抗半導体領域と、該第１導電型低比抵抗半導体領域及び第2導電型低比抵抗半導体領域に挟まれた第１導電型または第２導電型の高比抵抗領域の少なくとも一方によりｐｎ接合を形成する縦型サージ電圧保護ダイオードにおいて、前記ｐｎ接合に対する逆バイアス印加時のブレークダウン電圧での空乏層が前記高比抵抗領域全体に広がっており、かつブレークダウン電圧における平均電界強度が最大電界強度の1/2以上であり、前記ブレークダウン電圧がアバランシェブレークダウン電圧であり、前記第1導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分と、前記第２導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分の少なくとも一方の濃度勾配を所定の値以下として、前記アバランシェブレークダウンにより発生するアバランシェ電流の増加に対する電圧の変化dV/diが正であるようにすることとする。

また、前記アバランシェ電流の増加に対する電圧の変化dV/diが、アバランシェ開始直後の電流密度から3×１０ ^４ A/cm ² 以下の領域でつねに正であるようにするとよい。
また、前記アバランシェ電流の増加に対する電圧の変化dV/diが、前記ｐｎ接合に対する逆バイアス印加時に流れ始める電流密度から3×１０ ^４ A/cm ² 以下の領域でつねに正であるようにするとよい。

また、ブレークダウン電圧における平均電界強度が最大電界強度の3/4以上であるようにするとよい。
また、前記第1導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分と、前記第２導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分の少なくとも一方の濃度勾配を所定の値として電流密度3×１０^４A/cm²での動作電圧が耐圧の25％増以下の電圧にするとよい。
また、前記濃度勾配の所定の値がｎ領域側の濃度勾配をGn、ｐ領域側の濃度勾配をGpとし、1/G=1/Gn+1/GpにおけるGの値が1×１０^２０cm^−４以下であるようにするとよい。
また、前記高比抵抗領域の正味の不純物濃度が1×１０^１６cm^-3以下であるとよい。
また、前記第1導電型低比抵抗半導体領域が高濃度半導体基板であり、
前記第２導電型低比抵抗半導体領域が、高濃度半導体基板上に形成された第1導電型半導体エピ層表面からの不純物拡散により形成されているとよい。

また、第1導電型低比抵抗半導体領域と第2導電型低比抵抗半導体領域と、該第１導電型低比抵抗半導体領域及び第2導電型低比抵抗半導体領域に挟まれた第１導電型または第２導電型高比抵抗領域の少なくとも一方によりｐｎ接合を形成する縦型サ−ジ電圧保護ダイオードにおいて、前記第1導電型低比抵抗半導体領域または前記第2導電型低比抵抗半導体領域の少なくとも一方が前記高比抵抗半導体領域に接する領域近傍の濃度勾配が所定の値とし、前記ｐｎ接合に対する逆バイアス印加時のブレークダウン電圧での空乏層が前記高比抵抗半導体領域全体に広がっており、かつ前記ブレークダウン電圧における平均電界強度が最大電界強度の1/2以上であり、かつ前記ブレークダウン電圧がアバランシェブレークダウン電圧であり、かつ前記電界強度の積分値∫E(J,x)dxの電流密度ｊに対する変化d｛∫E(J,x)dx｝/djが、前記アバランシェブレークダウンの発生直後におけるアバランシェ電流の電流密度から3×１０^４A/cm² 以下の電流密度領域において正の値をとるようにするとよい。
なお、前記サージ電圧は静電気による過電圧である。

この発明によれば、静電気保護ダイオードの動作抵抗を減少させることによって小さい面積でサージ電圧を負担し、保護対象素子または回路を保護することができる。

［実施例１］
図１はこの発明の実施例１における静電破壊保護装置の断面構造図で、図１５と比較し、ｎ^＋カソード領域４が深く拡散しｐ⁺領域２と接している点で異なっている。図２の60は図１に示すX-X’部分の正味の濃度分布（ネットドーピングプロファイル）で本実施例では0.015Ωcmのボロン基板上に１Ωcm/18μｍのｐ-層３をエピ成長したSi基板を使用し、表面から2.4×１０^１５cm^-2のドーズ量でリンをイオン注入した後1150℃20時間程度の熱処理を施した場合のシミュレーション結果である。比較のためほぼ同じ耐圧を持つ図１６に示す従来構造の素子の例として同様のSi基板に同じ1150℃20時間の熱処理を施した後3.5×１０^１３cm^-2のドーズ量でリンをイオン注入し1000℃400分の熱処理を施した素子の濃度プロファイルを61で示す。このようにカソード領域４のドーズ量を高くすることでカソード領域４がｐ⁺領域２と接する様に形成することが可能であるが、ｐ-層３のエピ層厚さが薄い場合は、より少ないドーズ量でほぼ同様のJ-V特性を得ることが出来るようになる。例えばｐ-層３のエピ層厚さが１５μｍであればカソード領域４のドーズ量は6×１０^１４ cm^-2程度である。なお、このような高ドーズ量のカソード領域を形成する場合にはｐ-層３の比抵抗は１Ωｃｍ以上であれば殆ど影響しない。

図２に示すように実施例１では高比抵抗領域はほとんどなくｐｎ接合近傍のごく狭い領域に限定されている。図３は図２の濃度分布を持つ素子の逆方向電圧印加時のJ-V特性を1次元シミュレーションにより求めたもので、図２における60の濃度分布を持つ素子のI-V特性が62であり、61の濃度分布を持つ素子のI-V特性が63である。60の濃度分布を持つ素子のJ-V特性６２は55V程度の耐圧を持ち、動作抵抗が低く負性抵抗を持たない。61の濃度分布を持つ素子のJ-V特性６３はほぼ同じ55V程度の耐圧を持つものの、高い動作抵抗と２×１０^４（2E+04）A/cm²程度以上の電流密度領域で負性抵抗特性を持っている。図４は60の濃度分布を持つ素子のシミュレーションにより求めた電界強度分布の電流密度依存性で、ｐｎ接合の両側にほぼ対称的な濃度プロファイルを持っているためアバランシェブレークダウン電圧付近の電圧では放物線形の電界強度分布を持っている。さらに、アバランシェ電流密度の増加に伴ってｐｎ接合付近の電界強度が低下し放物線形から馬の鞍形の電界分布強度に変化していることが分かる。一方、図５に示す61の濃度分布を持つ素子の電界強度分布の電流密度依存性は、前述したようにアバランシェブレークダウン直後では略３角形の電界強度分布をもつが、電流密度が増加するにしたがってｐｎ接合付近の電界強度は低下し、ｐ−領域のdE/dxが０に近づく。さらに電流密度が増加するとｐ−領域,ｐ^＋領域境界近傍の電界強度が増加し馬の鞍形の電界強度分布になるとともに強電界領域がｐ^＋領域の高濃度側に広がっていることが分かる。本実施例ではアバランシェブレークダウン電圧付近での強電界領域の平均電界強度は、最大電界強度の約60％であるが、強電界領域端の電界強度の上昇をｐｎ接合付近の電界強度の低下がある程度補償するため動作抵抗はそれほど大きくなく、1/2以上の値であれば大きな問題はない。しかしながら、アバランシェ直後の強電界領域の外側の濃度勾配が緩やかであるため電流密度の増加に伴って強電界領域が広がり、中央付近の電界強度の低下以上に電圧を上昇させる要因となるため、動作抵抗が比較的大きくなっている。図３において63のJ-V特性の負性抵抗がそれほど大きくないのも図５でみられたｐ領域への強電界領域の広がりが原因であり、先に述べた様に緩やかな濃度勾配は負性抵抗防止の効果はあるものの動作電圧増加の原因となり、急峻な濃度勾配は負性抵抗の原因となる。なお、アバランシェブレークダウン電圧付近での強電界領域の平均電界強度を最大電界強度の1/2以上にするには所定の耐圧を得ることができる範囲で高比抵抗領域をできるだけ狭くすることが最も重要である。

本実施例では図２の61に示す従来構造の縦型に比較して動作抵抗が低く負性抵抗を持たないため、図１１の様な回路に適用可能で図１３の回路にもある程度面積を大きくすることで適用可能である。また、濃度勾配を図２より大きくすることによりさらに動作抵抗を下げることも可能なことは言うまでもない。なお、ESDによる破壊はHBM（ヒューマンボディモデル）における容量値、抵抗値にもよるが数十ns〜数μｓ程度の非常に短い時間の現象であるため、電流による発熱が周囲に拡散する時間が少なく、室温で印加した場合３×１０^４（3E+０4）〜１×１０^５（1E+05）A/cm²程度の電流密度で、エネルギー密度が最大となる、電界強度が最大の領域での発熱により素子が破壊する。これは特にHBMにおける抵抗値が低い場合に顕著である。したがってこの程度の電流密度以下で負性抵抗を持たなければ最小の面積で静電気保護素子自体が破壊しない静電気保護ダイオードを作ることができる。即ち電流密度1×１０^５（1E+05）A/cm²での空間電荷密度は、電子と正孔で若干違うものの、１×１０^１７（1E17）cm⁻³程度であるため、近傍の電界強度が低い領域も含め５×１０^１７（5E17）cm⁻³以下の濃度領域の濃度勾配を最適化すれば良いことになる。また、非常に低い電流密度で負性抵抗があっても、電流集中により正の動作抵抗になり電流集中が緩和され、その電流値で局所的に破壊電流密度に達しないのであれば上記の目的を達成することができる。
［実施例２］

図６はこの発明の実施例２における断面構造で図１５と類似しているが、ｐ−層３の厚さ、ｐ^＋領域２およびｎ^＋領域４の濃度勾配が異なっており最適化されている。図７の８0は図６におけるY-Y’部の正味濃度分布で、比較のためにより濃度勾配の大きい濃度分布の場合を８１で示す。図８の８2,８3は、図７における８0,８1の濃度分布を持つ素子のJ-V特性をシミュレーションにより求めたもので、８2ではほとんど０の動作抵抗が得られている。一方８3ではアバランシェ直後の電流密度から負性抵抗をもっている。図９は図７における８0の濃度分布を持つ素子のシミュレーションにより求めた電界強度分布の電流密度依存性で、本素子ではｐ−領域３は１×１０^１４（1E14）cm^-2以下であるためアバランシェ初期（J≒0A/cm²）において強電界領域のほとんどがdE/dx=0であり図１９の状態に近い。しかしながら、本実施例ではアバランシェ電流の増加に伴い強電界領域端部の電界強度の増加と強電界領域の広がりによる電圧の上昇をp-領域３の電界強度の低下による電圧の低下がちょうど補償している。即ち電流密度の変化に対して電界強度の積分値である電圧の値がほぼ一定であるため負性抵抗にもならず動作抵抗がほぼ０になる。本実施例では５×１０^１７（5E17）cm⁻³以下の濃度領域の最大濃度勾配はｎ領域側ｐ領域側ともに２×１０^２０（2E20）cm^‐4程度であるが、一方の濃度勾配が急峻でも他方が緩やかであればほぼ同様の効果が得られる。即ち、ｎ領域側の濃度勾配をGn、ｐ領域側の濃度勾配をGpとすると1/G=1/Gn+1/Gpの値が同じであれば電流の増加による強電界領域幅の増加が同じであり、最大電界強度はｎ領域側でもｐ領域側でも大きく変わらないため、ほぼ同じ効果がえられる。したがって、この場合G=１×１０^２０（1E20）cm^−４以下であれば負性抵抗になることを防止できる。なお、本実施例では耐圧が58V程度であるが、耐圧がより高い場合は中央の電界強度が低下する領域の比率が増加するため、負性抵抗を防止するにはより緩やかな濃度勾配が必要となる。なお、この実施例では、アバランシェブレークダウン電圧付近での強電界領域の平均電界強度は最大電界強度の約９５％であるが、電流増加に伴う中央付近の電界強度の低下があるため、７５％程度でも大きな問題はない。この様な低い動作抵抗の素子は、特に図１３に示すような出力ＭＯＳＦＥＴの保護に対して有効である。

一方、図１０は図７における８1の濃度分布を持つ素子のシミュレーションにより求めた電界強度分布の電流密度依存性で、本素子では強電界領域端部の濃度勾配が図７に示すように８0の濃度分布をもつ素子に比較して大きいため、アバランシェ電流の増加に伴う強電界領域の広がりが少なく強電界領域中央部の電界強度の低下を端部の電界強度の増加だけでは補償できないために負性抵抗が現れる。これは先に述べた図１９の状態に相当する。本実施例の場合ではアバランシェ直後の強電界領域の平均電界強度は、最大電界強度の約90％であるが、75％以上の値であれば最大電界強度点でのエネルギー密度による破壊となる電流密度〜１×１０^５（1E5）A/cm²での電圧を耐圧の25％増以下程度に抑えることができるので、図11のような回路や図１３のような回路に適用した場合に最小の面積で高いESD耐量をもつ静電気保護ダイオードを作ることができる。

以上の様に図１や図６のような構造の素子において濃度分布を最適化することにより非常に動作抵抗の低い静電気保護ダイオードを作ることが可能となる。
この濃度分布を解析的に求めることは容易ではないが、シミュレーションを利用し、低電流密度領域から順に電流負性抵抗になる場合は濃度勾配を緩く、動作抵抗が大きくなる場合は濃度勾配を大きくすることで最適値を求めることができる。

以上のように、この発明は、自動車用半導体など、半導体素子や回路をサージ電圧等の過電圧破壊から保護する保護ダイオードに有用である。

この発明の実施例１における縦型静電気保護ダイオードの断面構造図この発明の実施例１における縦型静電気保護ダイオードの深さ方向の不純物濃度分布を示す特性図この発明の実施例１における縦型静電気保護ダイオードのJ-V特性図この発明の実施例１における縦型静電気保護ダイオードの電界強度分布の電流密度依存性を示す特性図この発明の実施例１と比較するための縦型静電気保護ダイオードの電界強度分布の電流密度依存性を示す特性図この発明の実施例２における縦型静電気保護ダイオードの断面構造図この発明の実施例２における縦型静電気保護ダイオードの深さ方向の不純物濃度分布図この発明の実施例２における縦型静電気保護ダイオードのJ-V特性図この発明の実施例２における縦型静電気保護ダイオードの電界強度分布の電流密度依存性を示す特性図この発明の実施例２と比較するための縦型静電気保護ダイオードの電界強度分布の電流密度依存性を示す特性図 ICの入力保護回路を示す回路図図11の回路動作を説明するためのI-V特性図 ICの出力MOSFET保護回路を示す回路図図13の回路動作を説明するためのI-V特性図横型ＭＯＳＦＥＴをハイサイドスイッチ用途の目的で集積した場合の断面構造図従来の縦型静電気保護装置を示し、（ａ）は断面構造図、（ｂ）は濃度分布図、（ｃ）は電界強度分布図従来の縦型静電気保護ダイオードのI-V特性図従来の縦型静電気保護ダイオードの濃度分布と電界強度分布の電流密度依存性摸式図強電界領域周辺の濃度勾配が大である場合の電界強度分布の電流密度依存性摸式図強電界領域周辺の濃度勾配が大である場合のI-V特性模式図強電界領域周辺の濃度勾配が小である場合の電界強度分布の電流密度依存性摸式図強電界領域周辺の濃度勾配が小である場合のI-V特性模式図

符号の説明

１ｐ⁺⁺基板
２ｐ⁺領域
３ｐ-層
４ｎ⁺領域
５ｎ⁺⁺コンタクト領域
６カソード電極
７アノード電極
８静電気保護ダイオード
９静電気保護ダイオード
１０抵抗
１１内部入力回路
２０出力MOSFET
２１静電気保護ダイオード
２２ MOSFET寄生ダイオード
７１ｎウェル
７２ｐウェル
７３ｎ^＋＋ソース
７４ｐ^＋＋コンタクト

Claims

第1導電型低比抵抗半導体領域と第2導電型低比抵抗半導体領域と、該第１導電型低比抵抗半導体領域及び第2導電型低比抵抗半導体領域に挟まれた第１導電型または第２導電型の高比抵抗領域の少なくとも一方によりｐｎ接合を形成する縦型サージ電圧保護ダイオードにおいて、前記ｐｎ接合に対する逆バイアス印加時のブレークダウン電圧での空乏層が前記高比抵抗領域全体に広がっており、かつブレークダウン電圧における平均電界強度が最大電界強度の1/2以上であり、前記ブレークダウン電圧がアバランシェブレークダウン電圧であり、前記第1導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分と、前記第２導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分の少なくとも一方の濃度勾配を所定の値以下として、前記アバランシェブレークダウンにより発生するアバランシェ電流の増加に対する電圧の変化dV/diが正であるようにすることを特徴とするサージ電圧保護ダイオード。
前記アバランシェ電流の増加に対する電圧の変化dV/diが、アバランシェ開始直後の電流密度から3×１０ ^４ A/cm ² 以下の領域でつねに正であるようにすることを特徴とする請求項1に記載のサージ電圧保護ダイオード。
前記アバランシェ電流の増加に対する電圧の変化dV/diが、前記ｐｎ接合に対する逆バイアス印加時に流れ始める電流密度から3×１０^４A/cm²以下の領域でつねに正であるようにすることを特徴とする請求項２に記載のサージ電圧保護ダイオード。
ブレークダウン電圧における平均電界強度が最大電界強度の3/4以上であることを特徴とする請求項１〜３のいずれか一項に記載のサージ電圧保護ダイオード。
前記第1導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分と、前記第２導電型低比抵抗半導体領域の前記第1導電型又は第2導電型高比抵抗領域に接する部分の少なくとも一方の濃度勾配を所定の値として電流密度3×１０^４A/cm²での動作電圧が耐圧の25％増以下の電圧にすることを特徴とする請求項１〜４のいずれか１項に記載のサージ電圧保護ダイオード。
前記濃度勾配の所定の値がｎ領域側の濃度勾配をGn、ｐ領域側の濃度勾配をGpとし、1/G=1/Gn+1/GpにおけるGの値が1×１０^２０cm^−４以下であることを特徴とする請求項１〜５のいずれか１項に記載のサージ電圧保護ダイオード。
前記高比抵抗領域の正味の不純物濃度が1×１０^１６cm^-3以下であることを特徴とする請求項１〜６のいずれか１項に記載のサージ電圧保護ダイオード。
前記第1導電型低比抵抗半導体領域が高濃度半導体基板であり、前記第２導電型低比抵抗半導体領域が、高濃度半導体基板上に形成された第1導電型半導体エピ層表面からの不純物拡散により形成されていることを特徴とする請求項１〜７のいずれか１項に記載のサージ電圧保護ダイオード。
第1導電型低比抵抗半導体領域と第2導電型低比抵抗半導体領域と、該第１導電型低比抵抗半導体領域及び第2導電型低比抵抗半導体領域に挟まれた第１導電型または第２導電型高比抵抗領域の少なくとも一方によりｐｎ接合を形成する縦型サ−ジ電圧保護ダイオードにおいて、前記第1導電型低比抵抗半導体領域または前記第2導電型低比抵抗半導体領域の少なくとも一方が前記高比抵抗半導体領域に接する領域近傍の濃度勾配が所定の値とし、前記ｐｎ接合に対する逆バイアス印加時のブレークダウン電圧での空乏層が前記高比抵抗半導体領域全体に広がっており、かつ前記ブレークダウン電圧における平均電界強度が最大電界強度の1/2以上であり、かつ前記ブレークダウン電圧がアバランシェブレークダウン電圧であり、かつ前記電界強度の積分値∫E(J,x)dxの電流密度ｊに対する変化d｛∫E(J,x)dx｝/djが、前記アバランシェブレークダウンの発生直後におけるアバランシェ電流の電流密度から3×１０^４A/cm² 以下の電流密度領域において正の値をとることを特徴とするサージ電圧保護ダイオード。
前記サージ電圧が静電気による過電圧であることを特徴とする請求項１〜９のいずれか１項に記載のサージ電圧保護ダイオード。