JP5512581B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
順方向電圧−リーク電流特性のトレードオフを改善する半導体装置として、ショットキーバリア接合とｐｎ接合とを混在した構成（例えば、ＭＰＳ（Merged PIN Schottky Rectifier））が知られている。ＭＰＳは、ｎ形半導体領域内に形成された複数のｐ形半導体領域と、ｎ形半導体領域及びｐ形半導体領域に接するショットキーバリアメタルと、を有する。ＭＰＳにおいて逆電圧を印加すると、各ｐ形半導体領域から拡がる空乏層どうしが低電圧でピンチオフする。これにより、ショットキーバリア接合部の電界上昇を抑制して、リーク電流を抑制する。
特開２０００−２９４８０５号公報
本発明の実施形態は、順方向電圧の低減及びリーク電流の低減を図る半導体装置を提供する。
本実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の領域であって、前記第１半導体層の第１主面の側に離間して設けられた複数の第２半導体領域と、第２導電形の領域であって、前記第１半導体層の前記第１主面の側に前記複数の第２半導体領域を囲むように設けられた第３半導体領域と、前記第１半導体層及び前記複数の第２半導体領域とショットキー接合された第１電極と、第２導電形の領域であって、前記第１主面の側に前記第３半導体領域を囲むように互いに離間して設けられた複数の第５半導体領域であり、前記第１主面に沿って隣り合う前記複数の第５半導体領域の前記第１主面に沿った間隔が、前記第１主面に沿って隣り合う前記複数の第２半導体領域の前記第１主面に沿った間隔と等しく設けられた複数の第５半導体領域と、を備える。前記第１半導体層は、第１部分と、前記第１部分よりも比抵抗が低く、前記第１部分と前記第１主面とのあいだであって、前記複数の第２半導体領域のあいだ、及び前記第３半導体領域の外側に設けられた第２部分と、を有する。
第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第２及び第３半導体領域のアスペクト比について例示する図である。 第１間隔と耐圧との関係を例示する図である。 第２間隔と耐圧との関係を例示する図である。 第２間隔と耐圧との関係を例示する図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。導電形の表記に付された＋は、＋が付されていない表記よりも不純物濃度が相対的に高いことを表す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
第１の実施形態に係る半導体装置１１０は、第１導電形（ｎ形）の第１半導体層１０と、第２導電形（ｐ形）の複数の第２半導体領域２０と、第２導電形（ｐ形）の第３半導体領域３０と、第１電極４１と、を備える。
第１半導体層１０は、第１主面１０ａと、第１主面１０ａと対向する第２主面１０ｂと、を有する。ここで、本実施形態では、第１主面１０ａと第２主面１０ｂとをむすぶ方向をＺ軸方向、Ｚ軸方向と直交する方向の１つをＸ軸方向、Ｚ軸方向及びＸ軸方向と直交する方向をＹ軸方向ということにする。また、第２主面１０ｂから第１主面１０ａに向かう方向を上、その反対を下、という場合もある。
複数の第２半導体領域２０は、第１半導体層１０の第１主面１０ａの側に互いに離間して設けられる。例えば、第２半導体領域２０は、Ｙ軸方向に延設され、Ｘ軸方向に沿って所定の間隔で複数配置される。なお、第２半導体領域２０は、島状に形成され、Ｘ−Ｙ軸方向に沿って所定の間隔で複数配置されていてもよい。第２半導体領域２０と第１半導体層１０との接合はｐｎ接合になる。このｐｎ接合によってｐｎ接合ダイオードが構成される。
第３半導体領域３０は、の側に複数の第２半導体領域２０を囲むように、第１主面１０ａの側に設けられる。第３半導体領域３０は、ガードリングとして機能する。
ここで、第３半導体領域３０の内側の領域を素子領域ＡＡ、第３半導体領域３０の外側の領域を終端領域ＴＡ、ということにする。
第３半導体領域３０は、第２半導体領域２０と同じ第１主面１０ａからＺ軸方向に沿って所定の深さｄ３で形成されている。図１に例示した半導体装置１１０では、第３半導体領域３０の第１主面１０ａからＺ軸方向に沿った深さｄ３は、第２半導体領域２０の第１主面１０ａからＺ軸方向に沿った深さｄ２よりも深く設けられている。また、第３半導体領域３０のＸ方向に沿った幅ｗ３は、第２半導体領域２０のＸ方向に沿った幅ｗ２よりも広く設けられている。これらにより、第３半導体領域３０の下側隅部の曲率を大きくすることができ、電界集中を緩和して耐圧を向上できるようになる。
第１電極４１は、第１半導体層１０及び複数の第２半導体領域２０の上に設けられる。第１電極４１は、第１半導体層１０及び複数の第２半導体領域２０と、それぞれショットキー接合している。すなわち、第１電極４１は、ショットキーバリアメタルである。第１電極４１と第１半導体層１０とのショットキー接合によって、ショットキーバリアダイオードが構成される。
第１電極４１は、第３半導体領域３０の一部にも接触している。また、第１主面１０ａ上において、第３半導体領域３０の一部から終端領域ＴＡ側に絶縁膜１５が設けられている。第１電極４１は、素子領域ＡＡ側から絶縁膜１５を介して終端領域ＴＡ側まで延在して設けられている。これにより、第１電極４１に逆方向電圧が印加された際、複数の第２半導体領域２０から第３半導体領域３０の終端領域ＴＡ側まで空乏層が伸び、逆方向リーク電流が抑制され、耐圧を向上できるようになる。
半導体装置１１０において、第１半導体層１０は、例えば第６半導体領域６０の上に例えばエピタキシャル成長によって形成されている。第６半導体領域６０は、第１導電形（ｎ＋形）であって第１半導体層１０に比べて相対的に不純物濃度が高い。第６半導体領域６０の下側には、第２電極４２が設けられている。第２電極４２は、例えばカソード電極であり、第６半導体領域６０とオーミック接触している。
本実施形態に係る半導体装置１１０では、第１半導体層１０が、第１部分１１と、第２部分１２と、を有する。第２部分１２は、第１部分１１よりも比抵抗が低い領域である。第２部分１２は、第１部分１１と第１主面１０ａとのあいだであって、複数の第２半導体領域２０のあいだ、及び第３半導体領域３０の外側に設けられる。
第２部分１２は、例えば第１部分１１の上にエピタキシャル成長または不純物注入によって形成される。第２部分１２の第１主面１０ａからＺ軸方向に沿った深さｄ１２は、第２半導体領域２０の第１主面１０ａからＺ軸方向に沿った深さｄ２よりも浅い。
ここで、一例として、第１部分１１の比抵抗は０．３オーム・センチメートル（Ω・ｃｍ）であり、第２部分１２の比抵抗は０．１Ω・ｃｍ以上０．２Ω・ｃｍ以下である。なお、この比抵抗は一例であって、これに限定されるものではない。
このように、第２部分１２の比抵抗が第１部分１１の比抵抗よりも低いと、第１半導体層１０と第１電極４１とで構成されるショットキーバリアダイオードのＯＮ抵抗が下がり、順方向電圧を低減させることができる。
また、第２部分１２が第３半導体領域３０の終端領域ＴＡ側にも形成されていることで、第１電極４１に逆方向電圧を印加した際、第１半導体層１０の絶縁膜１５側の界面に反転層が発生しにくくなる。これにより、高温逆バイアス試験（例えば、１００℃程度）において、ナトリウム（Ｎａ）などの可動イオンの影響によって第１半導体層１０の絶縁膜１５側の界面に反転層が形成される現象において、界面近傍の比抵抗が低いことで反転層が発生しにくくなり、逆方向リーク電流を抑制することができる。これにより、半導体装置１１０の高温信頼性の向上を図ることができるようになる。
図２〜図３は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
先ず、図２（ａ）に表したように、支持基板である第６半導体領域６０の上に、第１半導体層１０をエピタキシャル成長させる。第６半導体領域６０には、例えば、高濃度のシリコン基板が用いられる。また、第１半導体層１０には、例えば、低濃度のシリコン基板が用いられる。第１半導体層１０の不純物濃度は、例えば２．２×１０１６ｃｍ−３であって、比抵抗は例えば０．３Ω・ｃｍ程度である。また、第１半導体層１０の厚さは、例えば５マイクロメートル（μｍ）程度である。
次に、図２（ｂ）に表したように、第１半導体層１０の第１主面１０ａ上にマスク８０を形成し、開口８０ａを設ける。そして、マスク８０の開口８０ａにボロン（Ｂ）等のｐ形不純物イオンを注入する。その後、熱拡散を行って第３半導体領域３０を形成する。第３半導体領域３０を形成したのち、マスク８０を除去する。
次に、図２（ｃ）に表したように、第１半導体層１０の第１主面１０ａ上にマスク９０を形成し、開口９０ａを設ける。そして、マスク９０の開口９０ａにＢ等のｐ形不純物イオンを注入する。その後、熱拡散を行って複数の第２半導体領域２０を形成する。第２半導体領域２０を形成したのち、マスク９０を除去する。
次に、図３（ａ）に表したように、第１半導体層１０の第１主面１０ａの例えば全面に、燐（Ｐ）等のｎ形不純物イオンを注入する。これにより、第１半導体層１０の第１主面１０ａ側に第２部分１２が形成される。第２部分１２の第１主面１０ａからＺ軸方向に沿った深さは、例えば１μｍ程度である。第２部分１２と第６半導体領域６０とのあいだの第１半導体層１０は、第１部分１１である。Ｐ等のｎ形不純物イオンが注入された第２部分１２は、第１部分１１よりも比抵抗が低くなる。本実施形態では、第２部分１２の不純物濃度を例えば８×１０１６〜３×１０１６ｃｍ−３にすることで、比抵抗を第１部分１１よりも低い０．１Ω・ｃｍ以上０．２Ω・ｃｍ以下にする。
本実施形態では、第２部分１２を形成するにあたり、第１半導体層１０の第１主面１０ａの例えば全面にイオン注入することで形成している。したがって、第２部分１２を形成するためにフォトリソグラフィ等を用いてマスクを形成する必要はない。ここで、第２半導体領域２０にもＰ等のｎ形不純物イオンが注入されるが、これにより、逆バイアス時に２０への空乏層が伸びやすくなるため耐圧が向上する。
次に、図３（ｂ）に表したように、第１主面１０ａの上の第３半導体領域３０の一部から終端領域ＴＡ側に絶縁膜１５を形成する。
その後、図３（ｃ）に表したように、第１電極４１及び第２電極４２を形成する。第１電極４１は、第１主面１０ａ側において第１半導体層１０、第２半導体領域及び第３半導体領域３０に接し、絶縁膜１５の上まで延在するように形成される。第２電極４２は、第６半導体領域６０の第１半導体層１０とは反対側に形成される。
これにより、半導体装置１１０が完成する。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
第２の実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０に比べて、第３半導体領域の深さが相違する。以下、この相違点を中心に説明する。
図４に表したように、第２の実施形態に係る半導体装置１２０において、第３半導体領域３１の第１主面１０ａからＺ軸方向に沿った深さｄ３は、第２半導体領域２０の第１主面１０ａからＺ軸方向に沿った深さｄ２とほぼ等しくなっている。すなわち、第３半導体領域３１は、第２半導体領域２０と、同一工程で形成される。
具体的には、図２（ｂ）に表した第３半導体領域３０の形成工程を省略し、図２（ｃ）に表した第２半導体領域２０の形成の際、マスク９０に開口９０ａとともに、図２（ｂ）に表した開口８０ａに相当する開口を形成する。そして、これらの開口を介して第１半導体層１０の第１主面１０ａにＢ等のｐ形不純物イオンを注入、熱拡散を行う。これにより、複数の第２半導体領域２０の形成とともに第３半導体領域３１が形成される。このように、第２半導体領域２０及び第３半導体領域３１を同一工程で形成することにより、両者が同じ深さで形成されることになる。
第２実施形態に係る半導体装置１２０によれば、第１実施形態に係る半導体装置１１０に比べて製造工程を少なくすることが可能になる。
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
第３の実施形態に係る半導体装置１３０では、第２の実施形態に係る半導体装置１２０の構成に加え、終端領域ＴＡに第５半導体領域５０が設けられている。以下、この相違点を中心に説明する。
第５半導体領域５０は、第１半導体層１０の第１主面１０ａにおける第３半導体領域３１よりも終端領域ＴＡ側に設けられている。第５半導体領域５０は、第３半導体領域３１を囲むように設けられ、第３半導体領域３１とともにガードリングとしての役目を果たす。第５半導体領域５０は、１つでもよいし、図５に表したように複数設けられていてもよい。図５では、２つの第５半導体領域５０が設けられている例を示している。
半導体装置１３０において、第５半導体領域５０の第１主面１０ａからＺ軸方向に沿った深さｄ５は、第２半導体領域２０の第１主面１０ａからＺ軸方向に沿った深さｄ２とほぼ等しくなっている。すなわち、第５半導体領域５０は、第２半導体領域２０と、同一工程で形成される。また、第３半導体領域３１が第２半導体領域２０と同一工程で形成される場合、これらと同一工程で第５半導体領域５０も形成される。
図２（ｃ）に表した第２半導体領域２０の形成の際、マスク９０に開口９０ａとともに、第５半導体領域５０に対応した開口を別途形成する。そして、これらの開口を介して第１半導体層１０の第１主面１０ａにＢ等のｐ形不純物イオンを注入、熱拡散を行う。これにより、複数の第２半導体領域２０の形成とともに第５半導体領域５０が形成される。このように、第２半導体領域２０及び第５半導体領域５０を同一工程で形成することにより、両者が同じ深さで形成されることになる。
図５に表した半導体装置１３０では、第５半導体領域５０のＸ軸方向に沿った幅ｗ５と、第２半導体領域２０のＸ軸方向に沿った幅ｗ２と、がほぼ等しく設けられている。また、第５半導体領域５０のうち最も第３半導体領域３１に近い第５半導体領域５０ａと、第３半導体領域３１と、のＸ軸方向に沿った間隔ｇ３は、第５半導体領域５０ａと、これに隣接する第５半導体領域５０ｂと、のＸ軸方向に沿った間隔ｇ５と、ほぼ等しくなっている。すなわち、図５に例示した第５半導体領域５０は、第２半導体領域２０と同じ構成になっている。
このような第３実施形態に係る半導体装置１３０によれば、第３半導体領域３１及びその外側に設けられた第５半導体領域５０によって複数本のガードリングが設けられた構成になり、耐圧を向上させることが可能になる。また、第５半導体領域５０を第２半導体領域２０と同一工程で形成すれば、第５半導体領域５０を形成するために別途工程を追加する必要なく第５半導体領域５０を形成することができる。
なお、３つ以上の第５半導体領域５０を設ける場合、各第５半導体領域５０の間隔を一定にしても、第３半導体領域から離れるにしたがって間隔を広くするようにしてもよい。
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
第４の実施形態に係る半導体装置１４０では、第３の実施形態に係る半導体装置１３０に比べて、第５半導体領域の幅及び間隔が相違する。以下、この相違点を中心に説明する。
第４の実施形態に係る半導体装置１４０において、第５半導体領域５１は、第３半導体領域３０側から順に第５半導体領域５１ａ及び５１ｂの順に設けられている。第５半導体領域５１ａのＸ軸方向に沿った幅ｗ５１ａは、第２半導体領域２０のＸ軸方向に沿った幅ｗ２よりも広い。また、幅ｗ５１ａは、第３半導体領域３０のＸ軸方向に沿った幅ｗ３よりも狭い。また、第５半導体領域５１ｂのＸ軸方向に沿った幅ｗ５１ｂは、幅ｗ５１ａよりも狭い。すなわち、第５半導体領域５１ａ、５１ｂの幅ｗ５１ａ、ｗ５１ｂは、第３半導体領域３０から離れるにしたがって狭くなる。これにより、ガードリングとして機能する第３半導体領域３０、第５半導体領域５１ａ及び５１ｂの幅ｗ３、ｗ５１ａ及びｗ５１ｂは、素子領域ＡＡから離れるにしたがって狭くなる。
また、第５半導体領域５１ａと第５半導体領域５１ｂとの第１主面１０ａに沿った最短の間隔である第２間隔ｇ５ｂは、第３半導体領域３０と第５半導体領域５１ａとの第１主面に沿った最短の間隔である第１間隔ｇ５ａよりも広い。第１間隔ｇ５ａは、第２半導体領域２０の間隔ｇ２よりも狭い。すなわち、第１間隔ｇ５ａ及び第２間隔ｇ５ｂは、第３半導体領域３０から離れるにしたがって広くなる。これにより、ガードリングとして機能する第３半導体領域３０、第５半導体領域５１ａ及び５１ｂの間隔は、素子領域ＡＡから離れるにしたがって広くなる。
このような幅及び間隔を有する第５半導体領域５１ａ及び５１ｂを形成するには、第３の実施形態に係る半導体装置１３０の第５半導体領域５０ａ及び５０ｂを形成する際に用いたマスクの開口位置及び開口サイズを変更すればよい。
半導体装置１４０では、ガードリングとして機能する第３半導体領域３０、第５半導体領域５１ａ及び５１ｂの隅部での電界の集中を徐々に緩和することができ、半導体装置１４０の耐圧を向上することが可能になる。
なお、図６に表した半導体装置１４０では、第３半導体領域３０の外側に２つの第５半導体領域５１ａ及び５１ｂを設けた例を示したが、３つ以上の第５半導体領域５１を設けるようにしてもよい。この場合であっても、上記と同様、複数の第５半導体領域５１のＸ軸方向に沿った幅を、素子領域ＡＡから離れるにしたがって順に狭くし、複数の第５半導体領域５１のＸ軸方向に沿った間隔を、素子領域ＡＡから離れるにしたがって順に広くするように構成すればよい。
図７は、第２及び第３半導体領域のアスペクト比について例示する図である。
図７では、第２及び第３半導体領域の深さに対するアスペクト比の関係を例示している。ここで、第２半導体領域２０のアスペクト比は、図６に例示した半導体装置１４０において、第２半導体領域２０のＸ軸方向に沿った幅ｗ２と、Ｚ軸方向に沿った深さｄ２と、の比である。また、第３半導体領域３０のアスペクト比は、図６に例示した半導体装置１４０において、第３半導体領域３０のＸ軸方向に沿った幅ｗ３と、Ｚ軸方向に沿った深さｄ３と、の比である。
図７は、第１部分１１が０．３Ω・ｃｍの場合であり、第２半導体領域２０のアスペクト比で現実的な値としては、１．００以上１．８２以下である。また、第３半導体領域３０のアスペクト比は、０．４５以上０．６０以下である。すなわち、本実施形態では、第２半導体領域２０のアスペクト比を１．０以上にするとともに、いずれの深さであっても、第３半導体領域３０のアスペクト比を第２半導体領域２０のアスペクト比よりも小さくしている。
これにより、素子領域ＡＡにおいて、順方向電圧を低く、リーク電流を小さくすることができる半導体装置１４０を提供することができる。また、第２半導体領域２０よりも第３半導体領域３１のアスペクト比を小さく、すなわち幅を広くすることで、終端耐圧の向上とアバランシェ耐量を高くすることができる。
図８は、第１間隔と耐圧との関係を例示する図である。
図８では、図６に例示した半導体装置１４０における第２間隔ｇ５ｂを一定（０．７５μｍ）にして、第１間隔ｇ５ａを変化させた場合の耐圧を計算したシミュレーション結果を示している。ここで、第１間隔が０μｍのデータは、第５半導体領域５１が設けられていない場合の計算結果である。
第５半導体領域５１が設けられていない場合に比べ、第５半導体領域５１を設けることで耐圧が向上することが分かる。一例として、６０Ｖ耐圧の半導体装置１４０では、第１間隔ｇ５ａは、０．０５μｍ以上２．０μｍ以下であればよい。さらに、十分な耐圧の向上を得るには、第１間隔ｇ５ａが、０．０５μｍ以上０．９μｍ以下であることが好ましい。
図９及び図１０は、第２間隔と耐圧との関係を例示する図である。
図９では、６０ボルト（Ｖ）程度の耐圧を有する構成の場合、図１０では、１００Ｖ程度の耐圧を有する構成の場合を例示している。耐圧レベルの相違は、第１半導体層１０の比抵抗及びＺ軸方向に沿った厚さの相違によるものである。いずれも、図６に例示した半導体装置１４０における第１間隔ｇ５ａを一定（０．３５μｍ）にして、第２間隔ｇ５ｂを変化させた場合の耐圧を測定した結果を示している。
図９において、第２間隔ｇ５ｂが０μｍのデータは、第５半導体領域５１が設けられていない場合の計算結果である。６０Ｖ程度の耐圧を有する半導体装置１４０では、第５半導体領域５１を設けることで、設けない場合に比べて耐圧が１０Ｖ程度上昇する。また、十分な耐圧の向上を得るには、第２間隔ｇ５ｂが、０．５μｍ以上１．８μｍ以下であることが好ましい。
また、図１０に表したように、１００Ｖ程度の耐圧を有する半導体装置１４０において、十分な耐圧の向上を得るには、第２間隔ｇ５ｂが１．２μｍ以上２．２μｍ以下であることが好ましい。
以上説明したように、実施形態に係る半導体装置１１０、１２０、１３０及び１４０によれば、ショットキーバリア接合とｐｎ接合とを混在したダイオードとして、順方向電圧の低減及びリーク電流の低減を図ることができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体層、１０ａ…第１主面、１０ｂ…第２主面、１１…第１部分、１２…第２部分、１５…絶縁膜、２０…第２半導体領域、３０，３１…第３半導体領域、４１…第１電極、４２…第２電極、５０，５０ａ，５０ｂ，５１，５１ａ…第５半導体領域、６０…第６半導体領域、１１０，１２０，１３０，１４０…半導体装置、ＡＡ…素子領域、ＴＡ…終端領域、ｇ５ａ…第１間隔、ｇ５ｂ…第２間隔

Claims (10)

  1. 第１導電形の第１半導体層と、
    第２導電形の領域であって、前記第１半導体層の第１主面の側に離間して設けられた複数の第２半導体領域と、
    第２導電形の領域であって、前記第１半導体層の前記第１主面の側に前記複数の第２半導体領域を囲むように設けられた第３半導体領域と、
    前記第１半導体層及び前記複数の第２半導体領域とショットキー接合された第１電極と、
    第２導電形の領域であって、前記第１主面の側に前記第３半導体領域を囲むように互いに離間して設けられた複数の第５半導体領域であり、前記第１主面に沿って隣り合う前記複数の第５半導体領域の前記第１主面に沿った間隔が、前記第１主面に沿って隣り合う前記複数の第２半導体領域の前記第１主面に沿った間隔と等しく設けられた複数の第５半導体領域と、
    を備え、
    前記第１半導体層は、
    第１部分と、
    前記第１部分よりも比抵抗が低く、前記第１部分と前記第１主面とのあいだであって、前記複数の第２半導体領域のあいだ、及び前記第３半導体領域の外側に設けられた第２部分と、
    を有することを特徴とする半導体装置。
  2. 前記第１電極は、前記第１半導体層及び前記複数の第２半導体領域の上から前記第３半導体領域の上まで延設されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体領域の前記第１主面からの深さは、前記第２半導体領域の前記第１主面からの深さよりも深いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第３半導体領域の前記第１主面からの深さは、前記第２半導体領域の前記第１主面からの深さと等しいことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第２部分の前記第１主面からの深さは、前記第２半導体領域の前記第１主面からの深さよりも浅いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域と前記第５半導体領域との前記第１主面に沿った最短の間隔である第１間隔は、前記複数の第５半導体領域の前記第１主面に沿った最短の間隔である第２の間隔よりも短いことを特徴とする請求項１記載の半導体装置。
  7. 前記第１間隔は、０．０５マイクロメートル以上２．０マイクロメートル以下であることを特徴とする請求項６記載の半導体装置。
  8. 前記第２間隔は、０．５マイクロメートル以上２．２マイクロメートル以下であることを特徴とする請求項６または７に記載の半導体装置。
  9. 第２電極と、
    前記第２電極と、前記第１半導体層の前記第１主面とは反対側の第２主面と、のあいだに設けられ、前記第１半導体層よりも不純物濃度が高い第６半導体領域と、
    をさらに備えたことを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第２電極は、前記第６半導体領域とオーミック接触していることを特徴とする請求項９記載の半導体装置。
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