KR20150074185A - 반도체 디바이스의 제조 방법 - Google Patents

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KR20150074185A
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가츠미 스즈키
쇼지 미즈노
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도요타 지도샤（주）
가부시키가이샤 덴소
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Abstract

반도체 디바이스의 제조 방법은 : 제 1 범위 및 제 2 범위를 포함하는 표면을 갖는 드리프트 층의 제 1 범위에 제 1 트렌치를 형성하는 공정; 제 1 트렌치를 형성한 후에 드리프트 층의 표면에 p 형 베이스 층의 결정을 성장시키는 공정; 및 베이스 층의 표면에 n 형 소스 층의 결정을 성장시키는 공정을 포함한다. 드리프트 층, 베이스 층, 및 소스 층의 재료는 와이드 갭 반도체이다.

Description

반도체 디바이스의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 명세서에 개시된 기술은, 와이드 갭 반도체를 재료로 사용하는 반도체 디바이스의 제조 방법에 관한 것이다.
탄화규소, 질화갈륨 등의 와이드 갭 반도체는, 저손실과 함께 고온에서 안정적으로 동작가능한 반도체 디바이스를 실현하기 위한 재료로서 공지되어 있다. 그러나, 와이드 갭 반도체를 재료로 사용하는 반도체 디바이스는 이온 주입을 이용함으로써 도펀트를 고농도로 도입하는 것이 어렵다는 문제를 갖는다. 따라서, 일본 특허출원 공보 제2008-118011호 및 일본 특허출원 공보 제2010-258387호에는, p 형 베이스 층들 및 n 형 소스 층들을 결정 성장에 의해 형성하는 기술들이 개시되어 있다.
본 명세서의 목적은 와이드 갭 반도체를 재료로 사용하는 반도체 디바이스의 제조 방법을 제공하는 것이다.
본 명세서에 개시된 반도체 디바이스의 제조 방법은 : 반도체 층에 제 1 트렌치를 형성하는 공정으로서, 반도체 층은 제 1 범위 (area) 및 제 2 범위를 포함하는 표면을 갖고, 제 1 트렌치는 반도체 층의 표면의 제 1 범위에 형성되는, 상기 제 1 트렌치를 형성하는 공정; 제 1 트렌치를 형성한 후에 반도체 층의 표면에 제 1 도전형의 베이스 층의 결정을 성장시키는 공정; 및 베이스 층의 표면에 제 2 도전형의 소스 층의 결정을 성장시키는 공정을 포함한다. 반도체 층, 베이스 층, 및 소스 층의 재료들은 와이드 갭 반도체이다. 설명에서, "반도체 층, 베이스 층, 및 소스 층의 재료들은 와이드 갭 반도체이다" 라는 표현은 동일한 타입의 와이드 갭 반도체가 재료들로 사용되는 구성 (configuration) 들, 및 상이한 타입들의 와이드 갭 반도체들이 재료들로 사용되는 구성들을 포함한다. 본 명세서에 개시된 제조 방법은 베이스 층 및 소스 층의 결정들을 성장시키기 전에, 제 1 트렌치가 반도체 층의 표면의 제 1 범위에 형성된다는 특징을 갖는다. 제 1 트렌치를 형성함으로써, 와이드 갭 반도체를 재료로 사용하는 유용한 반도체 디바이스가 제조될 수 있다.
도 1 은 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 2 는 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 3 은 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 4 는 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 5 는 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 6 은 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 7 은 제 1 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 8 은 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 9 는 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 10 은 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 11 은 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 12 는 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 13 은 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 14 는 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 15 는 제 1 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 16 은 제 2 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 17 은 제 2 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 18 은 제 2 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 19 는 제 2 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 20 은 제 2 실시형태에 따른 반도체 디바이스에서 트렌치 게이트를 용이하게 제조하는 이점을 설명하기 위한 도면을 도시한다.
도 21 은 제 2 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 22 는 제 2 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 23 은 제 2 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 24 는 제 2 실시형태의 변형예에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 25 는 제 3 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 26 은 제 3 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 27 은 제 3 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
도 28 은 제 3 실시형태에 따른 반도체 디바이스의 일 제조 공정 중의 주요부의 단면도를 모식적으로 도시한다.
이하, 본 명세서에 개시된 기술의 일부 이점들이 요약된다. 이하 설명된 사항들은 독립적으로 기술적 유용성을 갖는다.
(특징 1) 본 명세서에 개시된 하나의 제조 방법은, 와이드 갭 반도체를 반도체 재료로 사용하는 반도체 디바이스를 제조하는데 이용된다. 와이드 갭 반도체는 실리콘의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체이며, 예들은 탄화규소, 질화갈륨, 및 다이아몬드이다. 반도체 디바이스에는, 예를 들어 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 또는 IGBT (Insulated Gate Bipolar Transistor) 가 사용된다.
(특징 2) 본 명세서에 개시된 반도체 디바이스의 제조 방법은, 제 1 범위 (area) 및 제 2 범위를 포함하는 표면을 갖는 반도체 층에 제 1 트렌치를 형성하는 공정을 포함한다. 제 1 트렌치는 반도체 층의 표면의 제 1 범위에 형성된다. 방법은 반도체 층의 표면에 제 1 도전형의 베이스 층의 결정을 성장시키는 공정, 및 베이스 층의 표면에 제 2 도전형의 소스 층의 결정을 성장시키는 공정을 더 포함한다. 설명에서, "일 컴포넌트를 다른 컴포넌트 위에 성장시키는 것" 의 표현은 그 일 컴포넌트가 다른 컴포넌트 바로 위에 형성되는 구성들, 그리고 또한 그 일 컴포넌트가 또 다른 컴포넌트가 사이에 개재된 채로 다른 컴포넌트 상방에 형성되는 구성들을 포함한다. 동일한 해석이 "일 컴포넌트를 다른 컴포넌트 위에 잔존시키는 것", "일 컴포넌트를 다른 컴포넌트 위에 형성하는 것", 및 "다른 컴포넌트 위에 존재하는 컴포넌트" 의 표현에 적용된다. 베이스 층의 결정을 성장시키기 전에 다른 층이 형성될 수도 있고, 베이스 층과 소스 층 사이에 다른 층이 형성될 수도 있다. 반도체 층의 표면은 제 1 범위 및 제 2 범위에 더하여 다른 범위를 가질 수도 있다. 예를 들어, 반도체 층의 표면은 반도체 디바이스의 소자 영역 (element region) 에 대응하는 위치들에 제 1 범위 및 제 2 범위를 가질 수도 있고, 반도체 층의 종단 영역에 대응하는 위치들에 다른 범위들을 가질 수도 있다. 베이스 층은 또한 바디 층으로도 지칭된다. 소스 층은 또한 에미터 층으로도 지칭된다.
(특징 3) 본 명세서에 개시된 반도체 디바이스의 제조 방법의 일 예는, 반도체 층의 표면의 제 2 범위 위에 존재하고 있는 소스 층 및 베이스 층의 적어도 일부를 관통함으로써 반도체 층을 노출시키기 위한 제 2 트렌치를 형성하는 공정, 및 제 2 트렌치 내에 절연 트렌치 게이트를 형성하는 공정을 더 포함할 수도 있다. 이 제조 방법에 따르면, 반도체 디바이스는, 절연 트렌치 게이트 주위에 깊은 베이스 층이 배치되는 구성을 갖게 되기 때문에, 고전압 반도체 디바이스가 얻어질 수 있다.
(특징 4) 특징 3 에 따른 제조 방법은, 제 2 트렌치를 형성하기 전에 소스 층의 표면에 마스크 층을 형성하는 공정, 및 마스크 층의 표면으로부터 소정 두께를 에칭함으로써 반도체 층의 표면의 제 1 범위 위에 마스크 층을 선택적으로 잔존시키는 공정을 더 포함할 수도 있다. 이 경우에, 제 2 트렌치를 형성하는 공정에서, 제 2 트렌치는 마스크 층을 마스크로 사용함으로써 형성된다. 이 제조 방법에 따르면, 마스크 층은 제 1 트렌치의 구성이 반영되는 트렌치를 이용함으로써 선택적으로 패터닝될 수 있다. 따라서, 이 제조 방법에 따르면, 마스크 층을 패터닝하기 위한 포토 마스크가 필요하지 않기 때문에, 반도체 디바이스가 저비용으로 제조될 수 있다.
(특징 5) 특징 3 또는 특징 4 에 따른 제조 방법은, 반도체 층의 제 1 범위 위에 존재하는 소스 층의 적어도 일부를 에칭함으로써 베이스 층을 노출시키는 공정, 및 노출된 베이스 층과 접하고 있는 소스 전극을 형성하는 공정을 더 포함할 수도 있다.
(특징 6) 본 명세서에 개시된 반도체 디바이스의 제조 방법의 일 예는, 반도체 층의 표면의 제 1 범위 위에 존재하고 있는 소스 층 및 베이스 층의 적어도 일부를 관통함으로써 반도체 층을 노출시키기 위한 제 3 트렌치를 형성하는 공정, 및 제 3 트렌치 내에 절연 트렌치 게이트를 형성하는 공정을 더 포함할 수도 있다.
(특징 7) 특징 6 에 따른 제조 방법에 있어서, 제 3 트렌치를 형성하는 공정에서, 제 3 트렌치는 깊이 방향을 따라 연장되는 소스 층이 제 3 트렌치의 측면에 잔존하도록 형성될 수도 있다. 이 제조 방법에 따르면, 소스 층은 절연 트렌치 게이트의 측면을 따라 깊은 위치까지 형성되기 때문에, 절연 트렌치 게이트를 형성할 때의 트렌치 게이트 전극의 에칭량의 변화 (variation) 의 영향이 억제될 수 있다.
(특징 8) 특징 6 에 따른 제조 방법에 있어서, 제 3 트렌치를 형성하는 공정에서, 제 3 트렌치는 깊이 방향으로 연장되는 소스 층이 제 3 트렌치의 측면에 잔존하지 않도록 형성될 수도 있다. 이 제조 방법에 따르면, 베이스 층은 절연 트렌치 게이트의 측면을 따라 깊은 위치까지 형성되기 때문에, 래치 업 (latch up) 이 억제될 수 있다.
(특징 9) 특징 6 내지 특징 8 중 임의의 하나의 특징에 따른 제조 방법은, 반도체 층의 표면의 제 2 범위 위에 존재하는 소스 층의 적어도 일부를 에칭함으로써 베이스 층을 노출시키는 공정, 및 노출된 베이스 층과 접하고 있는 소스 전극을 형성하는 공정을 더 포함할 수도 있다.
(특징 10) 본 명세서에 개시된 반도체 디바이스의 제조 방법의 일 예는, 소스 층의 표면으로부터 소정 두께를 에칭함으로써 반도체 층의 표면의 제 1 범위 위에 소스 층 및 베이스 층을 선택적으로 잔존시키는 공정, 및 반도체 층의 제 1 범위 위에 잔존한 베이스 층에 대향하는 절연 플래너 (planar) 게이트를 형성하는 공정을 더 포함할 수도 있다. 이 제조 방법에 따르면, 플래너형의 반도체 디바이스가 제조될 수 있다.
이제, 본 발명의 대표적인 비제한적인 예들이 첨부된 도면들을 참조하여 더욱 상세히 설명될 것이다. 이 상세한 설명은 단지 본 교시들의 바람직한 양태들을 실시하기 위한 추가 상세들을 당업자에게 교시하도록 의도될 뿐이며, 본 발명의 범위를 한정하도록 의도되지 않는다. 더욱이, 이하 개시된 추가적인 특징들 및 교시들 각각은 향상된 반도체 디바이스들은 물론 이들에 대한 제조 방법들을 제공하기 위해 다른 특징들 및 교시들과 별개로 또는 이들과 함께 활용될 수도 있다.
더욱이, 다음의 상세한 설명에 개시된 특징들 및 단계들의 조합들이 가장 일반적인 의미에서 본 발명을 실시하기 위해 필요한 것은 아닐 수도 있으며, 대신에 단지 본 발명의 대표적인 예들을 특별히 설명하기 위해 교시된다. 더욱이, 다양한 독립 및 종속항들은 물론, 상기 설명된 및 이하 설명된 대표적인 예들의 다양한 특징들은, 본 교시들의 추가적인 유용한 실시형태들을 제공하기 위하여 구체적으로 및 명확히 열거되지 않는 방식들로 조합될 수도 있다.
설명 및/또는 청구항들에 개시된 모든 특징들은 실시형태들 및/또는 청구항들의 특징들의 구성요소 (composition) 들에 독립적인, 청구 요지를 제한할 목적은 물론, 원본 기재 개시 (original written disclosure) 의 목적을 위해 서로 별개로 및 독립적으로 개시되도록 의도된다. 또한, 엔티티들의 그룹들의 모든 값 범위들 또는 표시들은 청구 요지를 제한할 목적은 물론, 원본 기재 개시의 목적을 위해 모든 가능한 중간 값 또는 중간 엔티티를 개시하도록 의도된다.
이하, MOSFET 의 제조 방법이 도면들을 참조하여 설명된다. 공통 참조 부호들이 각 실시형태에 공통인 구성 엘리먼트들에 붙여지며, 공통 구성 엘리먼트들의 설명들은 적절한 경우 생략된다.
(제 1 실시형태) 제 1 실시형태의 MOSFET 의 제조 방법에 따르면, 우선, 도 1 에 도시한 바와 같이, n+ 형 기판 (10) 및 n 형 드리프트 층 (11) 을 적층함으로써 형성된 반도체 층이 준비된다. 기판 (10) 은 면방위가 (0001) 인 탄화규소 기판이다. 탄화규소의 드리프트 층 (11) 은 에피택셜 성장 기술을 이용함으로써 기판 (10) 으로부터 결정을 성장시켜 형성된다. 드리프트 층 (11) 의 표면 (11a) 은 제 1 범위 (1A) 및 제 2 범위 (2A) 를 포함한다.
도 2 에 도시한 바와 같이, 제 1 트렌치 (21) 가 에칭 기술을 이용함으로써 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 형성된다. 제 1 트렌치 (21) 는 드리프트 층 (11) 의 표면 층에 있어서 소정 깊이를 갖는다.
다음에, 도 3 에 도시한 바와 같이, 에피택셜 성장 기술을 이용함으로써 드리프트 층 (11) 의 표면 (11a) 에는 탄화규소의 p 형 베이스 층 (12) 및 탄화규소의 n+ 형 소스 층 (13) 의 결정들이 성장된다. 베이스 층 (12) 을 에피택셜 성장시키기 전에, 드리프트 층 (11) 보다 더 높은 불순물 농도를 갖는 n 형 전류 분산 층이 드리프트 층 (11) 과 베이스 층 (12) 사이에 에피택셜 성장될 수도 있다. 베이스 층 (12) 및 소스 층 (13) 은 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 와 제 2 범위 (2A) 양자를 커버한다. 특히, 베이스 층 (12) 및 소스 층 (13) 은 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 있어서, 제 1 트렌치 (21) 내에 형성되고, 제 1 트렌치 (21) 의 구성에 의존하여 깊이 방향으로 연장되는 부분들을 갖는다. 제 1 트렌치 (21) 의 구성이 반영되는 트렌치 (21a) 가 드리프트 층 (11) 의 제 1 범위 (1A) 에 대응하는 범위에 형성된다.
다음에, 도 4 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 에 도달하는 제 2 트렌치 (22) 가 드리프트 층 (11) 의 표면 (11a) 의 제 2 범위 (2A) 위에 존재하는 베이스 층 (12) 및 소스 층 (13) 의 일부를 관통함으로써 형성된다. 제 2 트렌치 (22) 는 제 1 트렌치 (21) 보다 더 얕게 형성된다. 따라서, 제 2 트렌치 (22) 의 바닥면은 제 1 트렌치 (21) 내에 형성되는 베이스 층 (12) 의 위치보다 더 얕다.
다음에, 도 5 에 도시한 바와 같이, 절연 트렌치 게이트 (30) 가 제 2 트렌치 (22) 내에 형성된다. 구체적으로, 열 산화 기술을 이용함으로써 제 2 트렌치 (22) 의 내벽에 산화 실리콘의 게이트 절연 막 (32) 을 형성한 후에, 폴리실리콘의 트렌치 게이트 전극 (31) 이 기상 증착 기술 (vapor deposition technique) 을 이용함으로써 제 2 트렌치 (22) 내에 충진된다.
다음에, 도 6 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 위에 존재하는 소스 층 (13) 의 일부가 제거되고, 베이스 층 (12) 이 노출된다. 본 예에서는, 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 위에 존재하는 소스 층 (13) 중, 깊이 방향을 따라 연장되는 모든 부분들이 제거된다.
다음에, 도 7 에 도시한 바와 같이, 소스 층 (13) 및 베이스 층 (12) 과 옴 접촉하고 있는 소스 전극 (33) 이 기상 증착 기술을 이용함으로써 형성된다. 일 예에서, 소스 전극 (33) 의 재료는 니켈 또는 니켈 실리사이드이다.
최종으로, 기판 (10) 의 이면에는 드레인 전극 (미도시) 이 형성되고, MOSFET 이 완성된다. 이렇게 하여, 상기 제조 방법에 따르면, 이온 주입 기술에 지나치게 의존하지 않고 탄화규소를 재료로 사용하는 MOSFET 이 제조될 수 있다. 게다가, 상기 제조 방법에 의해 제조된 MOSFET 은, MOSFET 이 드리프트 층 (11) 및 베이스 층 (12) 이 드리프트 층 (11) 의 표면 층 부분에서 횡방향 (lateral direction) 을 따라 교대로 배치되는 구성을 갖는다는 특징을 갖는다. 따라서, MOSFET 이 오프일 때, 드리프트 층 (11) 의 표면부는 베이스 층 (12) 으로부터 횡방향으로 연장된 공핍층에 의해 충분히 공핍화되고, 절연 내력 (dielectric strength) 이 향상된다. 특히, 베이스 층 (12) 은 절연 트렌치 게이트 (30) 보다 더 깊게 제공되기 때문에, 절연 트렌치 게이트 (30) 의 바닥부에서의 전계 집중이 완화되고, 절연 트렌치 게이트 (30) 의 게이트 절연 막 (32) 의 파괴 (breakdown) 가 억제될 수 있다.
(변형예) 다음에, 제 1 실시형태에 따른 MOSFET 의 제조 방법의 변형예가 설명된다. 도 8 에 도시한 바와 같이, n+ 형 기판 (10) 및 n 형 드리프트 층 (11) 을 적층함으로써 형성된 반도체 층을 준비한 후에, 제 1 트렌치 (121) 가 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 형성된다. 제 1 트렌치 (121) 는 드리프트 층 (11) 의 표면 층 부분에 있어서 소정 깊이를 갖는다.
다음에, 도 9 에 도시한 바와 같이, 에피택셜 성장 기술을 이용함으로써 드리프트 층 (11) 의 표면 (11a) 에는, 탄화규소의 p 형 베이스 층 (112) 및 탄화규소의 n+ 형 소스 층 (113) 의 결정들이 성장된다. 베이스 층 (112) 을 에피택셜 성장시키기 전에, 드리프트 층 (11) 보다 더 높은 불순물 농도를 갖는 n 형 전류 분산 층이 드리프트 층 (11) 과 베이스 층 (112) 사이에 에피택셜 성장될 수도 있다. 베이스 층 (112) 및 소스 층 (113) 은 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 와 제 2 범위 (2A) 양자를 커버한다. 특히, 베이스 층 (112) 및 소스 층 (113) 은 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 있어서, 제 1 트렌치 (121) 내에 형성되고, 제 1 트렌치 (121) 의 구성에 의존하여 깊이 방향을 따라 연장되는 부분들을 갖는다. 제 1 트렌치 (121) 의 구성이 반영되는 트렌치 (121a) 가 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 대응하는 범위에 형성된다.
다음에, 도 10 에 도시한 바와 같이, 마스크 층 (40) 이 CVD 기술을 이용함으로써 소스 층 (113) 의 표면에 형성된다. 마스크 층 (40) 은, 제 1 트렌치 (121) 의 구성이 반영되는 트렌치 (121a) 내에 충진된다. 일 예에서, 마스크 층 (40) 의 재료는 산화 실리콘이다.
다음에, 도 11 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 마스크 층 (40) 의 상부 부분이 표면으로부터 소정 두께만큼 제거된다. 구체적으로, 드라이 에칭 기술을 이용함으로써, 마스크 층 (40) 은 드리프트 층 (11) 의 표면 (11a) 의 제 2 범위 (2A) 위에 존재하는 소스 층 (113) 이 노출될 때까지 제거된다. 이렇게 하여, 드리프트 층 (11) 에 제 1 트렌치 (121) 를 형성함으로써, 제 1 트렌치 (121) 의 구성이 반영되는 트렌치 (121a) 내에 마스크 층 (40) 을 선택적으로 잔존시킬 수 있다.
다음에, 도 12 에 도시한 바와 같이, 제 2 트렌치 (122) 가 마스크 층 (40) 을 마스크로 사용함으로써 형성되고, 드리프트 층 (11) 이 노출된다. 제 2 트렌치 (122) 를 형성한 후에, 마스크 층 (40) 은 제거된다.
다음에, 도 13 에 도시한 바와 같이, 절연 트렌치 게이트 (130) 가 제 2 트렌치 (122) 내에 형성된다. 구체적으로, 산화 실리콘의 게이트 절연 막 (132) 이 열 산화 기술 또는 CVD 기술을 이용함으로써 제 2 트렌치 (122) 의 내벽에 형성된 후에, 폴리실리콘의 트렌치 게이트 전극 (131) 이 기상 증착 기술을 이용함으로써 제 2 트렌치 (122) 내에 충진된다.
다음에, 도 14 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 의 표면의 제 1 범위 (1A) 위에 존재하는 소스 층 (113) 의 일부가 에칭되고, 베이스 층 (112) 이 노출된다.
다음에, 도 15 에 도시한 바와 같이, 기상 증착 기술을 이용함으로써, 소스 층 (113) 및 베이스 층 (112) 과 옴 접촉하고 있는 소스 전극 (133) 이 형성된다. 일 예에서, 소스 전극 (133) 의 재료는 니켈 또는 니켈 실리사이드이다.
최종으로, 기판 (10) 의 이면에는 드레인 전극 (미도시) 이 형성되고, MOSFET 이 완성된다. 상기 변형예의 제조 방법에 따르면, 탄화규소를 재료로 사용하는 MOSFET 은 이온 주입 기술을 분명히 이용하지 않고 제조될 수 있다. 상기 변형예의 제조 방법에 따르면, 마스크 층 (40) 은 제 1 트렌치 (121) 의 구성이 반영되는 트렌치 (121a) 를 이용함으로써 선택적으로 패터닝될 수 있다 (도 11 참조). 따라서, 본 제조 방법에서는, 마스크 층 (40) 을 패터닝하기 위한 포토 마스크가 필요하지 않기 때문에, MOSFET 이 저비용으로 제조될 수 있다.
(제 2 실시형태) 제 2 실시형태의 MOSFET 의 제조 방법은 드리프트 층 (11) 의 표면 (11a) 위에의 베이스 층 (12) 및 소스 층 (13) 의 형성까지는, 제 1 실시형태의 MOSFET 의 제조 방법과 동일하다 (도 1 내지 도 3 참조).
다음에, 도 16 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 에 도달하는 제 3 트렌치 (23) 가 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 존재하는 베이스 층 (12) 및 소스 층 (13) 의 일부를 관통함으로써 형성된다. 제 3 트렌치 (23) 는, 깊이 방향을 따라 연장되는 소스 층 (13) 이제 3 트렌치 (23) 의 측면에 잔존하도록 형성된다. 즉, 제 3 트렌치 (23) 는 제 1 트렌치 (21) 내에 형성된 소스 층 (13) 의 바닥면의 일부가 잔존하고 있도록 형성된다.
다음에, 도 17 에 도시한 바와 같이, 절연 트렌치 게이트 (230) 가 제 3 트렌치 (23) 내에 형성된다. 구체적으로, 산화 실리콘의 게이트 절연 막 (232) 이 열 산화 기술을 이용함으로써 제 3 트렌치 (23) 의 내벽에 형성된 후에, 폴리실리콘의 트렌치 게이트 전극 (231) 이 기상 증착 기술을 이용함으로써 제 3 트렌치 (23) 내에 충진된다.
다음에, 도 18 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 의 표면 (11a) 의 제 2 범위 (2A) 위에 존재하는 소스 층 (13) 의 일부가 에칭되고, 베이스 층 (12) 이 노출된다.
다음에, 도 19 에 도시한 바와 같이, 기상 증착 기술을 이용함으로써, 소스 층 (13) 및 베이스 층 (12) 과 옴 접촉하고 있는 소스 전극 (233) 이 형성된다. 일 예에서, 소스 전극 (233) 의 재료는 니켈 또는 니켈 실리사이드이다.
최종으로, 기판 (10) 의 이면에는 드레인 전극 (미도시) 이 형성되고, MOSFET 이 완성된다. 상기 제조 방법에 따르면, 탄화규소를 재료로 사용하는 MOSFET 이 이온 주입 기술을 분명히 이용하지 않고 제조될 수 있다. 상기 제조 방법에 의해 제조된 MOSFET 에 따르면, 소스 층 (13) 은 제 3 트렌치 (23) 의 측면의 깊은 위치까지 존재한다. 도 20 에 도시한 바와 같이, 제 3 트렌치 (23) 내에 트렌치 게이트 전극 (231) 을 선택적으로 충진하기 위해, 제 3 트렌치 (23) 이외의 부분에 퇴적된 트렌치 게이트 전극 (231) 이 에칭될 필요가 있다. 예를 들어, 폴리실리콘의 트렌치 게이트 전극 (231) 을 에칭하기 위해서는, 염소계 가스 (chlorine gas) 가 사용된다. 그러나, 폴리실리콘의 에칭 레이트가 높기 때문에, 제 3 트렌치 (23) 내의 트렌치 게이트 전극 (231) 이 에칭되는 깊이 (231A) 의 변화가 크다. 상기 제조 방법에 의해 제조된 MOSFET 에 따르면, 소스 층 (13) 은 제 3 트렌치 (23) 의 측면의 깊은 위치까지 존재하기 때문에, 제 3 트렌치 (23) 내의 트렌치 게이트 전극 (231) 이 에칭되는 깊이 (231A) 의 변화의 영향이 억제될 수 있다.
(변형예) 다음에, 제 2 실시형태에 따른 MOSFET 의 제조 방법의 변형예가 설명된다. 도 21 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 에 도달하는 제 3 트렌치 (123) 가 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 에 존재하는 베이스 층 (12) 및 소스 층 (13) 의 일부를 관통함으로써 형성된다. 제 3 트렌치 (123) 는, 깊이 방향을 따라 연장되는 소스 층 (13) 이 제 3 트렌치 (123) 의 측면에 잔존하고 있지 않도록 형성된다. 즉, 제 3 트렌치 (123) 는, 제 1 트렌치 (21) 내에 형성된 소스 층 (13) 의 바닥면이 남아있지 않도록 형성된다.
다음에, 도 22 에 도시한 바와 같이, 절연 트렌치 게이트 (330) 가 제 3 트렌치 (123) 내에 형성된다. 구체적으로, 산화 실리콘의 게이트 절연 막 (332) 이 열 산화 기술을 이용함으로써 제 3 트렌치 (123) 의 내벽에 형성된 후에, 폴리실리콘의 트렌치 게이트 전극 (331) 이 기상 증착 기술을 이용함으로써 제 3 트렌치 (123) 내에 충진된다.
다음에, 도 23 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 의 표면 (11a) 의 제 2 범위 (2A) 위에 존재하는 소스 층 (13) 의 일부가 에칭되고, 베이스 층 (12) 이 노출된다.
다음에, 도 24 에 도시한 바와 같이, 기상 증착 기술을 이용함으로써, 소스 층 (13) 및 베이스 층 (12) 과 옴 접촉하고 있는 소스 전극 (333) 이 형성된다. 일 예에서, 소스 전극 (333) 의 재료는 니켈 또는 니켈 실리사이드이다.
최종으로, 기판 (10) 의 이면에는 드레인 전극 (미도시) 이 형성되고, MOSFET 이 완성된다. 상기 변형예의 제조 방법에 따르면, 탄화규소를 재료로 사용하는 MOSFET 이 이온 주입 기술을 분명히 이용하지 않고 제조될 수 있다. 게다가, 상기 변형예의 제조 방법에 의해 제조된 MOSFET 에 따르면, 베이스 층 (12) 은 제 3 트렌치 (123) 의 측면의 위치까지 존재하기 때문에, 래치 업을 억제하는 효과가 높다.
(제 3 실시형태) 제 3 실시형태의 MOSFET 의 제조 방법은, 드리프트 층 (11) 의 표면 (11a) 위에의 베이스 층 (12) 및 소스 층 (13) 의 형성까지는, 제 1 실시형태의 MOSFET 의 제조 방법과 동일하다 (도 1 내지 도 3 참조).
다음에, 도 25 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 소스 층 (13) 은 표면으로부터 소정 두께만큼 에칭된다. 구체적으로, 염소계를 재료로 사용하는 드라이 에칭 기술을 이용함으로써, 소스 층 (13), 베이스 층 (12), 및 드리프트 층 (11) 은, 소스 층 (13) 및 베이스 층 (12) 이 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 위에 선택적으로 잔존하고 있을 때까지 제거된다.
다음에, 도 26 에 도시한 바와 같이, 소스 층 (13) 의 일부가 노출된 상태에서, 소스 층 (13), 베이스 층 (12), 및 드리프트 층 (11) 에 대향하는 절연 플래너 게이트 (430) 가 형성된다. 구체적으로, 산화 실리콘의 게이트 절연 막 (432) 이 열 산화 기술을 이용함으로써 소스 층 (13), 베이스 층 (12), 및 드리프트 층 (11) 의 표면들에 형성된 후에, 폴리실리콘의 플래너 게이트 전극 (431) 이 기상 증착 기술을 이용함으로써 게이트 절연 막 (432) 위에 형성된다.
다음에, 도 27 에 도시한 바와 같이, 에칭 기술을 이용함으로써, 드리프트 층 (11) 의 표면 (11a) 의 제 1 범위 (1A) 위에 존재하는 소스 층 (13) 의 일부가 에칭되고, 베이스 층 (12) 이 노출된다.
다음에, 도 28 에 도시한 바와 같이, 기상 증착 기술을 이용함으로써, 소스 층 (13) 및 베이스 층 (12) 과 옴 접촉하고 있는 소스 전극 (433) 이 형성된다. 일 예에서, 소스 전극 (433) 의 재료는 니켈 또는 니켈 실리사이드이다.
다음에, 기판 (10) 의 이면에는 드레인 전극 (미도시) 이 형성되고, MOSFET 이 완성된다. 상기 제조 방법에 따르면, 탄화규소를 재료로 사용하는 MOSFET 이 이온 주입 기술을 분명히 이용하지 않고 제조될 수 있다. 게다가, 상기 제조 방법에 의해 제조된 MOSFET 에 따르면, 절연 플래너 게이트 (430) 를 포함하는 MOSFET 이 용이하게 제조될 수 있다.
본 발명의 구체예들이 위에서 상세히 설명되지만, 이들은 예시들에 지나지 않고, 특허청구범위를 한정하지 않는다. 청구항들에 기재된 기술들은, 상기 예시된 구체예들의 다양한 변형들 및 변경들을 포함한다.
예를 들어, 상기 실시형태들에서, 제 1 트렌치들 (21 및 121) 을 MOSFET 의 소자 영역들의 드리프트 층들 (11 및 121) 에 형성하는 예들이 설명되지만, 제 1 트렌치들 (21 및 121) 은 MOSFET 의 종단 영역에 형성될 수도 있다. 이 경우에, 종단 영역에 형성된 제 1 트렌치들 (21 및 121) 내에 베이스 층들 (12 및 112) 을 충진함으로써, 충진 결과들을 가드 링들로서 이용할 수 있다. 종단 영역에 가드 링을 형성하는 공정이 간략화될 수 있다.
게다가, 소스 전극의 옴 특성 (ohmic characteristic) 을 향상시키기 위해, 이온 주입 기술을 이용함으로써, 고농도 영역을 생성하는 공정이 추가될 수도 있다.
본 명세서 또는 도면들에 설명된 기술 요소들은, 독립적으로 또는 다양한 조합들로 기술적 유용성을 발휘하며, 출원 시 청구항들에 기재된 조합들에 한정되지 않는다. 게다가, 본 명세서 또는 도면들에 설명된 기술들은 복수의 목적들을 동시에 달성할 수 있고, 그 목적들 중 하나를 달성함으로써 그 자체로 기술적 유용성을 가질 수 있다.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    반도체 층에 제 1 트렌치를 형성하는 공정으로서, 상기 반도체 층은 제 1 범위 및 제 2 범위를 포함하는 표면을 갖고, 상기 제 1 트렌치는 상기 제 1 범위에 형성되는, 상기 제 1 트렌치를 형성하는 공정;
    상기 제 1 트렌치를 형성한 후에 상기 반도체 층의 상기 표면에 제 1 도전형의 베이스 층의 결정을 성장시키는 공정; 및
    상기 베이스 층의 표면에 제 2 도전형의 소스 층의 결정을 성장시키는 공정을 포함하며,
    상기 반도체 층, 상기 베이스 층 및 상기 소스 층의 재료들은 와이드 갭 반도체인, 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 층의 상기 표면의 상기 제 2 범위 위에 존재하는 상기 소스 층 및 상기 베이스 층의 적어도 일부를 관통하여 상기 반도체 층을 노출시키는 제 2 트렌치를 형성하는 공정, 및
    상기 제 2 트렌치 내에 절연 트렌치 게이트를 형성하는 공정을 더 포함하는, 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 트렌치를 형성하기 전에 상기 소스 층의 표면에 마스크 층을 형성하는 공정; 및
    상기 마스크 층의 표면으로부터 소정 두께를 에칭함으로써 상기 반도체 층의 상기 표면의 상기 제 1 범위 위에 상기 마스크 층을 선택적으로 잔존시키는 공정을 더 포함하며,
    상기 제 2 트렌치를 형성하는 공정에서, 상기 제 2 트렌치는 상기 마스크 층을 마스크로 사용함으로써 형성되는, 반도체 디바이스의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 층의 상기 표면의 상기 제 1 범위 위에 존재하는 상기 소스 층의 적어도 일부를 에칭함으로써 상기 베이스 층을 노출시키는 공정; 및
    노출된 상기 베이스 층에 접하는 소스 전극을 형성하는 공정을 더 포함하는, 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 층의 상기 표면의 상기 제 1 범위 위에 존재하는 상기 소스 층 및 상기 베이스 층의 적어도 일부를 관통하여 상기 반도체 층을 노출시키는 제 3 트렌치를 형성하는 공정; 및
    상기 제 3 트렌치 내에 절연 트렌치 게이트를 형성하는 공정을 더 포함하는, 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 3 트렌치를 형성하는 공정에서, 상기 제 3 트렌치는 깊이 방향을 따라 연장되는 상기 소스 층이 상기 제 3 트렌치의 측면에 잔존하도록 형성되는, 반도체 디바이스의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 3 트렌치를 형성하는 공정에서, 상기 제 3 트렌치는 깊이 방향을 따라 연장되는 상기 소스 층이 상기 제 3 트렌치의 측면에 잔존하지 않도록 형성되는, 반도체 디바이스의 제조 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 층의 상기 표면의 상기 제 2 범위 위에 존재하는 상기 소스 층의 적어도 일부를 에칭함으로써 상기 베이스 층을 노출시키는 공정, 및
    노출된 상기 베이스 층에 접하는 소스 전극을 형성하는 공정을 더 포함하는, 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 소스 층의 표면으로부터 소정 두께를 에칭함으로써 상기 반도체 층의 상기 표면의 상기 제 1 범위 위에 상기 소스 층 및 상기 베이스 층을 선택적으로 잔존시키는 공정, 및
    상기 반도체 층의 상기 표면의 상기 제 1 범위 위에 잔존한 상기 베이스 층에 대향하는 절연 플래너 게이트를 형성하는 공정을 더 포함하는, 반도체 디바이스의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 와이드 갭 반도체는 탄화규소인, 반도체 디바이스의 제조 방법.
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