JP2012043955A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】耐圧を向上した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。第１導電形の第１半導体領域は、第１部分と第１方向に延出した第２部分とを有する。第１導電形の第２半導体領域は、第１部分上の第３部分と第２部分と隣接する第４部分とを有する。第２導電形の第３半導体領域は、第３部分上の第５部分と第４部分と隣接する第６部分とを有する。第１導電形の第４半導体領域は、第５部分上で第６部分と隣接する。ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。ゲート絶縁膜は、トレンチ内壁とゲート領域との間に設けられる。第２導電形の電界緩和領域は、第３部分と第５部分との間に設けられ、第３半導体領域よりも不純物濃度が低い。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
従来より、例えば電力用ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の構造として、プレーナ型ＭＯＳＦＥＴやトレンチ型ＭＯＳＦＥＴが採用されている。また、ＭＯＳＦＥＴのチャネル幅を基板の深さ方向に設けた、いわゆる３Ｄ（three-dimensional）型も考えられている。しかしながら、いわゆる３Ｄ型のＭＯＳＦＥＴにおいては、更なる耐圧の向上が求められている。
特開２００１−２７４３９８号公報
本発明の実施形態は、耐圧を向上した半導体装置及びその製造方法を提供する。
本実施形態に係る半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。
第１半導体領域は、第１主面を含む第１部分と、第１主面に対して直交する第１方向に延出した第２部分と、を有する第１導電形の領域である。
第２半導体領域は、第１部分の側において第２部分の第１方向に沿った長さよりも短く設けられた第３部分と、第２部分と隣接し第３部分の上面の一部から第１方向に延出した第４部分と、を有する第１導電形の領域である。
第３半導体領域は、第３部分の側において第４部分の第１方向に沿った長さよりも短く設けられた第５部分と、第４部分と隣接し第５部分の上面の一部から第１方向に延出した第６部分と、を有する第２導電形の領域である。
第４半導体領域は、第５部分の上において第６部分と隣接して設けられた第１導電形の領域である。
ゲート領域は、第１方向と直交する第２方向であって、第２半導体領域、第３半導体領域及び第４半導体領域に形成されたトレンチ内に設けられている。
ゲート絶縁膜は、トレンチの内壁と、ゲート領域と、の間に設けられている。
電界緩和領域は、第３部分と、第５部分と、の間に設けられ、第３半導体領域の不純物濃度よりも低い不純物濃度を有する第２導電形の領域である。
また、他の実施形態に係る半導体装置の製造方法は、先ず、第１主面を含む第１部分と、第１主面に対して直交する第１方向に延出した第２部分と、を有する第１導電形の第１半導体領域を形成する。
次に、第１半導体領域を第１導電形の第２半導体領域で覆う。これにより、第１部分の側において第２部分の第１方向に沿った長さよりも短く設けられた第３部分と、第２部分と隣接し第３部分の上面の一部から第１方向に延出した第４部分と、を形成する。
次に、第３部分における、第１主面と対向した第２主面に、第２導電形の電界緩和領域を形成する。
次に、第２半導体領域を第２導電形の第３半導体領域で覆う。これにより、第３部分の側において第４部分の第１方向に沿った長さよりも短く設けられた第５部分と、第４部分と隣接し第５部分の上面の一部から第１方向に延出した第６部分と、を形成する。
次に、第３半導体領域を第１導電形の第４半導体領域で覆う。
次に、第４半導体領域、第３半導体領域及び第２半導体領域を、第２部分が露出するまで除去する。
次に、第１方向と直交する第２方向であって、第２半導体領域、第３半導体領域及び第４半導体領域にトレンチを形成し、このトレンチ内にゲート絶縁膜を介してゲート領域を形成する。
第１の実施形態に係る半導体装置の構成を例示する模式的斜視図である。 比較例に係る半導体装置を例示する模式的斜視図である。 第１の実施形態に係る半導体装置の電界の状態を例示する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。 第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、半導体の一例として、シリコン（Ｓｉ）を用い、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図１に表したように、本実施形態に係る半導体装置１１０においては、ＭＯＳＦＥＴのチャネル幅が基板の深さ方向に沿って設けられた、いわゆる３Ｄ（three-dimensional）型である。
半導体装置１１０は、第１半導体領域１０、第２半導体領域２０、第３半導体領域３０、第４半導体領域４０、ゲート領域５０、ゲート絶縁膜６０及び電界緩和領域７０を備える。
第１半導体領域１０は、第１主面１１ａを含む第１部分１１と、第１主面１１ａに対して直交する第１方向に延出した第２部分１２と、を有する第１導電形の領域である。
なお、本実施形態では、第２部分１２が延出する第１方向をＺ方向、第１方向と直交する方向のうち一つ（第２方向）をＸ方向、第１方向及び第２方向と直交する第３方向をＹ方向とする。また、本実施形態では、説明の便宜上、Ｚ方向に沿って第２部分１２が延びる方向を「上」、これと反対方向を「下」とする。
本実施形態において、第１半導体領域１０は、例えばシリコンのウェーハに燐（Ｐ）がドープされたｎ＋ドレイン領域である。
第２半導体領域２０は、第３部分２３と、第４部分２４と、を有する第１導電形の領域である。
第３部分２３は、第１部分１１の上において第２部分１２のＺ方向に沿った長さよりも短く設けられる。第４部分２４は、第２部分１２と隣接し第３部分２３の上面の一部からＺ方向に延出して設けられる。
すなわち、第２半導体領域２０は、互いに直交する方向に設けられた第３部分２３及び第４部分２４により、ＸＺ平面における断面視において、第１部分１１及び第２部分１２に沿った略Ｌ字型に設けられる。
本実施形態において、第２半導体領域２０は、例えば第１半導体領域１０の表面にエピタキシャル成長によって形成された膜である。第２半導体領域２０は、例えばエピタキシャル成長膜に燐（Ｐ）がドープされたｎ−ドレイン領域である。第２半導体領域２０は、ＭＯＳＦＥＴにおけるドリフト領域となる。
第３半導体領域３０は、第５部分３５と、第６部分３６と、を有する第２導電形の領域である。
第５部分３５は、第３部分２３の上において第４部分２４のＺ方向に沿った長さよりも短く設けられる。第６部分３６は、第４部分２４と隣接し第５部分３５の上面の一部からＺ方向に延出して設けられる。
すなわち、第３半導体領域３０は、互いに直交する方向に設けられた第５部分３５及び第６部分３６により、ＸＺ平面における断面視において、第３部分２３及び第４部分２４に沿った略Ｌ字型に設けられる。
第３半導体領域３０におけるＺ方向に沿った長さｈ３は、第２半導体領域２０におけるＺ方向に沿った長さｈ４よりも短い。
本実施形態において、第３半導体領域３０は、例えば第２半導体領域２０の表面にエピタキシャル成長によって形成された膜である。第３半導体領域３０は、例えばエピタキシャル成長膜にボロン（Ｂ）がドープされたｐ−ベース領域である。
第４半導体領域４０は、第５部分３５の上において第６部分３６と隣接して設けられた第１導電形の領域である。
すなわち、第４半導体領域４０は、第３半導体領域３０上でＺ方向に延在して設けられる。これにより、第４半導体領域４０は、ＸＺ平面における断面視において、第３半導体領域３０の略Ｌ字型の内側に埋め込まれる。
第４半導体領域４０におけるＺ方向に沿った長さｈ２は、第３半導体領域３０におけるＺ方向に沿った長さｈ３よりも短い。
本実施形態において、第４半導体領域４０は、例えば第３半導体領域３０上にエピタキシャル成長によって形成された膜である。第４半導体領域４０は、例えばエピタキシャル成長膜に燐（Ｐ）がドープされたｎ＋ソース領域である。
ゲート領域５０は、第２半導体領域２０、第３半導体領域３０及び第４半導体領域４０をＸ方向に貫通するトレンチ１００Ｔ内に設けられている。
すなわち、第２半導体領域２０の第４部分２４、第３半導体領域３０の第６部分３６及び第４半導体領域４０は、Ｘ方向に沿って隣接している。トレンチ１００Ｔは、この隣接する第４部分２４、第６部分３６及び第４半導体領域４０をＸ方向に沿って貫通するよう設けられる。ゲート領域５０は、トレンチ１００Ｔ内に、後述のゲート絶縁膜６０を介して埋め込まれる。
また、ゲート領域５０は、トレンチ１００Ｔ内においてＺ方向に沿って延びるよう設けられている。ゲート領域５０は、Ｚ方向に沿って長さｈ１で設けられている。長さｈ１は、例えば第４半導体領域の長さｈ２よりも短い。ゲート領域５０としては、例えば多結晶シリコンが用いられる。
ゲート絶縁膜６０は、トレンチ１００Ｔの内壁と、ゲート領域５０と、の間に設けられている。ゲート絶縁膜６０としては、例えば酸化シリコン膜が用いられる。
電界緩和領域７０は、第２半導体領域２０の第３部分２３と、第３半導体領域３０の第５部分３５と、の間に設けられている。電界緩和領域７０は、第３半導体領域３０の不純物濃度よりも低い不純物濃度を有する第２導電形の領域である。電界緩和領域７０は、例えば第３部分２３にボロン（Ｂ）がドープされたｐ−領域である。
電界緩和領域７０は、第３部分２３と、第５部分３５と、の間から、第４部分２４の一部に至るまで設けられている。すなわち、電界緩和領域７０は、ＸＺ平面の断面視において、第３半導体領域３０の略Ｌ字型の隅部の外側の周辺に設けられている。このような電界緩和領域７０が設けられると、ｐ−形の第３半導体領域３０とｎ−形の第２半導体領域２０との間の急峻な不純物濃度変化が緩和される。すなわち、本実施形態に係る半導体装置１１０では、電界緩和領域７０がリサーフ領域として機能し、第３半導体領域３０の略Ｌ字型の隅部の周辺における電界集中を緩和する。
本実施形態に係る半導体装置１１０では、ゲート領域５０にオン電圧を印加することで、ゲート絶縁膜６０に隣接する第３半導体領域３０であるｐ−ベース領域にチャネルが形成される。半導体装置１１０では、Ｘ方向に沿った第３半導体領域３０の長さがチャネル長に対応する。また、半導体装置１１０では、第３半導体領域３０におけるＺ方向に沿った長さのうちゲート領域５０と対応した深さｈ１がチャネル幅に対応する。第３半導体領域３０におけるチャネル長方向の全体にチャネルが形成されると、ソース領域である第４半導体領域４０からドリフト領域である第２半導体領域２０を介してドレイン領域である第１半導体領域１０へと電流が流れる。
一方、ゲート領域５０にオン電圧が印加されない状態では、第３半導体領域３０であるｐ−ベース領域にチャネルが形成されず、電流は流れない。本実施形態に係る半導体装置１１０では、第３半導体領域３０と第２半導体領域２０との間に電界緩和領域７０が設けられているため、空乏層はチャネル領域から電界緩和領域７０にまで達する。これにより、第３半導体領域３０の隅部の周辺における電界集中を緩和して、耐圧を高めることができる。
図２は、比較例に係る半導体装置を例示する模式的斜視図である。
図２に表したように、比較例に係る半導体装置１９０は、図１に表した半導体装置１１０のような電界緩和領域７０が設けられていない。
図２に表した破線は、ＭＯＳＦＥＴがオフの状態での第３半導体領域３０と第２半導体領域２０との間に印加される電界を例示している。この半導体装置１９０では、第３半導体領域３０の隅部周辺に電界が集中している。
半導体装置１９０においては、第１半導体領域１０の第１部分１１と第２部分１２とで第２半導体領域２０の２面（ＸＹ平面及びＹＺ平面）が囲まれている。そして、この第２半導体領域２０の内側に第３半導体領域３０が設けられている。このため、第３半導体領域３０は、直交する２面（ＸＹ平面及びＹＺ平面）で第２半導体領域２０と接する。よって、第３半導体領域３０の上記２面で挟まれる隅部には、電界が集中しやすくなる。
第３半導体領域３０の第５部分３５から第１半導体領域１０の第１部分１１に向かう領域は、いわゆる３Ｄ−ＭＯＳＦＥＴの終端領域と等価であると考えられる。このため、第３半導体領域３０の上記２面で挟まれる隅部の周辺に電界が集中すると、終端領域での耐圧の低下と同等であり、半導体装置１９０の全体の耐圧の低下につながる。
図３は、本実施形態に係る半導体装置の電界の状態を例示する模式的斜視図である。
図３に表した破線は、本実施形態に係る半導体装置１１０のＭＯＳＦＥＴがオフの状態での第３半導体領域３０と第２半導体領域２０との間に印加される電界を例示している。
本実施形態に係る半導体装置１１０では、先に説明したように電界緩和領域７０を備えることから、第３半導体領域３０と第２半導体領域２０との間のうち、特に第３半導体領域３０の隅部の周辺での電界の集中が緩和される。これにより、図２に例示した比較例に係る半導体装置１９０に比べ、終端領域での耐圧を向上でき、半導体装置１１０の全体での耐圧を向上できるようになる。
図１に例示した半導体装置１１０では、第１半導体領域１０の第２部分１２がＹ方向に沿って延びるよう設けられている。また、半導体装置１１０では、第３半導体領域３０及び第４半導体領域４０が、Ｙ方向に沿って延在している。さらに、半導体装置１１０では、複数のゲート領域５０及びゲート絶縁膜６０が、Ｙ方向に沿って配置されている。
これにより、Ｙ方向に延びる第２部分１２に対応して複数のＭＯＳＦＥＴ構造を備えることになる。複数のＭＯＳＦＥＴ構造における各ゲート領域は、例えば並列に接続される。また、複数のＭＯＳＦＥＴ構造における各ソース領域は、例えば並列に接続される。
また、図１に例示した半導体装置１１０では、第２部分１２を中心として、Ｘ方向に沿った両側に、第２半導体領域２０、第３半導体領域３０、第４半導体領域、複数のゲート領域５０及び複数のゲート絶縁膜６０が設けられている。
半導体装置１１０では、複数の第２部分１２がＸ方向に沿って配置され、各第２部分１２を中心としてＸ方向に沿った両側に、複数のＭＯＳＦＥＴ構造を備えるようにしてもよい。
このような本実施形態に係る半導体装置１１０では、第３半導体領域３０の隅部の周辺での電界の集中を緩和することによって、耐圧の向上を図ることができるようになる。
（第２の実施形態）
次に、第２の実施形態を説明する。第２の実施形態は、第１の実施形態に係る半導体装置の製造方法である。
図４〜図１０は、第１の実施形態に係る半導体装置の製造方法を説明する模式的斜視図である。
先ず、図４（ａ）に表したように、例えばシリコンのウェーハ１０Ｗを用意する。ウェーハ１０Ｗには、第１半導体領域１０であるドレイン領域となるように、例えば燐（Ｐ）がドープされ、ｎ＋になっている。ウェーハ１０Ｗの不純物濃度は、例えば４．５×１０１９ｃｍ−３である。
次に、ウェーハ１０Ｗの上に、例えばシリコン酸化膜１５を形成し、フォトリソグラフィ及びエッチングによってパターン形成する。シリコン酸化膜１５は、パターン形成によって、後述する第２部分１２を形成する部分のみが残されている。
次に、図４（ｂ）に表したように、パターニング形成されたシリコン酸化膜１５をマスクとして、ウェーハ１０Ｗをエッチングする。エッチングは、例えばＲＩＥ（Reactive Ion Etching）を用いる。ウェーハ１０Ｗのエッチングによって残った部分が第１部分１１となる。また、シリコン酸化膜１５によってマスクされエッチングされなかった部分は第２部分１２となる。これにより、第１部分１１及び第２部分１２を有する第１半導体領域１０が形成される。
ここで、ウェーハ１０Ｗのエッチング深さは、例えば１５マイクロメートル（μｍ）〜２０μｍである。これにより、第２部分１２のＺ方向に沿った長さｈ５は、１５μｍ〜２０μｍとなる。
ウェーハ１０Ｗをエッチングした後は、シリコン酸化膜１５を除去する。
次に、図５（ａ）に表したように、第１半導体領域１０の表面に、第２半導体領域２０を成膜する。第２半導体領域２０は、第１半導体領域１０の表面に例えばエピタキシャル成長によって形成される。第２半導体領域２０は、エピタキシャル成長によって約２μｍの厚さで形成される。第２半導体領域２０は、第１半導体領域１０の第１部分１１及び第２部分１２の表面を覆うように形成される。これにより、第１部分１１の上に第３部分２３が形成され、第２部分１２に隣接した第４部分２４が形成される。
エピタキシャル成長後、第２半導体領域２０には例えば燐（Ｐ）がドーピングされる。これにより、第２半導体領域２０は、ｎ−のドレイン領域となる。第２半導体領域２０の不純物濃度は、例えば２×１０１６ｃｍ−３である。
次に、図５（ｂ）に表したように、第２半導体領域２０の上からイオン注入を行う。イオン注入は、不純物として例えばボロン（Ｂ）のイオンを注入し、ｐ−とする。ここで、ボロン（Ｂ）のイオンは、第２半導体領域２０の上面２０ｃ及び第１半導体領域１０の第１主面１０ａと対向する第２主面２０ａに注入される。このうち、第２主面２０ａに注入されたボロン（Ｂ）によるｐ−領域が、電界緩和領域７０となる。
ｐ−領域（電界緩和領域７０）の不純物濃度は、後に形成する第３半導体領域３０の不純物濃度よりも低い。ここで行うイオン注入は、例えば、ボロンをドーズ量１×１０１４ｃｍ−２で注入する。これにより、ｐ−領域（電界緩和領域７０）の不純物濃度は、１×１０１８ｃｍ−３未満となる。
また、イオン注入におけるイオンの入射角度は、第２半導体領域２０における第２主面２０ａにはイオンが注入され、第２半導体領域における、第２部分１２の側面と対向する第３主面２０ｂにはイオンが注入されない角度である。イオンの入射角度は、例えば、第２主面２０ａと垂直な方向に対して約３度である。これにより、第２半導体領域２０の第３主面２０ｂにイオンが衝突しても弾かれて注入されず、第２主面２０ａには注入される。なお、上面２０ｃにも不純物が注入されるが、後の工程で研削によって除去される。
第２半導体領域２０に不純物を注入した後は、熱処理によって不純物を拡散させる。
次に、図６（ａ）に表したように、第２半導体領域２０の表面に、第３半導体領域３０を成膜する。第３半導体領域３０は、第２半導体領域２０の表面に例えばエピタキシャル成長によって形成される。第３半導体領域３０は、エピタキシャル成長によって約０．３５μｍの厚さで形成される。これにより、第３部分２３の上に第５部分３５が形成され、第４部分２４に隣接した第６部分３６が形成される。
エピタキシャル成長後、第３半導体領域３０には例えばボロン（Ｂ）がドープされ、ｐ−のベース領域となる。第３半導体領域３０の不純物濃度は、例えば１×１０１８ｃｍ−３である。すなわち、先に形成した電界緩和領域７０の不純物濃度よりも高い。
次に、図６（ｂ）に表したように、第３半導体領域３０の表面に、第４半導体領域４０を成膜する。第４半導体領域４０は、第３半導体領域３０の表面に例えばエピタキシャル成長によって形成される。第４半導体領域４０は、エピタキシャル成長によって約０．５５μｍの厚さで形成される。これにより、第４半導体領域４０は、第５部分３５の上において第６部分３６と隣接して設けられる。
エピタキシャル成長後、第４半導体領域４０には例えば燐（Ｐ）がドープされ、ｎ＋のソース領域となる。第４半導体領域４０の不純物濃度は、例えば３×１０１９ｃｍ−３である。
次に、図７（ａ）に表したように、第４半導体領域４０、第３半導体領域３０及び第２半導体領域２０を、第１半導体領域１０の第２部分１２が露出するまで除去する。この除去方法には、例えばＣＭＰ（Chemical Mechanical Polishing）が用いられる。ＣＭＰによって、第２部分１２の露出面が平坦化された構造体１００が構成される。
次に、図７（ｂ）に表したように、構造体１００の上にマスク材１６を形成する。マスク材１６には、例えば酸化シリコンが用いられる。マスク材１６は、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。マスク材１６を形成した後は、フォトリソグラフィ及びエッチングによってマスク材１６のパターニング形成を行う。例えば、マスク材１６の上にレジスト（図示せず）を塗布し、フォトリソグラフィ及びエッチングによってパターニング形成する。その後、レジストをマスクとして、例えばＲＩＥによりマスク材１６をエッチングし、パターニング形成する。このパターニング形成では、ゲート領域５０及びゲート絶縁膜６０を形成する部分のみ、マスク材１６に開口が形成される。マスク材１６のパターニング形成後は、レジストを除去する。
次に、図８（ａ）に表したように、パターニング形成したマスク材１６をマスクとして構造体１００をエッチングする。このエッチングによって、マスク材１６の開口部分の構造体１００が彫り込まれ、トレンチ１００Ｔとなる。トレンチ１００Ｔは、Ｘ方向に沿って、第２半導体領域２０、第３半導体領域３０及び第４半導体領域４０を貫通するよう設けられる。また、トレンチ１００Ｔは、Ｙ方向に沿って約１μｍの幅、Ｚ方向に沿って、約１５μｍ〜２０μｍの長さｈｔ１、で形成される。本実施形態では、トレンチ１００ＴのＺ方向に沿った長さｈｔ１は、第４半導体領域４０のＺ方向に沿った長さｈ２よりも短い。また、必要に応じて、複数のトレンチ１００Ｔが、Ｙ方向及びＸ方向に沿って設けられる。
トレンチ１００Ｔを形成した後は、マスク材１６を除去する。
次に、図８（ｂ）に表したように、トレンチ１００Ｔが形成された構造体１００の上にゲート絶縁膜６０を成膜する。ゲート絶縁膜６０は、例えばシリコン酸化膜である。シリコン酸化膜は、例えば熱酸化によって形成される。ゲート絶縁膜６０は、例えば１００ナノメートル（ｎｍ）の厚さで形成される。
次に、図９（ａ）に表したように、ゲート絶縁膜６０の上に、ゲート材料５０Ａを形成する。ゲート材料５０Ａは、例えば多結晶シリコンである。ゲート材料５０Ａは、構造体１００の上面及びトレンチ１００Ｔ内に埋め込まれる。
次に、ゲート材料５０Ａをエッチバックする。これにより、図９（ｂ）に表したように、トレンチ１００Ｔの中にゲート絶縁膜６０を介して設けられたゲート領域５０が形成される。ゲート材料５０Ａのエッチバックによって形成されたゲート領域５０の上面は、トレンチ１００Ｔの開口よりもＺ方向に沿ってわずかに低くなっている。
次に、図１０（ａ）に表したように、構造体１００の上に層間絶縁膜１７を形成する。層間絶縁膜１７は、構造体１００の上面の全面に形成される。その後、層間絶縁膜１７を例えばＲＩＥによってエッチングする。このエッチングは、図１０（ｂ）に表したように、第２部分１２、第２半導体領域２０、第３半導体領域３０及び第４半導体領域４０が露出するまで行う。これにより、ゲート領域５０の上に層間絶縁膜１７が残る状態になる。
このあとは、ゲート領域５０、第１半導体領域１０であるドレイン領域及び第４半導体領域４０であるソース領域に導通する図示しない電極（ゲート電極、ドレイン電極及びソース電極）を形成する。電極には、例えばアルミニウム（Ａｌ）が用いられる。電極は、フォトリソグラフィ及びエッチングによって所定のパターニング形状にされる。その後、例えばポリイミド等の保護膜（図示せず）を形成する。これにより半導体装置１１０が完成する。
このような第２の実施形態によれば、第３半導体領域３０と第２半導体領域２０との間に電界緩和領域７０を備え、電界集中を緩和して耐圧を向上した半導体装置１１０を製造することが可能となる。
なお、前述の各実施形態においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。さらにまた、前述の各実施形態においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、またはダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
さらにまた、前述の各実施の形態および各変形例においては、ＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、半導体装置は、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）との混載素子、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でもよい。
以上説明したように、本実施形態によれば、半導体装置の耐圧を向上することができるようになる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体領域、１１…第１部分、１１ａ…第１主面、１２…第２部分、２０…第２半導体領域、３０…第３半導体領域、４０…第４半導体領域、５０…ゲート領域、６０…ゲート絶縁膜、７０…電界緩和領域

Claims (8)

  1. 第１主面を含む第１部分と、前記第１主面に対して直交する第１方向に延出した第２部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の側において前記第２部分の前記第１方向に沿った長さよりも短く設けられた第３部分と、前記第２部分と隣接し前記第３部分の上面の一部から前記第１方向に延出した第４部分と、を有する第１導電形の第２半導体領域と、
    前記第３部分の側において前記第４部分の前記第１方向に沿った長さよりも短く設けられた第５部分と、前記第４部分と隣接し前記第５部分の上面の一部から前記第１方向に延出した第６部分と、を有する第２導電形の第３半導体領域と、
    前記第５部分の上において前記第６部分と隣接して設けられた第１導電形の第４半導体領域と、
    前記第１方向と直交する第２方向であって、前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域に形成されたトレンチ内に設けられたゲート領域と、
    前記トレンチの内壁と、前記ゲート領域と、の間に設けられたゲート絶縁膜と、
    前記第３部分と、前記第５部分と、の間に設けられ、前記第３半導体領域の不純物濃度よりも低い不純物濃度を有する第２導電形の電界緩和領域と、
    を備えたことを特徴とする半導体装置。
  2. 前記第２部分は、前記第１方向及び前記第２方向と直交する第３方向に延びるよう設けられたことを特徴とする請求項１記載の半導体装置。
  3. 前記第３方向に沿って、複数の前記ゲート領域及び複数の前記ゲート絶縁膜が設けられたことを特徴とする請求項２記載の半導体装置。
  4. 前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域は、前記第３方向に沿って延在することを特徴とする請求項２または３に記載の半導体装置。
  5. 前記ゲート領域の前記第１方向に沿った第１の長さは、前記第４半導体領域の前記第１方向に沿った第２の長さよりも低いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１主面を含む第１部分と、前記第１主面に対して直交する第１方向に延出した第２部分と、を有する第１導電形の第１半導体領域を形成する工程と、
    前記第１半導体領域を第１導電形の第２半導体領域で覆い、前記第１部分の側において前記第２部分の前記第１方向に沿った長さよりも短く設けられた第３部分と、前記第２部分と隣接し前記第３部分の上面の一部から前記第１方向に延出した第４部分と、を形成する工程と、
    前記３部分における、前記第１主面と対向した第２主面に、第２導電形の電界緩和領域を形成する工程と、
    前記第２半導体領域を第２導電形の第３半導体領域で覆い、前記第３部分の側において前記第４部分の前記第１方向に沿った長さよりも短く設けられた第５部分と、前記第４部分と隣接し前記第５部分の上面の一部から前記第１方向に延出した第６部分と、を形成する工程と、
    前記第３半導体領域を第１導電形の第４半導体領域で覆う工程と、
    前記第４半導体領域、前記第３半導体領域及び前記第２半導体領域を、前記第２部分が露出するまで除去する工程と、
    前記第１方向と直交する第２方向であって、前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域にトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してゲート領域を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  7. 前記電界緩和領域を形成する工程では、前記第２主面に第２導電形となる不純物のイオンを注入することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記イオンの入射角度は、前記第２主面には前記イオンが注入され、前記第４部分における前記第２部分の側面と対向した第３主面には前記イオンが注入されない角度であることを特徴とする請求項７記載の半導体装置の製造方法。
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