JP2023153392A - 半導体装置 - Google Patents

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Abstract

【課題】セルピッチの増大を抑制しつつ、トレンチ底部周辺の下側埋込領域と上側埋込領域の相対的な位置の製造工程に起因したズレによる特性のばらつきを抑制することができる絶縁ゲート型半導体装置を提供する。【解決手段】シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型の担体輸送層と、担体輸送層の上部に埋め込まれた第２導電型の下側埋込領域４と、下側埋込領域４の上に分散して埋め込まれた複数の第２導電型の上側埋込領域６ａ～６ｆと、上側埋込領域６ａ～６ｆの上に設けられた第２導電型の注入制御領域と、トレンチ１０の側壁に位置する注入制御領域の表面ポテンシャルを制御する絶縁ゲート構造とを備え、平面パターンにおいて、トレンチ１０はストライプ状であり、下側埋込領域４はトレンチ１０と離れて設けられた第１ストライプ部４１を有し、複数の上側埋込領域６ａ～６ｆは、第１ストライプ部４１上にそれぞれ間欠的に設けられている。【選択図】図３

Description

本発明は、トレンチゲート型の絶縁ゲート型半導体装置に関する。
炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴでは、トレンチ底部に位置するゲート絶縁膜に高電界が印加され易く、ゲート絶縁膜が破壊される懸念がある。
そこで、トレンチ底部の電界強度を緩和するために、トレンチ底部の下方にｐ＋型埋込領域を設けると共に、トレンチの側面に接する注入制御領域の下方に、トレンチ底部のｐ＋型埋込領域と同一水平レベルのｐ＋型埋込領域（下側埋込領域）及びその下側埋込領域上のｐ＋型埋込領域（上側埋込領域）を設けた構造が検討されている。しかしながら、製造工程に起因して下側埋込領域と上側埋込領域との位置ズレが発生すると、デバイス特性がばらつくという課題がある。下側埋込領域と上側埋込領域との位置ズレを抑制するために、下側埋込領域の幅を広くすると、セルピッチが増大する。
特許文献１には、ＳｉＣを材料とするトレンチゲート型のＭＯＳＦＥＴにおいて、下側埋込領域（第５領域）上の上側埋込領域（第２領域）の幅を狭くすることが記載されている。しかし、上側埋込領域（第２領域）の幅は最小加工寸法よりも狭くすることはできない。
国際公開第２０１６／００２７６６号
上記課題に鑑み、本発明は、セルピッチの増大を抑制しつつ、トレンチ底部周辺の下側埋込領域と上側埋込領域の相対的な位置の製造工程に起因したズレによる特性のばらつきを抑制することができる絶縁ゲート型半導体装置を提供することを目的とする。
本発明の一態様は、（ａ）シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型の担体輸送層と、（ｂ）担体輸送層の上部に選択的に埋め込まれた第２導電型の下側埋込領域と、（ｃ）担体輸送層の上部において、下側埋込領域の上に分散して埋め込まれた複数の第２導電型の上側埋込領域と、（ｄ）担体輸送層及び上側埋込領域の上に設けられた第２導電型の注入制御領域と、（ｅ）下側埋込領域の上面の位置に向かって注入制御領域を貫通するトレンチを用いて構成され、トレンチの側壁に位置する注入制御領域の表面ポテンシャルを制御する絶縁ゲート構造と、を備え、平面パターンにおいて、トレンチはストライプ状であり、下側埋込領域は、トレンチと離して設けられた第１ストライプ部を有し、複数の上側埋込領域は、第１ストライプ部上にそれぞれ間欠的に設けられている絶縁ゲート型半導体装置であることを要旨とする。
本発明によれば、セルピッチの増大を抑制しつつ、トレンチ底部周辺の下側埋込領域と上側埋込領域の相対的な位置の製造工程に起因したズレによる特性のばらつきを抑制することができる絶縁ゲート型半導体装置を提供することができる。
本発明の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図１のＡ－Ａ´方向から見た水平方向の断面図である。 図１のＢ－Ｂ´方向から見た水平方向の断面図である。 図１のＣ－Ｃ´方向から見た水平方向の断面図である。 図２～図４のＢ－Ｂ´方向から見た垂直方向の断面図である。 比較例に係る絶縁ゲート型半導体装置の水平方向の断面図である。 図６のＡ－Ａ´方向から見た垂直方向の断面図である。 図６のＡ－Ａ´方向から見た垂直方向の位置ズレが発生した場合の断面図である。 図１のＢ－Ｂ´方向から見た水平方向の位置ズレが発生した場合の断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１１に引き続く工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１２に引き続く工程断面図である。 図１３ＡのＡ－Ａ´方向から見た垂直方向の工程断面図である。 図１３ＡのＢ－Ｂ´方向から見た垂直方向の工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１３Ａ～図１３Ｃに引き続く工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１４に引き続く工程断面図である。 図１５ＡのＡ－Ａ´方向から見た垂直方向の断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１５Ａ及び図１５Ｂに引き続く工程断面図である。 図１６ＡのＡ－Ａ´方向から見た垂直方向の工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１６Ａ及び図１６Ｂに引き続く工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１７に引き続く工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１８に引き続く工程断面図である。 実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１９に引き続く工程断面図である。 図３の一部を拡大した平面図である。 実施形態の第１変形例に係る絶縁ゲート型半導体装置の一例を示す要部平面図である。 図２０の一部を拡大した平面図である。 実施形態の第１変形例に係る絶縁ゲート型半導体装置の一例を示す要部平面図である。 実施形態の第２変形例に係る絶縁ゲート型半導体装置の他の一例を示す要部平面図である。 実施形態の第２変形例に係る絶縁ゲート型半導体装置の他の一例を示す要部平面図である。 実施形態の第３変形例に係る絶縁ゲート型半導体装置の一例を示す要部平面図である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、「担体供給領域」とは、ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）やＭＩＳ型静電誘導トランジスタ（ＭＩＳＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域、ＭＩＳ制御静電誘導サイリスタ（ＭＩＳ制御ＳＩサイリスタ）のアノード領域等の主電流となる多数キャリア（多数担体）を供給する半導体領域を意味する。「担体受領領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域、ＭＩＳ制御ＳＩサイリスタのカソード領域等の主電流となる多数キャリアを受領する半導体領域を意味する。ＩＧＢＴ、ＭＩＳ制御ＳＩサイリスタ等のバイポーラ型の動作をする半導体装置においては、担体受領領域から多数キャリアの反対導電型のキャリア（担体）が注入される。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
（実施形態）
＜絶縁ゲート型半導体装置＞
本発明の実施形態に係る絶縁ゲート型半導体装置として、図１及び図５に示す第１導電型（ｎ型）の担体輸送層（２，３，５）と、担体輸送層（２，３，５）上に積層された第２導電型（ｐ型）の注入制御領域（ベース領域）７を有するＭＩＳＦＥＴについて例示的に説明する。
担体輸送層（２，３，５）は、シリコンよりも禁制帯幅が広い半導体材料、例えばＳｉＣで構成される。担体輸送層（２，３，５）は、主電流をなす多数キャリアがドリフト電界で走行するｎ－型の走行層２と、走行層２の上面（おもて面）に設けられ、注入制御領域７から注入された多数キャリアが拡散で移動するｎ型の担体拡散領域（３，５）を有する。
走行層２は、例えばＳｉＣ基板で構成されている。走行層２の不純物濃度は、例えば１×１０１４ｃｍ－３以上、且つ１×１０１６ｃｍ－３以下程度である。
担体拡散領域（３，５）は、走行層２の上面に設けられたｎ型の下側電流拡散層（下側ＣＳＬ）３と、下側電流拡散層３の上面に設けられた上側電流拡散層（上側ＣＳＬ）５とを有する。下側電流拡散層３及び上側電流拡散層５は、例えばＳｉＣのエピタキシャル成長層でそれぞれ構成されている。下側電流拡散層３及び上側電流拡散層５の不純物濃度のそれぞれは、走行層２の不純物濃度よりも高く、例えば１×１０１６ｃｍ－３以上、且つ１×１０１８ｃｍ－３以下程度である。下側電流拡散層３及び上側電流拡散層５の不純物濃度は、互いに同等であってもよく、互いに異なっていてもよい。
注入制御領域７は、上側電流拡散層５の上面に設けられている。主電流となる多数キャリアの担体拡散領域（３，５）への注入量が、注入制御領域７によって制御される。注入制御領域７は、例えば、ＳｉＣのエピタキシャル成長層で構成されている。注入制御領域７の不純物濃度は、例えば１×１０１６ｃｍ－３以上、且つ１×１０１８ｃｍ－３以下程度である。
実施形態に係る絶縁ゲート型半導体装置は、注入制御領域７を貫通するトレンチ１０を用いて構成された絶縁ゲート構造（１１，１２）を有する。この絶縁ゲート構造（１１，１２）によって、トレンチ１０の側壁に位置する注入制御領域７の表面ポテンシャルを制御する。絶縁ゲート構造（１１，１２）は、トレンチ１０の底面及び側面に設けられたゲート絶縁膜１１と、トレンチ１０の内側にゲート絶縁膜１１を介して埋め込まれたゲート電極１２とを備える。
ゲート絶縁膜１１としては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化膜（ＳｉＯＮ膜）、ストロンチウム酸化物膜（ＳｒＯ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）、アルミニウム酸化物膜（Ａｌ２Ｏ３膜）、マグネシウム酸化物膜（ＭｇＯ膜）、イットリウム酸化物膜（Ｙ２Ｏ膜３）、ハフニウム酸化物膜（ＨｆＯ２膜）、ジルコニウム酸化物膜（ＺｒＯ２膜）、タンタル酸化物膜（Ｔａ２Ｏ５膜）、ビスマス酸化物膜（Ｂｉ２Ｏ３膜）のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
ゲート電極１２の材料としては、例えばボロン（Ｂ）等のｐ型不純物、またはリン（Ｐ）等のｎ型不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）や高融点金属等が使用可能である。なお、図１では、ゲート電極１２の上面の水平レベルがトレンチ１０の開口部と一致する場合を例示するが、ゲート電極１２はゲート絶縁膜１１を介して担体供給領域９の上面まで延在していてもよい。
実施形態に係る絶縁ゲート型半導体装置は、担体輸送層（２，３，５）の上部に選択的に埋め込まれた第２導電型（ｐ型）の下側埋込領域４と、担体輸送層（２，３，５）の上部において、下側埋込領域４上に分散して選択的に埋め込まれた複数のｐ型の上側埋込領域６ａ，６ｂを備える。
下側埋込領域４は、下側電流拡散層３の上部に、トレンチ１０と離れた位置を少なくとも含むように設けられている。下側埋込領域４の不純物濃度は、注入制御領域７の不純物濃度よりも高く、例えば５×１０１７ｃｍ－３以上、且つ２×１０１９ｃｍ－３以下程度である。下側埋込領域４は、トレンチ１０の底部上のゲート絶縁膜１１を逆バイアス時の高電圧から保護する機能を有する。
上側埋込領域６ａ，６ｂは、トレンチ１０から離間するように、注入制御領域７の下方の領域に設けられている。上側埋込領域６ａ，６ｂの不純物濃度は、下側埋込領域４の不純物濃度と同等であってもよく、下側埋込領域４の不純物濃度と異なっていてもよい。上側埋込領域６ａ，６ｂの不純物濃度は、例えば１×１０１８ｃｍ－３以上、且つ１×１０
１９ｃｍ－３以下程度である。
注入制御領域７の上部には、第１導電型（ｎ＋型）の担体供給領域（ソース領域）９及び第２導電型（ｐ＋型）のベースコンタクト領域８ａ，８ｂが選択的に設けられている。担体供給領域９は、上側電流拡散層５の上方に位置する。担体供給領域９の不純物濃度は、走行層２の不純物濃度よりも高く、例えば１×１０１８ｃｍ－３以上、且つ１×１０２１ｃｍ－３以下程度である。
ベースコンタクト領域８ａ，８ｂは、担体供給領域９に接し、上側埋込領域６ａ，６ｂの上方に位置する。ベースコンタクト領域８ａ，８ｂの不純物濃度は、注入制御領域７の不純物濃度よりも高く、例えば１×１０２０ｃｍ－３以上、且つ５×１０２０ｃｍ－３以下程度である。
担体供給領域９の上面から、下側埋込領域４の上面に向かって、担体供給領域９及び注入制御領域７を貫通するようにトレンチ１０が設けられている。例えば、トレンチ１０の深さは１μｍ以上、且つ２μｍ以下程度、幅は０．３μｍ以上、且つ１μｍ以下程度、間隔は１μｍ以上、且つ５μｍ以下程度である。図１では、トレンチ１０が上側電流拡散層５を貫通し、トレンチ１０の底部が下側埋込領域４に接する場合を例示しているが、トレンチ１０が上側電流拡散層５を貫通しなくてもよい。例えば、トレンチ１０の底部が、下側埋込領域４上に残留するデバイ長程度に薄い上側電流拡散層５を介して下側埋込領域４の上面に対向していてもよい。即ち、トレンチ１０の底部は、下側埋込領域４に接するか、若しくは担体輸送層（２，３，５）を介して下側埋込領域４にデバイ長のオーダで近接していればよい。
ゲート電極１２上には、層間絶縁膜１３を介して第１主電極（ソース電極）１４が配置されている。層間絶縁膜１３としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１３としては、燐を添加したシリコン酸化膜（ＰＳＧ膜）、硼素を添加したシリコン酸化膜（ＢＳＧ膜）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）等でもよい。また、これらの積層膜としてもよい。
第１主電極（ソース電極）１４は、担体供給領域９及びベースコンタクト領域８ａ，８ｂに接している。第１主電極１４は、紙面の奥に位置するゲート表面電極（図示省略）と分離して設けられている。第１主電極１４及びゲート表面電極の材料としては、例えばアルミニウム（Ａｌ）またはＡｌ－Ｓｉ系合金が使用可能である。第１主電極１４の下には、ニッケルシリサイド（ＮｉＳｉｘ）等からなるソースコンタクト層や、窒化チタン（ＴｉＮ）等からなるバリアメタル層が設けられていてもよい。
走行層２の下面には、ｎ＋型の担体受領領域（ドレイン領域）１が設けられている。担体受領領域１は、例えば走行層２の下部にｎ型不純物イオンを注入することにより形成されている。担体受領領域１の不純物濃度は、走行層２の不純物濃度よりも高く、例えば１×１０１７ｃｍ－３以上、且つ１×１０２０ｃｍ－３以下程度である。
担体受領領域１の下面には、第２主電極（ドレイン電極）１５が配置されている。第２主電極１５としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。担体受領領域１と第２主電極１５との間には、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を設けてもよい。
説明の便宜上、図１ではトレンチ１０の両側に沿って２つの反転チャネルが構成される単位構造を示している。実際には、実施形態に係る絶縁ゲート型半導体装置は、図１の単位構造を周期的に配列してマルチチャネル構造とすることにより、大電流を流す電力用半導体装置（パワーデバイス）を構成することができる。
図１の下側埋込領域４を水平に切るＡ－Ａ´方向から見た水平方向の断面図（平面レイアウト）を図２に示す。図１の上側電流拡散層５及び上側埋込領域６ａ，６ｂを水平に切るＢ－Ｂ´方向から見た水平方向の断面図（平面レイアウト）を図３に示す。図１の担体供給領域９及びベースコンタクト領域８ａ，８ｂを水平に切るＣ－Ｃ´方向から見た水平方向の断面図（平面レイアウト）を図４に示す。図２～図４のそれぞれのＡ－Ａ´方向から見た垂直方向の断面図が図１に対応する。
図２に示すように、マルチチャネル構造を構成する場合には、下側埋込領域４は、平面パターン上、トレンチ１０と離して形成される複数本の縦方向の第１ストライプ部４１と、トレンチ１０の下部に形成される複数本の縦方向の第３ストライプ部４３と、縦方向の第１ストライプ部４１と第３ストライプ部４３とを接続する、複数本の横方向の第２ストライプ部４２を有してマトリクス状をなす。下側埋込領域４の平面パターンの窓部には、下側電流拡散層３の上部が矩形の平面パターンを有して設けられている。下側電流拡散層３の上部の平面パターンは、縦方向及び横方向に交互且つ周期的に配列されてマルチチャネル構造を構成している。なお、第２ストライプ部４２は第１ストライプ部４１と第３ストライプ部４３とを接続していればマトリクス状でなくとも構わない。また、トレンチ１０底部のゲート絶縁膜１１をトレンチ１０側壁のゲート絶縁膜１１よりも厚くしてトレンチ１０底部を保護するなどトレンチ１０底部のゲート絶縁膜１１が絶縁破壊しない構造にする場合は、第２ストライプ部４２及び第３ストライプ部４３は設けなくともよい。
下側埋込領域４の縦方向の第１ストライプ部４１の幅Ｗ１と、横方向の第２ストライプ部４２の幅Ｗ２とは互いに同一でもよく、互いに異なっていてもよい。下側埋込領域４の隣接する縦方向の第１ストライプ部４１と第３ストライプ部４３との間隔Ｓ１と、隣接する横方向の第２ストライプ部４２の間隔Ｓ２とは互いに同一でもよく、互いに異なっていてもよい。下側埋込領域４の横方向の第２ストライプ部４２の幅Ｗ２と、下側埋込領域４の隣接する横方向の第２ストライプ部４２の間隔Ｓ２との比は、例えば１：１０～５０程度であり、１：１～１０程度であってもよい。
トレンチ１０の平面パターンは、図３の縦方向に延伸するストライプ状をなす。複数の上側埋込領域６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆは、平面パターン上、トレンチ１０の両側に沿って、図３の縦方向に間欠的に設けられている。複数の上側埋込領域６ａ～６ｆは、矩形の平面パターンを有する。なお、複数の上側埋込領域６ａ～６ｆの平面パターンの形状、サイズは特に限定されない。
図３では、上側埋込領域６ａ～６ｆ及び上側電流拡散層５の平面パターンを示している。また、下層の下側埋込領域４の平面パターンを、破線で模式的に示している。下側埋込領域４は、平面パターン上、トレンチ１０と離れて設けられた縦方向の第１ストライプ部４１と、トレンチ１０の下部に設けられた縦方向の第３ストライプ部４３と、横方向の第２ストライプ部４２とを有するマトリクス状のトポロジをなす。複数の上側埋込領域６ａ～６ｆは、平面パターン上、トレンチ１０と離れた位置において、下側埋込領域４の縦方向の第１ストライプ部４１上にそれぞれ間欠的に設けられている。複数の上側埋込領域６ａ～６ｆは、下側埋込領域４の平面パターンの縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上にそれぞれ設けられている。
図４に示すベースコンタクト領域８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ及び担体供給領域９は、図１の断面構造において同一の水平レベルで設けられている。ベースコンタクト領域８ａ～８ｆは、平面パターン上、トレンチ１０の両側において、図４の縦方向に間欠的に設けられている。図４でも、ベースコンタクト領域８ａ～８ｆよりも下層の下側埋込領域４の平面パターンを破線で模式的に示している。ベースコンタクト領域８ａ～８ｆは第１ストライプ部４１の上方に設けられる。ベースコンタクト領域８ａ～８ｆの少なくとも一部は、上側埋込領域６ａ～６ｆの上にそれぞれ設けられていることが好ましい。
図２～図４のそれぞれのＢ－Ｂ´方向から見た垂直方向の断面図が図５に対応する。図５に示すように、下側埋込領域４の紙面に垂直に延伸する第１ストライプ部４１と第３ストライプ部４３との間を介して、下側電流拡散層３の上面が上側電流拡散層５に接している。
図１～図５に示した実施形態に係る絶縁ゲート型半導体装置は、ｎチャネル型の動作になる。ｎチャネル型の絶縁ゲート型半導体装置では、第２主電極１５に正電圧を印加し、ゲート電極１２に閾値以上の正電圧を印加して、注入制御領域７のゲート電極１２側に反転チャネルが形成する。トレンチ１０の側壁に位置する注入制御領域７の表面ポテンシャルが、絶縁ゲート構造（１１，１２）によって制御され、反転チャネルが形成されると、担体拡散領域（３，５）を経由して、走行層２に主電流を構成する多数キャリアが注入されてオン状態となる。即ち、注入された多数キャリアは、担体拡散領域（３，５）、走行層２を経由し、担体受領領域１で受領される。この結果、多数キャリアが電子の場合、オン状態では、第２主電極１５から担体受領領域１、走行層２、担体拡散領域（３，５）、注入制御領域７の反転チャネル及び担体供給領域９を経由して第１主電極１４へ主電流が流れる。
一方、ゲート電極１２に印加される電圧が閾値未満の場合、注入制御領域７に反転チャネルが形成されず、主電流を構成する多数キャリアに対する電位障壁の高さが高くなるため、オフ状態となり、第２主電極１５から第１主電極１４へ主電流が流れない。
＜比較例＞
ここで、比較例に係る絶縁ゲート型半導体装置を説明する。図６は、図３に示した実施形態に係る絶縁ゲート型半導体装置の水平方向の断面図に対応する、比較例に係る絶縁ゲート型半導体装置の水平方向の断面図である。図７は、図６のＡ－Ａ´方向から見た垂直方向の断面図に対応する。
比較例に係る絶縁ゲート型半導体装置は、図６及び図７に示すように、上側埋込領域６ｘ，６ｙの平面パターンが、下側埋込領域４の縦方向の第１ストライプ部４１上で延伸するストライプ状をなす点が、実施形態に係る絶縁ゲート型半導体装置と異なる。比較例に係る絶縁ゲート型半導体装置の他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様である。
比較例に係る絶縁ゲート型半導体装置においては、図８に示すような、下側埋込領域４と上側埋込領域６ｘ，６ｙとのフォトリソグラフィ工程におけるマスクパターンの位置ズレが問題になる。位置ズレが発生すると、上側埋込領域６ｘ，６ｙの間に位置する上側電流拡散層５と、下側埋込領域４の間に位置する下側電流拡散層３とが重なる幅（ＪＦＥＴ幅）が狭くなり、オン抵抗が上昇し、デバイス特性のバラツキが発生する。下側埋込領域４と上側埋込領域６ｘ，６ｙとの位置ズレの影響を抑制するためには、下側埋込領域４の幅を広く設計することが考えられるが、下側埋込領域４の幅を広くすると、セルピッチが増大し、オン抵抗が増加する。また、下側埋込領域４を最小加工寸法未満に狭くすることもできない。
これに対して、実施形態に係る絶縁ゲート型半導体装置によれば、図３等に示すように、下側埋込領域４の縦方向の第１ストライプ部４１上で、上側埋込領域６ａ～６ｆの平面パターンを縦方向に間欠的に設けている。このため、図９に示すように、下側埋込領域４と上側埋込領域６ａ～６ｆとの横方向の位置ズレが発生しても、上側埋込領域６ａ～６ｆが無い領域では、ＪＦＥＴ幅が狭くならないため、オン抵抗の上昇を抑制することができる。したがって、セルピッチを増大させずに、下側埋込領域４と上側埋込領域６ａ～６ｆの位置ズレによるデバイス特性への影響を低減することができる。
更に、実施形態に係る絶縁ゲート型半導体装置では、上側埋込領域６ａ～６ｆの平面パターンを、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上に設けることにより、図９に示すように、下側埋込領域４と上側埋込領域６ａ～６ｆとの横方向の位置ズレが発生しても、上側埋込領域６ａ～６ｆが有る領域でも、ＪＦＥＴ幅が狭くならないため、オン抵抗の上昇を抑制することができる。したがって、上側埋込領域６ａ～６ｆの平面パターンを、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点以外の位置に設ける場合と比較して、下側埋込領域４と上側埋込領域６ａ～６ｆの位置ズレによるデバイス特性への影響を低減することができる。
更に、上側埋込領域６ａ～６ｆの平面パターンを縦方向に間欠的に設けることにより、比較例に係る絶縁ゲート型半導体装置の上側埋込領域６ｘ，６ｙと比較して、上側埋込領域６ａ～６ｆの面積が減少するため、下側埋込領域４及び上側埋込領域６ａ～６ｆと下側電流拡散層３とのｐｎ接合で構成される内蔵ダイオード（ボディダイオード）の順方向電圧Ｖｆが増大し、破壊され難くなる。なお、下側埋込領域４及び上側埋込領域６ａ～６ｆの不純物濃度を調整することにより、内蔵ダイオードの順方向電圧Ｖｆを調整することができる。例えば、下側埋込領域４及び上側埋込領域６ａ～６ｆの不純物濃度を高くすることにより、上側埋込領域６ａ～６ｆの面積の減少に伴い増大した分の内蔵ダイオードの順方向電圧Ｖｆを低減することができる。
＜絶縁ゲート型半導体装置の製造方法＞
次に、図１０～図１９を参照しながら、本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例として、図５に示した絶縁ゲート型半導体装置の断面に主に着目して説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。例えば、以下にはｎ－型の半導体基板を用いた例を記載しているが、ｎ－型のエピタキシャル膜を形成したｎ＋型の半導体基板を用いてもよい。
まず、ｎ－型の半導体基板（ＳｉＣ基板）を用意する。例えば、ＳｉＣ基板は４Ｈ－ＳｉＣ基板であり、ＳｉＣ基板の上面が４°のオフ角を有する。このＳｉＣ基板を走行層２として、図１０に示すように、走行層２の上面に、ｎ型の下側電流拡散層３をエピタキシャル成長させる。なお、下側電流拡散層３は、走行層２の上面へのイオン注入及び熱処理により形成してもよい。
次に、下側電流拡散層３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、下側電流拡散層３の上部の一部を選択的に除去することにより、矩形等のアライメントマーク（図示省略）を形成する。アライメントマークは、スクライブライン上や素子の外周部等に形成され、後述するフォトリソグラフィ工程において、露光時の位置合わせに用いる。アライメントマークの形成終了後、フォトレジスト膜を除去する。なお、アライメントマークのエッチング用マスクはＳｉＯ２膜でもよい。
次に、下側電流拡散層３の上面にＳｉＯ２膜を形成し、新たなフォトレジスト膜を塗布し、アライメントマークを用いた露光、現像を含むフォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ＳｉＯ２膜をエッチングした後、フォトレジスト膜を剥離し、パターニングされたＳｉＯ２膜をイオン注入用マスクとして用いて、下側電流拡散層３の上面にＡｌ等のｐ型不純物イオンを注入する。イオン注入用マスクを除去した後、熱処理を行うことにより、ｐ型不純物イオンを活性化させ、図１１に示すように、下側電流拡散層３の上部にｐ＋型の下側埋込領域４を選択的に形成する。
次に、図１２に示すように、下側埋込領域４の上面に、ｎ型の上側電流拡散層５をエピタキシャル成長させ、下側電流拡散層３と上側電流拡散層５とで、実施形態に係る絶縁ゲート型半導体装置の担体拡散領域（３，５）を形成する。
次に、上側電流拡散層５の上面にＳｉＯ２膜を形成し、フォトレジスト膜を塗布し、アライメントマークを用いた露光、現像を含むフォトリソグラフィ技術を用いてフォトレジスト膜をマスクとして用いて、ＳｉＯ２膜をエッチングした後、フォトレジスト膜を剥離し、ＳｉＯ２膜をパターニングする。このフォトリソグラフィ工程では、下側電流拡散層３の上面に形成したアライメントマークの位置をステッパ等の露光装置が読み取ることにより、下側埋込領域４と上側埋込領域６ａ，６ｂとのマスクパターンの位置合わせを行う。パターニングされたＳｉＯ２膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを注入する。イオン注入用マスクを除去した後、熱処理を行うことにより、ｐ型不純物イオンを活性化させる。この結果、図１３Ａ～図１３Ｃに示すように、上側電流拡散層５の上部にｐ＋型の上側埋込領域６ａ～６ｆが選択的に形成される。アライメントマークを用いても、ＳｉＣ基板の上面がオフ角を有することや、露光装置の性能等に起因して、下側埋込領域４のパターンと上側埋込領域６ａ～６ｆのパターンの位置ズレが発生する場合がある。
次に、図１４に示すように、担体拡散領域（３，５）を構成している上側電流拡散層５の上面に、ｐ型の注入制御領域７をエピタキシャル成長させる。
次に、注入制御領域７の上面にＳｉＯ２膜を形成し、フォトリソグラフィ技術を用いてフォトレジスト膜をマスクとして用いて、ＳｉＯ２膜をエッチングした後、フォトレジスト膜を剥離し、ＳｉＯ２膜をパターニングする。パターニングされたＳｉＯ２膜をイオン注入用マスクとして用いて、窒素（Ｎ）等のｎ型不純物イオンを注入する。イオン注入用マスクを除去した後、熱処理を行うことにより、ｎ型不純物イオンを活性化させる。この結果、図１５Ａ及び図１５Ｂに示すように、注入制御領域７の上部にｎ＋型の担体供給領域９が選択的に形成される。
次に、注入制御領域７上にＳｉＯ２膜を形成し、塗布したフォトレジスト膜をフォトリソグラフィ技術でパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ＳｉＯ２膜をエッチングした後、フォトレジスト膜を剥離し、パターニングされたＳｉＯ２膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを注入する。イオン注入用マスクを除去した後、熱処理を行うことにより、ｐ型不純物イオンを活性化させる。この結果、図１６Ａ及び図１６Ｂに示すように、注入制御領域７の上部にｐ＋型のベースコンタクト領域８ａ～８ｆが選択的に形成される。
なお、下側埋込領域４、上側埋込領域６ａ～６ｆ、担体供給領域９及びベースコンタクト領域８ａ～８ｆを形成するためのイオン注入を行うたびに熱処理を行う場合を例示したが、必ずしもイオン注入を行うたびに熱処理を行わなくてもよい。例えば、下側埋込領域４、上側埋込領域６ａ～６ｆ、担体供給領域９及びベースコンタクト領域８ａ～８ｆを形成するためのイオン注入を行った後に、１回の熱処理で各イオン注入領域を一括して活性化してもよい。
次に、担体供給領域９及びベースコンタクト領域８ａ～８ｆの上面に酸化膜２１を堆積する。更に、酸化膜２１上に塗布したフォトレジスト膜をフォトリソグラフィ技術でパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチング等により、酸化膜２１をパターニングする。その後、フォトレジスト膜を除去する。そして、図１７に示すように、酸化膜２１をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングにより、担体供給領域９及び注入制御領域７を貫通するようにトレンチ１０を選択的に形成する。その後、酸化膜２１を除去する。
次に、熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ１０の底面及び側面と担体供給領域９及びｐ＋型のベースコンタクト領域８ａ～８ｆの上面に、ＳｉＯ２膜等のゲート絶縁膜１１を形成する。次に、ドーパントガスを用いたＣＶＤ法等により、トレンチ１０を埋めるように、Ａｌ等のｐ型不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングによりドープドポリシリコン層の一部を選択的に除去することにより、図１８に示すように、ドープドポリシリコン層からなるゲート電極１２のパターンを形成する。この結果、ゲート電極１２及びゲート絶縁膜１１からなる絶縁ゲート構造（１１，１２）が形成される。
次に、ＣＶＤ法等により、絶縁ゲート構造（１１，１２）の上面に層間絶縁膜１３を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、図１９に示すように、層間絶縁膜１３の一部を選択的に除去する。この結果、層間絶縁膜１３に主電極コンタクトホールが開孔される。図示を省略しているが、主電極コンタクトホールとは異なる箇所において、ゲート電極１２に接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１３に開孔される。
次に、スパッタリング法等により、層間絶縁膜１３上にＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングして、図２０に示すように、第１主電極１４及びゲート表面電極（図示省略）のパターンを形成する。この結果、第１主電極１４とゲート表面電極のパターンは分離される。金属層の堆積前にニッケルシリサイド（ＮｉＳｉｘ）等からなるソースコンタクト層を形成する場合、主電極コンタクトホール内にニッケル膜を形成し、熱処理すればよい。この場合、未反応のニッケル膜はウエットエッチングなどにより除去することが好ましい。
次に、化学的機械研磨（ＣＭＰ）等により、ＳｉＣ基板である走行層２の厚さを調整する。そして、走行層２の下面の全面にＮ等のｎ型不純物イオンを注入し、その後、熱処理を行うことにより、ｎ型不純物イオンを活性化させ、担体受領領域１を形成する。その後、図１及び図５に示すように、スパッタリング法又は蒸着法等により、担体受領領域１の下面の全面にＡｕ等からなる第２主電極１５を形成する。このようにして、実施形態に係る絶縁ゲート型半導体装置が完成する。
実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、トレンチ１０底部周辺の下側埋込領域４と上側埋込領域６ａ～６ｆとの製造工程に起因した相対的な位置ズレによる特性のばらつきを抑制することができる絶縁ゲート型半導体装置を実現可能となる。
（第１変形例）
実施形態に係る絶縁ゲート型半導体装置では、図３に示すように、上側埋込領域６ａ～６ｆの平面パターンが矩形である場合を例示した。図３に示した上側埋込領域６ａの近傍の部分拡大図を図２１に示す。図２１では、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上に位置ズレなく設けられた場合の上側埋込領域６ａの位置を一点鎖線で示している。図２１に示すように、上側埋込領域６ａの平面パターンが矩形の場合には、上側埋込領域６ａが平面パターン上、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置に対して、縦方向及び横方向にズレると、上側埋込領域６ａの角部の領域Ａ１が下側埋込領域４上からはみ出し、ＪＦＥＴ領域の面積が減少する場合がある。
これに対して、実施形態の第１変形例に係る絶縁ゲート型半導体装置は、図２２に示すように、上側埋込領域６ａ～６ｆの平面パターンが８角形である点が異なる。実施形態の第１変形例に係る絶縁ゲート型半導体装置の他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
図２２に示した上側埋込領域６ａの近傍の部分拡大図を図２３に示す。図２３では、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上に位置ズレなく設けられた場合の上側埋込領域６ａの位置を一点鎖線で示している。図２３に実線で示すように、上側埋込領域６ａの平面パターンが、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置に対して、縦方向及び横方向にズレた場合でも、上側埋込領域６ａが下側埋込領域４上に位置しているため、ＪＦＥＴ領域の面積の変動を抑制することができる。
なお、図示を省略するが、上側埋込領域の平面パターンが８角形の他、６角形以上の多角形、丸形、又は角を丸めた矩形、十字形のような場合にも、上側埋込領域が下側埋込領域４上からはみ出し難くなり、ＪＦＥＴ領域の面積の変動を抑制することができる。また、図２４に示すように、上側埋込領域６ａの平面パターンが左右非対称であってもよい。或いは、図示を省略するが、上側埋込領域６ａの平面パターンが上下非対称であってもよい。
実施形態の第１変形例に係る絶縁ゲート型半導体装置によれば、上側埋込領域６ａ～６ｆの平面パターンを、６角形以上の多角形、丸形、又は角を丸めた矩形、十字形等とすることにより、上側埋込領域６ａが縦方向及び横方向の位置ズレが発生しても、上側埋込領域６ａが下側埋込領域４上からはみ出し難くなり、ＪＦＥＴ領域の面積の変動を抑制することができる。
（第２変形例）
実施形態に係る絶縁ゲート型半導体装置では、図３に示すように、上側埋込領域６ａ～６ｆのすべての平面パターンが、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置に設けられた場合を例示した。これに対して、実施形態の第２変形例に係る絶縁ゲート型半導体装置は、図２５に示すように、上側埋込領域６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ，６ｊ，６ｋ，６ｌの平面パターンの一部が、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置以外にも設けられている点が異なる。
図２５の左側に示すように、上側埋込領域６ｃ，６ｇ，６ｋは、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置に設けられている。上側埋込領域６ａ，６ｅ，６ｉは、上側埋込領域６ｃ，６ｇ，６ｋの間の、下側埋込領域４の縦方向の第１ストライプ部４１上の位置に設けられている。図２５の右側に示すように、上側埋込領域６ｄ，６ｈ，６ｌは、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置に設けられている。上側埋込領域６ｂ，６ｆ，６ｊは、上側埋込領域６ｄ，６ｈ，６ｌの間の、下側埋込領域４の縦方向の第１ストライプ部４１上の位置に設けられている。実施形態の第２変形例に係る絶縁ゲート型半導体装置の他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
実施形態の第２変形例に係る絶縁ゲート型半導体装置によれば、上側埋込領域６ａ～６ｌの平面パターンの少なくとも一部が、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置以外にも設けられている場合でも、下側埋込領域４と上側埋込領域６ａ～６ｌとの位置ズレが発生しても、図６に示した比較例に係る絶縁ゲート型半導体装置と比較して、ＪＦＥＴ領域の面積の減少量が少ないため、オン抵抗の上昇を抑制することができる。このため、セルピッチを増大させずに、下側埋込領域４と上側埋込領域６ａ～６ｆの位置ズレによるデバイス特性への影響を低減することができる。
更に、図２６に示すように、上側埋込領域６ａ～６ｃの平面パターンが、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置のすべてに設けられていなくてもよい。また、上側埋込領域６ａ～６ｃの平面パターンが、トレンチ１０を挟んで縦方向に、図２６の左右非対称に設けられていてもよい。
（第３変形例）
実施形態に係る絶縁ゲート型半導体装置では、図４に示すように、ベースコンタクト領域８ａ～８ｆの一部が、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上にそれぞれ設けられている場合を例示した。これに対して、実施形態の第３変形例に係る絶縁ゲート型半導体装置は、図２７に示すように、ベースコンタクト領域８ａ～８ｆの全部が、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点上の位置にそれぞれ設けられている点が異なる。
ベースコンタクト領域８ａ～８ｆは、平面パターン上、上側埋込領域６ａ～６ｆと重なる位置にある。ベースコンタクト領域８ａ～８ｆの平面パターンの形状及びサイズは、上側埋込領域６ａ～６ｆの平面パターンの形状及びサイズと略同一であってよい。ベースコンタクト領域８ａ～８ｆの平面パターンの形状は、上側埋込領域６ａ～６ｆの平面パターンの形状と異なっていてもよく、ベースコンタクト領域８ａ～８ｆの平面パターンのサイズは、上側埋込領域６ａ～６ｆの平面パターンのサイズと異なっていてもよい。なお、ベースコンタクト領域８ａ～８ｆが、下側埋込領域４の縦方向の第１ストライプ部４１及び横方向の第２ストライプ部４２の交点の間の、縦方向の第１ストライプ部４１上にそれぞれ設けられていてもよい。実施形態の第３変形例に係る絶縁ゲート型半導体装置の他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
実施形態の第３変形例に係る絶縁ゲート型半導体装置によれば、ベースコンタクト領域８ａ～８ｆの平面パターンの上側埋込領域６ａ～６ｆとの相対的な位置、形状及びサイズを調整することにより、内蔵ダイオードの順方向電圧Ｖｆを調整することができる。例えば、ベースコンタクト領域８ａ～８ｆの平面パターンの位置を、上側埋込領域６ａ～６ｆの平面パターンの位置と重ねることにより、内蔵ダイオードの順方向電圧Ｖｆを低下させることができる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、実施形態においては、トレンチ１０内に絶縁ゲート構造（１１，１２）を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ内に絶縁ゲート構造を有するＩＧＢＴ等の種々の絶縁ゲート構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型の担体供給領域９をエミッタ領域とし、走行層２の下面側に担体受領領域としてｐ＋型のコレクタ領域を設けた構造とすればよい。
また、実施形態においては、トレンチ１０の平面パターンがストライプ状をなす場合を例示したが、これに限定されない。例えば、トレンチの平面パターンが矩形であってもよく、６角形等の多角形であってもよい。
また、実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示した。しかし、ＳｉＣの他にも、Ｓｉよりも拡散係数の小さい窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のシリコンよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた種々の絶縁ゲート型半導体装置にも適用可能である。
１…担体受領領域（ドレイン領域）
２…走行層
３…下側電流拡散層
４…下側埋込領域
５…上側電流拡散層
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｘ，６ｙ…上側埋込領域
７…注入制御領域
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ…ベースコンタクト領域
９…担体供給領域（ソース領域）
１０…トレンチ
１１…ゲート絶縁膜
１２…ゲート電極
１３…層間絶縁膜
１４…第１主電極（ソース電極）
１５…第２主電極（ドレイン電極）
２１…酸化膜

Claims (11)

  1. ワイドバンドギャップ半導体からなる第１導電型の担体輸送層と、
    前記担体輸送層の上部に選択的に設けられた第２導電型の下側領域と、
    前記下側領域の下面よりも上に下面が位置するように、前記下側領域の上に分散して設けられた複数の第２導電型の上側領域と、
    前記担体輸送層及び前記上側領域の上に設けられた第２導電型の注入制御領域と、
    平面視で前記下側領域および前記上側領域を挟むように第１方向に延びると共に、絶縁膜を介してゲート電極が埋め込まれたゲートトレンチと、
    を備える半導体装置。
  2. 前記下側領域は、前記ゲートトレンチと平行に前記第１方向に延びている
    請求項１に記載の半導体装置。
  3. 前記上側領域は、前記第１方向に所定の間隔で間欠的に配置されている
    請求項１または２に記載の半導体装置。
  4. 前記注入制御領域の上部に選択的に設けられた第２導電型のベースコンタクト領域を備え、
    前記ベースコンタクト領域は、前記ゲートトレンチから離れて前記第１方向に所定の間隔で間欠的に配置されている
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記下側領域と前記ベースコンタクト領域とが、前記上側領域を含む第２導電型の半導体領域により接続された、平面視で前記第１方向に垂直な第１断面と、
    前記下側領域と前記注入制御領域との間に前記担体輸送層が配置された、平面視で前記第１方向に垂直な第２断面と、
    を含み、
    前記第２断面は、前記ベースコンタクト領域を通過しない
    請求項４に記載の半導体装置。
  6. 前記注入制御領域の上部に選択的に設けられた第１導電型の担体供給領域を備え、
    前記担体供給領域は、前記ゲートトレンチに接し前記第１方向に延びている
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記下側領域の不純物濃度は、前記上側領域の不純物濃度と異なる
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記上側領域は、１×１０１８ｃｍ－３以上且つ１×１０１９ｃｍ－３以下の不純物濃度を有する
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記下側領域は、５×１０１７ｃｍ－３以上且つ２×１０１９ｃｍ－３以下の不純物濃度を有する
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記上側領域を通過する水平断面において、前記上側領域は２つの前記ゲートトレンチの間で、前記担体輸送層に挟まれている
    請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記下側領域の全体が、前記上側領域よりも深い位置に設けられている
    請求項１から１０のいずれか１項に記載の半導体装置。
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