CN111725304A - 绝缘栅极型半导体装置 - Google Patents

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Abstract

本公开提供一种能够抑制单元间隔的增大、且能够抑制由于沟槽底部周边的下侧埋入区与上侧埋入区之间的相对位置的在制造工序中的偏移而导致的特性的偏差的绝缘栅极型半导体装置。绝缘栅极型半导体装置具备：第一导电型的载体输送层，其由禁带宽度比硅的禁带宽度宽的半导体材料形成；第二导电型的下侧埋入区，其埋入于载体输送层的上部；多个第二导电型的上侧埋入区，其分散地埋入于下侧埋入区上；第二导电型的注入控制区，其设置于上侧埋入区上；以及绝缘栅极构造，其对位于沟槽的侧壁的注入控制区的表面势进行控制，其中，在平面图案中，沟槽为条状，下侧埋入区具有与沟槽分离设置的第一条部，多个上侧埋入区分别间断性地设置于第一条部上。

Description

绝缘栅极型半导体装置
技术领域
本发明涉及一种沟槽栅极型的绝缘栅极型半导体装置。
背景技术
在以碳化硅(SiC)等宽禁带半导体为材料的沟槽栅极型的MOSFET中，容易对位于沟槽底部的栅极绝缘膜施加高电场，从而有可能导致栅极绝缘膜被破坏。
因此，为了缓和沟槽底部的电场强度，讨论着以下构造：在沟槽底部的下方设置p+型埋入区，并且在注入控制区的与沟槽的侧面相接的下方设置与沟槽底部的p+型埋入区相同水平位置的p+型埋入区(下侧埋入区)以及该下侧埋入区上的p+型埋入区(上侧埋入区)。然而，存在如下问题：当因制造工序而产生下侧埋入区与上侧埋入区的位置偏移时，器件特性产生偏差。在为了抑制下侧埋入区与上侧埋入区的位置偏移而扩大下侧埋入区的宽度时，单元间距增大。
在专利文献1中记载了以下内容：在以SiC为材料的沟槽栅极型的MOSFET中，使下侧埋入区(第五区域)上的上侧埋入区(第二区域)的宽度变窄。但是，无法使上侧埋入区(第二区域)的宽度窄于最小加工尺寸。
现有技术文献
专利文献
专利文献1：国际公开第2016/002766号
发明内容
发明要解决的问题
鉴于上述问题，本发明的目的在于提供一种能够抑制单元间隔的增大、且能够抑制由于沟槽底部周边的下侧埋入区与上侧埋入区的相对位置的在制造工序中的偏移而导致的特性的偏差的绝缘栅极型半导体装置。
用于解决问题的方案
本发明的一个方式的主旨是一种绝缘栅极型半导体装置，具备：(a)第一导电型的载体输送层，其由禁带宽度比硅的禁带宽度宽的半导体材料形成；(b)第二导电型的下侧埋入区，其选择性地埋入于载体输送层的上部；(c)多个第二导电型的上侧埋入区，其在下侧埋入区上分散地埋入于载体输送层的上部；(d)第二导电型的注入控制区，其设置于载体输送层及上侧埋入区上；以及(e)绝缘栅极构造，其是使用去向下侧埋入区的上表面的位置地贯通注入控制区的沟槽来构成的，对位于沟槽的侧壁的注入控制区的表面势进行控制，其中，在平面图案中，沟槽为条状，下侧埋入区具有与沟槽分离设置的第一条部，多个上侧埋入区分别间断性地设置于第一条部上。
发明的效果
根据本发明，能够提供一种能够抑制单元间隔的增大、且能够抑制由于沟槽底部周边的下侧埋入区与上侧埋入区的相对位置的在制造工序中的偏移而导致的特性的偏差的绝缘栅极型半导体装置。
附图说明
图1是表示本发明的实施方式所涉及的绝缘栅极型半导体装置的一例的主要部分截面图。
图2是从图1的A-A′方向观察得到的水平方向的截面图。
图3是从图1的B-B′方向观察得到的水平方向的截面图。
图4是从图1的C-C′方向观察得到的水平方向的截面图。
图5是从图2～图4的B-B′方向观察得到的垂直方向的截面图。
图6是比较例所涉及的绝缘栅极型半导体装置的水平方向的截面图。
图7是从图6的A-A′方向观察得到的垂直方向的截面图。
图8是从图6的A-A′方向观察得到的发生了垂直方向的位置偏移的情况下的截面图。
图9是从图1的B-B′方向观察得到的发生了水平方向的位置偏移的情况下的截面图。
图10是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图11是继图10之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图12是继图11之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图13A是继图12之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图13B是从图13A的A-A′方向观察得到的垂直方向的工序截面图。
图13C是从图13A的B-B′方向观察得到的垂直方向的工序截面图。
图14是继图13A～图13C之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图15A是继图14之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图15B是从图15A的A-A′方向观察得到的垂直方向的截面图。
图16A是继图15A和图15B之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图16B是从图16A的A-A′方向观察得到的垂直方向的工序截面图。
图17是继图16A和图16B之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图18是继图17之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图19是继图18之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图20是继图19之后的用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的工序截面图。
图21是对图3的局部进行放大后的俯视图。
图22是表示实施方式的第一变形例所涉及的绝缘栅极型半导体装置的一例的主要部分俯视图。
图23是对图22的局部进行放大后的俯视图。
图24是表示实施方式的第一变形例所涉及的绝缘栅极型半导体装置的其它一例的主要部分俯视图。
图25是表示实施方式的第二变形例所涉及的绝缘栅极型半导体装置的一例的主要部分俯视图。
图26是表示实施方式的第二变形例所涉及的绝缘栅极型半导体装置的其它一例的主要部分俯视图。
图27是表示实施方式的第三变形例所涉及的绝缘栅极型半导体装置的一例的主要部分俯视图。
附图标记说明
1：载体接受区(漏极区)；2：渡越层；3：下侧电流扩散层；4：下侧埋入区；5：上侧电流扩散层；6a、6b、6c、6d、6e、6f、6g、6h、6i、6j、6k、6l、6x、6y：上侧埋入区；7：注入控制区；8a、8b、8c、8d、8e、8f：基区接触区；9：载体供给区(源极区)；10：沟槽；11：栅极绝缘膜；12：栅极电极；13：层间绝缘膜；14：第一主电极(源极电极)；15：第二主电极(漏极电极)；21：氧化膜。
具体实施方式
下面，参照附图来说明本发明的实施方式。在附图的记载中，对相同或者类似的部分标注相同或者类似的标记，并省略重复的说明。但是，附图是示意性的，厚度与平面尺寸之间的关系、各层的厚度的比例等有时与实际情况不同。另外，在附图彼此之间也可能包含尺寸的关系、比例不同的部分。另外，下面所示的实施方式用于例示用于将本发明的技术思想具体化的装置、方法，本发明的技术思想并不将结构部件的材质、形状、构造、配置等特定为下述的材质、形状、构造、配置等。
在本说明书中，“载体供给区”是指MIS型场效应晶体管(MISFET)和MIS型静电感应晶体管(MISSIT)的源极区、绝缘栅型双极晶体管(IGBT)的发射极区、MIS控制静电感应晶闸管(MIS控制SI晶闸管)的阳极区等供给成为主电流的多数载流子(多数载体)的半导体区。“载体接受区”是指MISFET和MISSIT的漏极区、IGBT的集电极区、MIS控制SI晶闸管的阴极区等接受成为主电流的多数载流子的半导体区。在IGBT、MIS控制SI晶闸管等进行双极型动作的半导体装置中，从载体接受区注入与多数载流子相反导电型的载流子(载体)。
另外，下面的说明中的上下等方向的定义仅是为了便于说明的定义，并不限定本发明的技术思想。例如，如果将对象旋转90°来观察则上下变换为左右来读，如果将对象旋转180°来观察则将上下反转来读，这是不言而喻的。
另外，在下面的说明中，例示性地说明第一导电型为n型、第二导电型为p型的情况。但是，也可以将导电型选择为相反的关系，将第一导电型设为p型、将第二导电型设为n型。另外，附于n、p的+、-分别是指相比于没有附记+和-的半导体区，为杂质浓度相对高或相对低的半导体区。但是，即使为标注了相同的n和n的半导体区，也并不意味着这些半导体区的杂质浓度严格相同。
(实施方式)
<绝缘栅极型半导体装置>
作为本发明的实施方式所涉及的绝缘栅极型半导体装置，例示性地说明具有图1和图5所示的第一导电型(n型)的载体输送层(2、3、5)、以及层叠于载体输送层(2、3、5)上的第二导电型(p型)的注入控制区(基区)7的MISFET。
载体输送层(2、3、5)由禁带宽度比硅的禁带宽度宽的半导体材料、例如SiC构成。载体输送层(2、3、5)具有：n-型的渡越层2，构成主电流的多数载流子通过漂移电场而在该渡越层2中渡越；以及n型的载体扩散区(3、5)，其设置于渡越层2的上表面(表面)，从注入控制区7注入的多数载流子通过扩散而在该载体扩散区(3、5)中移动。
渡越层2例如由SiC基板构成。渡越层2的杂质浓度例如为1×1014cm-3以上、且1×1016cm-3以下的程度。
载体扩散区(3、5)具有设置于渡越层2的上表面的n型的下侧电流扩散层(下侧CSL)3、以及设置于下侧电流扩散层3的上表面的上侧电流扩散层(上侧CSL)5。下侧电流扩散层3和上侧电流扩散层5例如分别由SiC的外延生长层构成。下侧电流扩散层3和上侧电流扩散层5的杂质浓度分别比渡越层2的杂质浓度高，例如为1×1016cm-3以上、且1×1018cm-3以下的程度。下侧电流扩散层3和上侧电流扩散层5的杂质浓度可以彼此相同，也可以互不相同。
注入控制区7设置于上侧电流扩散层5的上表面。通过注入控制区7来控制成为主电流的多数载流子向载体扩散区(3、5)的注入量。注入控制区7例如由SiC的外延生长层构成。注入控制区7的杂质浓度例如为1×1016cm-3以上、且1×1018cm-3以下的程度。
实施方式所涉及的绝缘栅极型半导体装置具有使用贯通注入控制区7的沟槽10来构成的绝缘栅极构造(11、12)。通过该绝缘栅极构造(11、12)来控制位于沟槽10的侧壁的注入控制区7的表面势。绝缘栅极构造(11、12)具备设置于沟槽10的底面及侧面的栅极绝缘膜11、以及隔着栅极绝缘膜11埋入于沟槽10的内侧的栅极电极12。
作为栅极绝缘膜11，除了能够采用氧化硅膜(SiO2膜)以外，还能够采用氮氧化硅膜(SiON膜)、锶氧化物膜(SrO膜)、硅氮化物膜(Si3N4膜)、铝氧化物膜(Al2O3膜)、镁氧化物膜(MgO膜)、钇氧化物膜(Y2O3膜)、铪氧化物膜(HfO2膜)、锆氧化物膜(ZrO2膜)、钽氧化物膜(Ta2O5膜)、铋氧化物膜(Bi2O3膜)中的任一单层膜或将这些单层膜中的多个单层膜层叠而得到的复合膜等。
作为栅极电极12的材料，例如能够使用高浓度地添加了硼(B)等p型杂质、或磷(P)等n型杂质的多晶硅层(掺杂多晶硅层)、高熔点金属等。此外，在图1中，例示了栅极电极12的上表面的水平位置与沟槽10的开口部一致的情况，但是栅极电极12也可以隔着栅极绝缘膜11延伸至载体供给区9的上表面。
实施方式所涉及的绝缘栅极型半导体装置具备：第二导电型(p型)的下侧埋入区4，其选择性地埋入于载体输送层(2、3、5)的上部；以及多个p型的上侧埋入区6a、6b，其在下侧埋入区4上分散地选择性地埋入于载体输送层(2、3、5)的上部。
下侧埋入区4以至少包括与沟槽10分离的位置的方式设置于下侧电流扩散层3的上部。下侧埋入区4的杂质浓度比注入控制区7的杂质浓度高，例如为5×1017cm-3以上、且2×1019cm-3以下的程度。下侧埋入区4具有保护沟槽10的底部上的栅极绝缘膜11免受反向偏置时的高电压破坏的功能。
上侧埋入区6a、6b以与沟槽10分开的方式设置于注入控制区7的下方的区域。上侧埋入区6a、6b的杂质浓度可以与下侧埋入区4的杂质浓度同等，也可以与下侧埋入区4的杂质浓度不同。上侧埋入区6a、6b的杂质浓度例如为1×1018cm-3以上、且1×1019cm-3以下的程度。
在注入控制区7的上部，选择性地设置有第一导电型(n+型)的载体供给区(源极区)9和第二导电型(p+型)的基区接触区8a、8b。载体供给区9位于上侧电流扩散层5的上方。载体供给区9的杂质浓度比渡越层2的杂质浓度高，例如为1×1018cm-3以上、且1×1021cm-3以下的程度。
基区接触区8a、8b与载体供给区9相接，位于上侧埋入区6a、6b的上方。基区接触区8a、8b的杂质浓度比注入控制区7的杂质浓度高，例如为1×1020cm-3以上、且5×1020cm-3以下的程度。
以从载体供给区9的上表面去向下侧埋入区4的上表面地贯通载体供给区9及注入控制区7的方式设置有沟槽10。例如，沟槽10的深度为1μm以上、且2μm以下的程度，宽度为0.3μm以上、且1μm以下的程度，间隔为1μm以上、且5μm以下的程度。在图1中，例示了沟槽10贯通上侧电流扩散层5、沟槽10的底部与下侧埋入区4相接的情况，但是沟槽10也可以不贯通上侧电流扩散层5。例如，也可以是，沟槽10的底部隔着残留在下侧埋入区4上的薄到德拜长度的程度的上侧电流扩散层5来与下侧埋入区4的上表面相向。即，沟槽10的底部与下侧埋入区4相接、或者隔着载体输送层(2、3、5)以德拜长度的数量级与下侧埋入区4接近即可。
在栅极电极12上隔着层间绝缘膜13配置有第一主电极(源极电极)14。作为层间绝缘膜13，能够采用被称为“NSG”的不含磷(P)、硼(B)的无掺杂的氧化硅膜(SiO2膜)。但是，作为层间绝缘膜13，也可以是添加了磷的氧化硅膜(PSG膜)、添加了硼的氧化硅膜(BSG膜)、添加了硼和磷的氧化硅膜(BPSG膜)、硅氮化物膜(Si3N4膜)等。另外，也可以设为它们的层叠膜。
第一主电极(源极电极)14与载体供给区9及基区接触区8a、8b相接。第一主电极14被设置为与位于纸面的内侧的栅极表面电极(省略图示)相分离。作为第一主电极14和栅极表面电极的材料，例如能够使用铝(Al)或Al-Si系合金。在第一主电极14下也可以设置由镍硅化物(nickel silicide)(NiSix)等形成的源极接触层、由氮化钛(TiN)等形成的阻挡金属层。
在渡越层2的下表面设置有n+型的载体接受区(漏极区)1。例如通过向渡越层2的下部注入n型杂质离子来形成载体接受区1。载体接受区1的杂质浓度比渡越层2的杂质浓度高，例如为1×1017cm-3以上、且1×1020cm-3以下的程度。
在载体接受区1的下表面配置有第二主电极(漏极电极)15。作为第二主电极15，例如能够使用由金(Au)形成的单层膜、Al、镍(Ni)、Au按该顺序层叠而成的金属膜。在载体接受区1与第二主电极15之间，也可以设置钼(Mo)、钨(W)等的金属膜、使镍(Ni)与钛(Ti)沉积来与SiC发生反应而得到的合金层。
为了便于说明，在图1中示出沿着沟槽10的两侧构成2个反型沟道的单位构造。实际上，对于实施方式所涉及的绝缘栅极型半导体装置，能够将图1的单位构造周期性地排列来设为多沟道构造，从而构成流通大电流的电力用半导体装置(功率器件)。
图2表示从水平地切割图1的下侧埋入区4的A-A′方向观察得到的水平方向的截面图(平面布局)。图3表示从水平地切割图1的上侧电流扩散层5和上侧埋入区6a、6b的B-B′方向观察得到的水平方向的截面图(平面布局)。图4表示从水平地切割图1的载体供给区9和基区接触区8a、8b的C-C′方向观察得到的水平方向的截面图(平面布局)。从图2～图4各自的A-A′方向观察得到的垂直方向的截面图与图1对应。
如图2所示，在构成多沟道构造的情况下，下侧埋入区4在平面图案上具有与沟槽10分离地形成的多条纵向的第一条部41、形成在沟槽10的下部的多条纵向的第三条部43、以及将纵向的第一条部41与第三条部43连接起来的多条横向的第二条部42，从而形成矩阵状。在下侧埋入区4的平面图案的窗部，以具有矩形的平面图案的方式设置有下侧电流扩散层3的上部。下侧电流扩散层3的上部的平面图案在纵向及横向上交替且周期性地排列来构成多沟道构造。此外，第二条部42将第一条部41与第三条部43连接起来即可，也可以不是矩阵状。另外，在设为使沟槽10底部的栅极绝缘膜11不被绝缘击穿的构造、例如使沟槽10底部的栅极绝缘膜11比沟槽10侧壁的栅极绝缘膜11厚来保护沟槽10底部等构造的情况下，也可以不设置第二条部42和第三条部43。
下侧埋入区4的纵向的第一条部41的宽度W1与横向的第二条部42的宽度W2可以彼此相同，也可以互不相同。下侧埋入区4的相邻接的纵向的第一条部41与第三条部43之间的间隔S1同相邻接的横向的第二条部42的间隔S2可以彼此相同，也可以互不相同。下侧埋入区4的横向的第二条部42的宽度W2与下侧埋入区4的相邻接的横向的第二条部42的间隔S2之比例如为1:10～1:50左右，也可以是1:1～1:10左右。
沟槽10的平面图案构成图3的沿纵向延伸的条状。多个上侧埋入区6a、6b、6c、6d、6e、6f在平面图案上沿着沟槽10的两侧在图3的纵向上间断性地设置。多个上侧埋入区6a～6f具有矩形的平面图案。此外，对多个上侧埋入区6a～6f的平面图案的形状、尺寸没有特别限定。
图3示出上侧埋入区6a～6f和上侧电流扩散层5的平面图案。另外，用虚线示意性地示出下层的下侧埋入区4的平面图案。下侧埋入区4在平面图案上形成具有与沟槽10分离地设置的纵向的第一条部41、设置在沟槽10的下部的纵向的第三条部43、以及横向的第二条部42的矩阵状的拓扑结构。多个上侧埋入区6a～6f在平面图案上在与沟槽10分离的位置处分别间断性地设置于下侧埋入区4的纵向的第一条部41上。多个上侧埋入区6a～6f分别设置于下侧埋入区4的平面图案的纵向的第一条部41与横向的第二条部42的交点上。
图4所示的基区接触区8a、8b、8c、8d、8e、8f和载体供给区9在图1的截面构造中设置于同一水平位置。基区接触区8a～8f在平面图案上在图4的纵向上间断性地设置于沟槽10的两侧。在图4中也以虚线示意性地示出比基区接触区8a～8f靠下层的下侧埋入区4的平面图案。基区接触区8a～8f设置于第一条部41的上方。优选的是，基区接触区8a～8f的至少一部分分别设置于上侧埋入区6a～6f上。
从图2～图4各自的B-B′方向观察得到的垂直方向的截面图与图5对应。如图5所示，下侧电流扩散层3的上表面隔在下侧埋入区4的与纸面垂直地延伸的第一条部41与第三条部43之间，与上侧电流扩散层5相接。
图1～图5所示的实施方式所涉及的绝缘栅极型半导体装置为n沟道型动作。在n沟道型的绝缘栅极型半导体装置中，向第二主电极15施加正电压，向栅极电极12施加阈值以上的正电压，从而在注入控制区7的栅极电极12侧形成反型沟道。通过绝缘栅极构造(11、12)来控制位于沟槽10的侧壁的注入控制区7的表面势，当形成反型沟道时，经由载体扩散区(3、5)向渡越层2注入构成主电流的多数载流子，从而成为接通状态。即，所注入的多数载流子经由载体扩散区(3、5)、渡越层2而由载体接受区1接受。其结果，在多数载流子为电子的情况下，在接通状态下主电流从第二主电极15经由载体接受区1、渡越层2、载体扩散区(3、5)、注入控制区7的反型沟道以及载体供给区9流向第一主电极14。
另一方面，在向栅极电极12施加的电压小于阈值的情况下，在注入控制区7不形成反型沟道，对构成主电流的多数载流子的势垒的高度变高，因此成为断开状态，不从第二主电极15向第一主电极14流通主电流。
<比较例>
在此，说明比较例所涉及的绝缘栅极型半导体装置。图6是与图3示出的实施方式所涉及的绝缘栅极型半导体装置的水平方向的截面图对应的、比较例所涉及的绝缘栅极型半导体装置的水平方向的截面图。图7与从图6的A-A′方向观察得到的垂直方向的截面图对应。
如图6和图7所示，比较例所涉及的绝缘栅极型半导体装置与实施方式所涉及的绝缘栅极型半导体装置的不同点在于，上侧埋入区6x、6y的平面图案形成在下侧埋入区4的纵向的第一条部41上延伸的条状。比较例所涉及的绝缘栅极型半导体装置的其它结构与实施方式所涉及的绝缘栅极型半导体装置相同。
在比较例所涉及的绝缘栅极型半导体装置中，如图8所示那样的、下侧埋入区4与上侧埋入区6x、6y的在光刻工序中的掩膜图案的位置偏移成为问题。当发生位置偏移时，位于上侧埋入区6x、6y之间的上侧电流扩散层5与位于下侧埋入区4之间的下侧电流扩散层3重叠的宽度(JFET宽度)变窄，通态电阻上升，器件特性发生偏差。为了抑制下侧埋入区4与上侧埋入区6x、6y的位置偏移的影响，能够考虑将下侧埋入区4的宽度设计得宽，但是若使下侧埋入区4的宽度变宽，则单元间隔增大，通态电阻增加。另外，也无法使上侧埋入区6x、6y窄到小于最小加工尺寸。
与此相对，根据实施方式所涉及的绝缘栅极型半导体装置，如图3等所示，在下侧埋入区4的纵向的第一条部41上沿纵向间断性地设置上侧埋入区6a～6f的平面图案。因此，如图9所示，即使发生下侧埋入区4与上侧埋入区6a～6f之间的横向的位置偏移，在不存在上侧埋入区6a～6f的区域中JFET宽度也不变窄，因此能够抑制通态电阻的上升。因而，不增大单元间隔就能够降低由于下侧埋入区4与上侧埋入区6a～6f的位置偏移而对器件特性造成的影响。
并且，在实施方式所涉及的绝缘栅极型半导体装置中，将上侧埋入区6a～6f的平面图案设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上，由此如图9所示，即使发生下侧埋入区4与上侧埋入区6a～6f的横向的位置偏移，即使在存在上侧埋入区6a～6f的区域，JFET宽度也不变窄，因此能够抑制通态电阻的上升。因而，与将上侧埋入区6a～6f的平面图案设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点以外的位置的情况相比，能够降低由于下侧埋入区4与上侧埋入区6a～6f的位置偏移而对器件特性造成的影响。
并且，通过沿纵向间断性地设置上侧埋入区6a～6f的平面图案，与比较例所涉及的绝缘栅极型半导体装置的上侧埋入区6x、6y相比，上侧埋入区6a～6f的面积减少，因此由下侧埋入区4及上侧埋入区6a～6f与下侧电流扩散层3之间的pn结构成的内置二极管(体二极管)的正向电压Vf增大，从而不易被击穿。此外，能够通过调整下侧埋入区4和上侧埋入区6a～6f的杂质浓度，来调整内置二极管的正向电压Vf。例如，能够通过提高下侧埋入区4和上侧埋入区6a～6f的杂质浓度，来降低内置二极管的伴随着上侧埋入区6a～6f的面积的减少而增大的量的正向电压Vf。
<绝缘栅极型半导体装置的制造方法>
接着，参照图10～图19，以沟槽栅极型MISFET的情况为一例，主要着眼于图5示出的绝缘栅极型半导体装置的截面，来说明本发明的实施方式所涉及的绝缘栅极型半导体装置的制造方法。此外，以下所叙述的沟槽栅极型MISFET的制造方法是一例，在权利要求书所记载的主旨的范围内即可，能够通过除此以外的、包括该变形例在内的各种制造方法来实现，这是不言而喻的。例如，下面记载了使用n-型的半导体基板的例子，但是也可以使用形成有n-型的外延膜的n+型的半导体基板。
首先，准备n-型的半导体基板(SiC基板)。例如，SiC基板为4H-SiC基板，SiC基板的上表面具有4°的偏角。将该SiC基板作为渡越层2，如图10所示，在渡越层2的上表面外延生长n型的下侧电流扩散层3。此外，也可以通过对渡越层2的上表面进行离子注入和热处理来形成下侧电流扩散层3。
接着，在下侧电流扩散层3的上表面涂布光致抗蚀剂膜，并使用光刻技术来将光致抗蚀剂膜形成图案。将形成图案后的光致抗蚀剂膜用作蚀刻用掩膜，通过反应性离子蚀刻(RIE)等干蚀刻，来选择性地去除下侧电流扩散层3的上部的一部分，由此形成矩形等的对准标记(alignment mark)(省略图示)。对准标记形成于划片槽(scribe line)上、元件的外周部等，在后述的光刻工序中用于曝光时的对位。在对准标记的形成结束后，去除光致抗蚀剂膜。此外，对准标记的蚀刻用掩膜也可以是SiO2膜。
接着，在下侧电流扩散层3的上表面形成SiO2膜，并涂布新的光致抗蚀剂膜，采用包括使用对准标记进行的曝光、显影的光刻技术，来将光致抗蚀剂膜形成图案。在将形成图案后的光致抗蚀剂膜用作掩膜来对SiO2膜进行蚀刻之后，将光致抗蚀剂膜剥离，将形成图案后的SiO2膜用作离子注入用掩膜，向下侧电流扩散层3的上表面注入Al等p型杂质离子。在去除离子注入用掩膜之后，进行热处理，由此使p型杂质离子活化，从而如图11所示那样，在下侧电流扩散层3的上部选择性地形成p+型的下侧埋入区4。
接着，如图12所示，在下侧埋入区4的上表面外延生长n型的上侧电流扩散层5，由下侧电流扩散层3和上侧电流扩散层5来形成实施方式所涉及的绝缘栅极型半导体装置的载体扩散区(3、5)。
接着，在上侧电流扩散层5的上表面形成SiO2膜，并涂布光致抗蚀剂膜，采用包括使用对准标记进行的曝光、显影的光刻技术将光致抗蚀剂膜用作掩膜，在对SiO2膜进行蚀刻之后，将光致抗蚀剂膜剥离，将SiO2膜形成图案。在该光刻工序中，光刻机等曝光装置读取形成于下侧电流扩散层3的上表面的对准标记的位置，由此进行下侧埋入区4与上侧埋入区6a、6b的掩膜图案的对位。将形成图案后的SiO2膜用作离子注入用掩膜，注入Al等p型杂质离子。在去除离子注入用掩膜之后，进行热处理，由此使p型杂质离子活化。其结果，如图13A～图13C所示，在上侧电流扩散层5的上部选择性地形成p+型的上侧埋入区6a～6f。即使使用对准标记，由于SiC基板的上表面具有偏角、或曝光装置的性能等原因，有时还是会发生下侧埋入区4的图案与上侧埋入区6a～6f的图案的位置偏移。
接着，如图14所示，在构成载体扩散区(3、5)的上侧电流扩散层5的上表面外延生长p型的注入控制区7。
接着，在注入控制区7的上表面形成SiO2膜，在使用光刻技术来将光致抗蚀剂膜用作掩膜、并对SiO2膜进行蚀刻之后，将光致抗蚀剂膜剥离，从而将SiO2膜形成图案。将形成图案后的SiO2膜用作离子注入用掩膜，注入氮(N)等n型杂质离子。在去除离子注入用掩膜之后，进行热处理，由此使n型杂质离子活化。其结果，如图15A和图15B所示，在注入控制区7的上部选择性地形成n+型的载体供给区9。
接着，在注入控制区7上形成SiO2膜，采用光刻技术将所涂布的光致抗蚀剂膜形成图案。在将形成图案后的光致抗蚀剂膜用作掩膜来对SiO2膜进行蚀刻之后，将光致抗蚀剂膜剥离，将形成图案后的SiO2膜用作离子注入用掩膜，注入Al等p型杂质离子。在去除离子注入用掩膜之后，进行热处理，由此使p型杂质离子活化。其结果，如图16A和图16B所示，在注入控制区7的上部选择性地形成p+型的基区接触区8a～8f。
此外，例示了在每次进行用于形成下侧埋入区4、上侧埋入区6a～6f、载体供给区9以及基区接触区8a～8f的离子注入时进行热处理的情况，但是也可以不必在每次进行离子注入时进行热处理。例如，也可以在进行了用于形成下侧埋入区4、上侧埋入区6a～6f、载体供给区9以及基区接触区8a～8f的离子注入之后，通过1次热处理来使各离子注入区一并活化。
接着，在载体供给区9和基区接触区8a～8f的上表面沉积氧化膜21。并且，通过光刻技术将在氧化膜21上涂布的光致抗蚀剂膜形成图案。将形成图案后的光致抗蚀剂膜用作蚀刻用掩膜，通过RIE等干蚀刻等来将氧化膜21形成图案。之后，去除光致抗蚀剂膜。然后，如图17所示，将氧化膜21用作蚀刻用掩膜，通过RIE等干蚀刻来以贯通载体供给区9及注入控制区7的方式选择性地形成沟槽10。之后，去除氧化膜21。
接着，通过热氧化法或者化学气相沉积(CVD)法等，来在沟槽10的底面及侧面和载体供给区9及p+型的基区接触区8a～8f的上表面形成SiO2膜等栅极绝缘膜11。接着，通过使用了掺杂气体的CVD法等，以填埋沟槽10的方式沉积高浓度地添加了Al等p型杂质的多晶硅层(掺杂多晶硅层)。之后，通过光刻技术和干蚀刻来选择性地去除掺杂多晶硅层的一部分，由此如图18所示，形成由掺杂多晶硅层构成的栅极电极12的图案。其结果，形成由栅极电极12和栅极绝缘膜11构成的绝缘栅极构造(11、12)。
接着，通过CVD法等，在绝缘栅极构造(11、12)的上表面沉积层间绝缘膜13。然后，通过光刻技术和干蚀刻，如图19所示，选择性地去除层间绝缘膜13的一部分。其结果，在层间绝缘膜13开孔出主电极接触孔。虽然省略了图示，但是在与主电极接触孔不同的位置，以露出与栅极电极12连接的栅极表面电极的一部分的方式在层间绝缘膜13还开孔出栅极接触孔。
接着，通过溅镀法等，在层间绝缘膜13上沉积Al膜等金属层。使用光刻技术和RIE等来将Al膜等金属层形成图案，从而如图20所示，形成第一主电极14和栅极表面电极(省略图示)的图案。其结果，第一主电极14与栅极表面电极的图案分离。在沉积金属层之前形成由镍硅化物(NiSix)等构成的源极接触层的情况下，在主电极接触孔内形成镍膜并进行热处理即可。在该情况下，优选的是，通过湿蚀刻等来去除未反应的镍膜。
接着，通过化学机械研磨(CMP)等来调整作为SiC基板的渡越层2的厚度。然后，向渡越层2的下表面的整个面注入N等n型杂质离子，之后进行热处理，由此使n型杂质离子活化，形成载体接受区1。之后，如图1和图5所示，通过溅镀法或者蒸镀法等，在载体接受区1的下表面的整个面形成由Au等构成的第二主电极15。这样，实施方式所涉及的绝缘栅极型半导体装置完成。
根据实施方式所涉及的绝缘栅极型半导体装置的制造方法，能够实现能够抑制由于沟槽10底部周边的下侧埋入区4与上侧埋入区6a～6f的在制造工序中的相对的位置偏移而导致的特性的偏差的绝缘栅极型半导体装置。
(第一变形例)
在实施方式所涉及的绝缘栅极型半导体装置中，如图3所示，例示了上侧埋入区6a～6f的平面图案为矩形的情况。图21表示图3示出的上侧埋入区6a的附近的局部放大图。在图21中，以单点划线示出没有位置偏移地设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的情况下的上侧埋入区6a的位置。如图21所示，在上侧埋入区6a的平面图案为矩形的情况下，存在以下情况：当上侧埋入区6a在平面图案上相对于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置而沿纵向和横向发生偏移时，上侧埋入区6a的角部的区域A1从下侧埋入区4上超出，JFET区域的面积减少。
与此相对，实施方式的第一变形例所涉及的绝缘栅极型半导体装置的不同点在于，如图22所示，上侧埋入区6a～6f的平面图案为八边形。实施方式的第一变形例所涉及的绝缘栅极型半导体装置的其它结构与实施方式所涉及的绝缘栅极型半导体装置相同，因此省略重复的说明。
图23表示图22示出的上侧埋入区6a的附近的局部放大图。在图23中，以单点划线示出无位置偏移地设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的情况下的上侧埋入区6a的位置。即使在在如图23中以实线所示的那样，上侧埋入区6a的平面图案相对于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置沿纵向和横向发生偏移的情况下，上侧埋入区6a仍位于下侧埋入区4上，因此能够抑制JFET区域的面积的变动。
此外，虽然省略图示，但是除了上侧埋入区的平面图案为八边形以外，在上侧埋入区的平面图案为六边形以上的多边形、圆形、或者圆角矩形、十字形那样的情况下，上侧埋入区也不易从下侧埋入区4上超出，能够抑制JFET区域的面积的变动。另外，如图24所示，上侧埋入区6a的平面图案也可以是左右非对称的图案。或者，虽然省略图示，但是上侧埋入区6a的平面图案也可以是上下非对称的图案。
根据实施方式的第一变形例所涉及的绝缘栅极型半导体装置，通过将上侧埋入区6a～6f的平面图案设为六边形以上的多边形、圆形、或者圆角矩形、十字形等，即使上侧埋入区6a发生了纵向和横向的位置偏移，上侧埋入区6a也不易从下侧埋入区4上超出，能够抑制JFET区域的面积的变动。
(第二变形例)
在实施方式所涉及的绝缘栅极型半导体装置中，如图3所示，例示了上侧埋入区6a～6f的所有的平面图案设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置的情况。与此相对，如图25所示，实施方式的第二变形例所涉及的绝缘栅极型半导体装置的不同点在于，上侧埋入区6a、6b、6c、6d、6e、6f、6g、6h、6i、6j、6k、6l的平面图案的一部分还设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置以外的位置。
如图25的左侧所示，上侧埋入区6c、6g、6k设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置。上侧埋入区6a、6e、6i设置于上侧埋入区6c、6g、6k之间的、下侧埋入区4的纵向的第一条部41上的位置。如图25的右侧所示，上侧埋入区6d、6h、6l设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置。上侧埋入区6b、6f、6j设置于上侧埋入区6d、6h、6l之间的、下侧埋入区4的纵向的第一条部41上的位置。实施方式的第二变形例所涉及的绝缘栅极型半导体装置的其它结构与实施方式所涉及的绝缘栅极型半导体装置相同，因此省略重复的说明。
根据实施方式的第二变形例所涉及的绝缘栅极型半导体装置，在上侧埋入区6a～6l的平面图案的至少一部分还设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置以外的位置的情况下也是，即使发生了下侧埋入区4与上侧埋入区6a～6l的位置偏移，与图6示出的比较例所涉及的绝缘栅极型半导体装置相比，JFET区域的面积的减少量小，因此也能够抑制通态电阻的上升。因此，不增大单元间隔就能够降低由于下侧埋入区4与上侧埋入区6a～6l的位置偏移而对器件特性造成的影响。
并且，如图26所示，上侧埋入区6a～6c的平面图案也可以不设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的所有位置。另外，上侧埋入区6a～6c的平面图案也可以隔着沟槽10地沿纵向设置为图26的左右非对称。
(第三变形例)
在实施方式所涉及的绝缘栅极型半导体装置中，如图4所示，例示了基区接触区8a～8f的一部分分别设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的情况。与此相对，实施方式的第三变形例所涉及的绝缘栅极型半导体装置的不同点在于，如图27所示，基区接触区8a～8f全部分别设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点上的位置。
基区接触区8a～8f在平面图案上处于与上侧埋入区6a～6f重叠的位置。基区接触区8a～8f的平面图案的形状及尺寸可以与上侧埋入区6a～6f的平面图案的形状及尺寸大致相同。基区接触区8a～8f的平面图案的形状也可以与上侧埋入区6a～6f的平面图案的形状不同，基区接触区8a～8f的平面图案的尺寸也可以与上侧埋入区6a～6f的平面图案的尺寸不同。此外，基区接触区8a～8f也可以分别设置于下侧埋入区4的纵向的第一条部41与横向的第二条部42的交点之间的、纵向的第一条部41上。实施方式的第三变形例所涉及的绝缘栅极型半导体装置的其它结构与实施方式所涉及的绝缘栅极型半导体装置相同，因此省略重复的说明。
根据实施方式的第三变形例所涉及的绝缘栅极型半导体装置，通过调整基区接触区8a～8f的平面图案与上侧埋入区6a～6f的相对的位置、形状以及尺寸，能够调整内置二极管的正向电压Vf。例如，通过使基区接触区8a～8f的平面图案的位置与上侧埋入区6a～6f的平面图案的位置重叠，能够降低内置二极管的正向电压Vf。
(其它实施方式)
如上所述那样，通过实施方式记载了本发明，但是不应理解为构成本公开的一部分的论述和附图用于限定本发明。根据本公开，本领域技术人员将会明确各种替代实施方式、实施例以及应用技术。
例如，在实施方式中，例示了在沟槽10内具有绝缘栅极构造(11、12)的MISFET，但是不限定于此，能够应用于在沟槽内具有绝缘栅极构造的IGBT等各种具有绝缘栅极构造的绝缘栅极型半导体装置。作为沟槽栅极型IGBT，是将图1示出的MISFET的n+型的载体供给区9作为发射极区、在渡越层2的下表面侧设置有p+型的集电极区作为载体接受区的构造即可。
另外，在实施方式中，例示了沟槽10的平面图案形成条状的情况，但是不限定于此。例如，沟槽的平面图案也可以是矩形，还可以是六边形等多边形。
另外，在实施方式中，例示了使用SiC的绝缘栅极型半导体装置。但是，除了使用SiC的绝缘栅极型半导体装置以外，也能够应用于使用扩散系数比Si的扩散系数小的氮化镓(GaN)、金刚石或氮化铝(AlN)等禁带宽度比硅的禁带宽度宽的半导体(宽禁带半导体)材料的各种绝缘栅极型半导体装置。

Claims (12)

1.一种绝缘栅极型半导体装置，其特征在于，具备：
第一导电型的载体输送层，其由禁带宽度比硅的禁带宽度宽的半导体材料形成；
第二导电型的下侧埋入区，其选择性地埋入于所述载体输送层的上部；
多个第二导电型的上侧埋入区，其在所述下侧埋入区上分散地埋入于所述载体输送层的上部；
第二导电型的注入控制区，其设置于所述载体输送层及所述上侧埋入区上；以及
绝缘栅极构造，其是使用去向所述下侧埋入区的上表面的位置地贯通所述注入控制区的沟槽来构成的，对位于所述沟槽的侧壁的所述注入控制区的表面势进行控制，
其中，所述沟槽的平面图案为条状，
在平面图案中，所述下侧埋入区具有与所述沟槽分离设置的第一条部，
所述多个上侧埋入区分别间断性地设置于所述第一条部上。
2.根据权利要求1所述的绝缘栅极型半导体装置，其特征在于，
所述载体输送层具有：
第一导电型的渡越层，构成主电流的多数载流子通过漂移电场而在该渡越层中渡越；以及
第一导电型的载体扩散区，其设置于所述渡越层上，从所述注入控制区注入的所述多数载流子通过扩散而在该载体扩散区中移动。
3.根据权利要求2所述的绝缘栅极型半导体装置，其特征在于，
所述载体扩散区具有：
第一导电型的下侧电流扩散层，其杂质浓度比所述渡越层的杂质浓度高，所述下侧电流扩散层设置于所述渡越层上；以及
第一导电型的上侧电流扩散层，其选择性地设置于所述下侧电流扩散层及所述下侧埋入区上。
4.根据权利要求2或3所述的绝缘栅极型半导体装置，其特征在于，
还具备第一导电型的载体供给区，该载体供给区的杂质浓度比所述载体扩散区的杂质浓度高，所述载体供给区选择性地设置于所述注入控制区的上部，向所述注入控制区供给所述多数载流子，
所述沟槽贯通所述载体供给区及所述注入控制区而去向所述下侧埋入区的上表面的位置。
5.根据权利要求1～4中的任一项所述的绝缘栅极型半导体装置，其特征在于，
所述下侧埋入区还具有：
第三条部，其设置于所述沟槽的下部；以及
第二条部，其将所述第一条部与所述第三条部连接起来。
6.根据权利要求5所述的绝缘栅极型半导体装置，其特征在于，
由所述第一条部、所述第二条部以及所述第三条部形成的所述下侧埋入区的平面图案呈矩阵状。
7.根据权利要求5所述的绝缘栅极型半导体装置，其特征在于，
所述沟槽的底部与所述第三条部相接，或者隔着所述载体输送层以德拜长度的数量级与所述第三条部接近。
8.根据权利要求5所述的绝缘栅极型半导体装置，其特征在于，
所述多个上侧埋入区中的至少一部分在平面图案上位于所述第一条部与所述第二条部的交点上。
9.根据权利要求5所述的绝缘栅极型半导体装置，其特征在于，
所述多个上侧埋入区中的至少一部分在平面图案上位于所述第一条部上的同所述第一条部与所述第二条部的交点不同的位置。
10.根据权利要求1～9中的任一项所述的绝缘栅极型半导体装置，其特征在于，
所述上侧埋入区的平面图案为圆形、圆角矩形、或者六边形以上的多边形。
11.根据权利要求1～10中的任一项所述的绝缘栅极型半导体装置，其特征在于，
还具备第二导电型的基区接触区，该基区接触区选择性地设置于所述注入控制区的上部，
所述基区接触区的位置在平面图案上与所述上侧埋入区的位置重叠。
12.根据权利要求1～11中的任一项所述的绝缘栅极型半导体装置，其特征在于，
所述半导体材料为碳化硅。
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