CN113574655B - SiC半导体装置 - Google Patents

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Abstract

SiC半导体装置包括：具有主面的第一导电型的SiC半导体层；形成于上述主面且具有侧壁以及底壁的源极沟槽；埋设于上述源极沟槽且具有在上述源极沟槽的上述侧壁与上述源极沟槽的开口侧的区域相接的侧壁接触部的源极电极；在上述主面的表层部中形成于沿上述源极沟槽的区域的第二导电型的主体区域；以及在上述主体区域的表层部中与上述源极电极的上述侧壁接触部电连接的第一导电型的源极区域。

Description

SiC半导体装置
技术领域
本发明涉及具备源极沟槽的SiC半导体装置。
背景技术
专利文献1公开了包括SiC半导体基板、源极沟槽、源极绝缘层、源极电极、主体区域以及源极区域的SiC半导体装置。源极沟槽形成于SiC半导体基板的主面。源极绝缘层形成于源极沟槽的内壁。源极电极隔着源极绝缘层埋设于源极沟槽。主体区域在SiC半导体基板的主面的表层部中隔着源极绝缘层而与源极电极对置。源极区域在主体区域的表层部中隔着源极绝缘层而与源极电极对置。
现有技术文献
专利文献
专利文献1：国际公开第2016/006696A1号
发明内容
发明所要解决的课题
本发明的一个实施方式提供一种SiC半导体装置，其在具备源极沟槽的构造中使源极区域适当地源极接地。
用于解决课题的方案
本发明的一个实施方式提供一种SiC半导体装置，包括：第一导电型的SiC半导体层，其具有主面；源极沟槽，其形成于上述主面，且具有侧壁及底壁；源极电极，其埋设于上述源极沟槽，且具有在上述源极沟槽的上述侧壁与上述源极沟槽的开口侧的区域相接的侧壁接触部；第二导电型的主体区域，其在上述主面的表层部中形成于沿上述源极沟槽的区域；以及第一导电型的源极区域，其在上述主体区域的表层部中与上述源极电极的上述侧壁接触部电连接。
根据该SiC半导体装置，源极区域与从源极沟槽的侧壁露出的源极电极电连接。由此，能够提供能够使源极区域适当地源极接地的SiC半导体装置。
本发明中的上述的或者其它目的、特征以及效果根据参照附图进行的以下叙述的实施方式的说明可清楚。
附图说明
图1是本发明的第一实施方式的SiC半导体装置的立体图。
图2是图1所示的SiC半导体装置的俯视图。
图3是从图2所示的构造去掉第一主面电极之上的构造后的俯视图。
图4是表示图3所示的区域IV的内部构造的放大俯视图。
图5是沿图4所示的V-V线的剖视图。
图6是沿图4所示的VI-VI线的剖视图。
图7是沿图4所示的VII-VII线的剖视图。
图8是图5所示的区域VIII的放大图。
图9是图6所示的区域IX的放大图。
图10是沿图2所示的X-X线的剖视图。
图11A是表示图1所示的SiC半导体装置的制造方法的一例的放大剖视图。
图11B是表示图11A之后的工序的放大剖视图。
图11C是表示图11B之后的工序的放大剖视图。
图11D是表示图11C之后的工序的放大剖视图。
图11E是表示图11D之后的工序的放大剖视图。
图11F是表示图11E之后的工序的放大剖视图。
图11G是表示图11F之后的工序的放大剖视图。
图11H是表示图11G之后的工序的放大剖视图。
图11I是表示图11H之后的工序的放大剖视图。
图11J是表示图11I之后的工序的放大剖视图。
图11K是表示图11J之后的工序的放大剖视图。
图11L是表示图11K之后的工序的放大剖视图。
图11M是表示图11L之后的工序的放大剖视图。
图11N是表示图11M之后的工序的放大剖视图。
图11O是表示图11N之后的工序的放大剖视图。
图11P是表示图11O之后的工序的放大剖视图。
图11Q是表示图11P之后的工序的放大剖视图。
图11R是表示图11Q之后的工序的放大剖视图。
图11S是表示图11R之后的工序的放大剖视图。
图12是与图8对应的区域的放大图，是部分地表示本发明的第二实施方式的SiC半导体装置的图。
图13A是表示图12所示的SiC半导体装置的制造方法的一例的放大剖视图。
图13B是表示图13A之后的工序的放大剖视图。
图13C是表示图13B之后的工序的放大剖视图。
图13D是表示图13C之后的工序的放大剖视图。
图13E是表示图13D之后的工序的放大剖视图。
图13F是表示图13E之后的工序的放大剖视图。
图14是与图8对应的区域的放大图，是部分地表示本发明的第三实施方式的SiC半导体装置的图。
图15A是表示图14所示的SiC半导体装置的制造方法的一例的放大剖视图。
图15B是表示图15A之后的工序的放大剖视图。
图16是与图8对应的区域的放大图，是部分地表示本发明的第四实施方式的SiC半导体装置的图。
具体实施方式
图1是本发明的第一实施方式的SiC半导体装置1的立体图。图2是图1所示的SiC半导体装置1的俯视图。图3是从图2所示的构造去掉栅极主面电极71以及源极主面电极81(第一主面电极)之上的构造后的俯视图。图4是表示图3所示的区域IV的内部构造的放大俯视图。图5是沿图4所示的V-V线的剖视图。图6是沿图4所示的VI-VI线的剖视图。图7是沿图4所示的VII-VII线的剖视图。图8是图5所示的区域VIII的放大图。图9是图6所示的区域IX的放大图。图10是沿图2所示的X-X线的剖视图。
参照图1～图10，SiC半导体装置1包括SiC半导体层2。SiC半导体层2包含由六方晶构成的SiC单晶。由六方晶构成的SiC单晶根据原子排列的周期而具有包含2H(Hexagonal)－SiC单晶、4H－SiC单晶、6H－SiC单晶等的多个种类的多型。在该方式(本实施例)中，SiC半导体层2由4H－SiC单晶构成，但不排除其它多型。
SiC半导体层2的厚度可以为40μm以上且300μm以下。SiC半导体层2的厚度可以为40μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、或者250μm以上且300μm以下。SiC半导体层2的厚度优选为60μm以上且150μm以下。
SiC半导体层2具有一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3及第二主面4的侧面5A～5D。侧面5A～5D包括第一侧面5A、第二侧面5B、第三侧面5C以及第四侧面5D。第一主面3以及第二主面4在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)下形成为四边形状(在该方式中为长方形状)。
在该方式中，第一主面3以及第二主面4面向SiC单晶的c面。第一主面3面向SiC单晶的硅面((0001)面)。第一主面3为非安装面。第二主面4面向SiC单晶的碳面((000－1)面)。第一主面3以及第二主面4也可以具有面向c面沿断开方向以预定的角度倾斜的偏角。断开方向优选为SiC单晶的a轴方向([11－20]方向)。在具有偏角的情况下，SiC单晶的c轴([0001]方向)相对于法线方向Z以偏角量倾斜。
偏角可以为超过0°且10°以下。偏角也可以为0°以上且6°以下。偏角也可以为0°以上且2°以下、2°以上且4°以下、或者4°以上且6°以下。偏角优选为超过0°且4.5°以下。偏角也可以为3°以上且4.5°以下。在该情况下，偏角优选为3°以上且3.5°以下、或者3.5°以上且4°以下。偏角也可以为1.5°以上且3°以下。在该情况下，偏角优选为1.5°以上且2°以下、或者2°以上且2.5°以下。
第二主面4也可以由具有研磨痕以及退火痕(具体地为激光照射痕)的任一方或者双方的粗面构成。退火痕也可以包括非晶质化的SiC、以及/或者与金属硅化物化(合金化)而成的SiC(具体地为Si)。第二主面4优选由至少具有退火痕的欧姆面构成。
第一侧面5A以及第二侧面5B沿第一方向X延伸、且在与第一方向X交叉(具体地为正交)的第二方向Y上对置。第一侧面5A以及第二侧面5B在俯视时形成SiC半导体层2的短边。第三侧面5C以及第四侧面5D沿第二方向Y延伸、且在第一方向X上对置。第三侧面5C以及第四侧面5D在俯视时形成SiC半导体层2的长边。
在该方式中，第一方向X是SiC单晶的m轴方向([1－100]方向)。第二方向Y是SiC单晶的a轴方向([11－20]方向)。也就是，第一侧面5A以及第二侧面5B由SiC单晶的a面形成，在SiC单晶的a轴方向上对置。第三侧面5C以及第四侧面5D由SiC单晶的m面形成，在SiC单晶的m轴方向上对置。各侧面5A～5D的长度也可以为0.1mm以上且10mm以下。各侧面5A～5D的长度优选为0.5mm以上且2.5mm以下。
侧面5A～5D也可以由劈开面或者研磨面构成。在该方式中，侧面5A～5D由劈开面构成。第一侧面5A以及第二侧面5B在以法线方向Z为基准时，也可以形成相对于法线方向Z朝向SiC单晶的c轴方向([0001]方向)倾斜的倾斜面。
第一侧面5A以及第二侧面5B在使法线方向Z为0°时，也可以相对于法线方向Z以与偏角相应的角度倾斜。与偏角相应的角度既可以与偏角相等、也可以为超过0°且小于偏角的角度。另一方面，第三侧面5C以及第四侧面5D沿第二方向Y(a轴方向)以及法线方向Z呈平面地延伸。具体而言，第三侧面5C以及第四侧面5D相对于第一主面3以及第二主面4大致垂直地形成。
SiC半导体层2包括n+型的漏极区域6。漏极区域6的n型杂质浓度也可以为1×1018cm－3以上且1×1020cm－3以下。漏极区域6形成于第二主面4的表层部，且形成第二主面4。在该方式中，漏极区域6由n+型的SiC半导体基板7构成。
漏极区域6的厚度也可以为40μm以上且250μm以下。漏极区域6的厚度也可以为40μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、或者200μm以上且250μm以下。漏极区域6的厚度优选为40μm以上且150μm以下。通过使漏极区域6变薄，能够降低漏极区域6的电阻值。
SiC半导体层2包括n型的漂移区域8。漂移区域8具有小于漏极区域6的n型杂质浓度的n型杂质浓度。漂移区域8的n型杂质浓度也可以为1.0×1015cm－3以上且1.0×1018cm－3以下。漂移区域8形成于第一主面3的表层部，且形成第一主面3。漂移区域8与漏极区域6电连接。漏极区域6以及漂移区域8的边界与第一主面3平行地延伸。在该方式中，漂移区域8由形成于SiC半导体基板7之上的n型的SiC外延层9构成。
漂移区域8的厚度也可以为1μm以上且50μm以下。漂移区域8的厚度也可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。漂移区域8的厚度优选为5μm以上且15μm以下。
在该方式中，漂移区域8具有多个区域，该多个区域沿法线方向Z具有不同的n型杂质浓度。具体而言，漂移区域8包括高浓度区域10以及低浓度区域11。高浓度区域10具有比较高的n型杂质浓度，且形成于第一主面3侧的区域。低浓度区域11具有小于高浓度区域10的n型杂质浓度的n型杂质浓度，且相对于高浓度区域10形成于第二主面4侧的区域。
高浓度区域10的n型杂质浓度的峰值也可以为1.0×1016cm－3以上且1.0×1018cm－3以下。低浓度区域11的n型杂质浓度的峰值也可以为1.0×1015cm－3以上且1.0×1016cm－3以下。低浓度区域11的厚度超过高浓度区域10的厚度。也就是，高浓度区域10的厚度小于低浓度区域11的厚度，而且小于漂移区域8的总厚度的二分之一。当然，也可以形成具有一样的n型杂质浓度的漂移区域8。
SiC半导体层2包括有源区域12以及外侧区域13。有源区域12是形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor)的区域。有源区域12在俯视时从侧面5A～5D朝向内方空出间隔地形成于SiC半导体层2的中央部。在该方式中，有源区域12形成为在俯视时具有与侧面5A～5D平行的四边的四边形状(在该方式中为长方形状)。外侧区域13是有源区域12的外侧的区域。外侧区域13形成于侧面5A～5D以及有源区域12的周缘之间的区域。外侧区域13形成为在俯视时包围有源区域12的环状(更具体地为环状)。
SiC半导体装置1包括在有源区域12中形成于第一主面3的多个沟槽栅极构造18。多个沟槽栅极构造18分别形成为沿第一方向X延伸的带状，且在第二方向Y上空出间隔地形成。多个沟槽栅极构造18在俯视时整体形成为条纹状。
在该方式中，多个沟槽栅极构造18在有源区域12中从一方侧(第三侧面5C侧)的周缘部朝向另一方侧(第四侧面5D侧)的周缘部以带状延伸。多个沟槽栅极构造18在有源区域12中横穿一方侧的周缘部以及另一方侧的周缘部之间的中间部。
各沟槽栅极构造18的长度可以为1mm以上且10mm以下。各沟槽栅极构造18的长度也可以为1mm以上且2mm以下、2mm以上且4mm以下、4mm以上且6mm以下、6mm以上且8mm以下、或者8mm以上且10mm以下。各沟槽栅极构造18的长度优选为2mm以上且6mm以下。一个沟槽栅极构造18的每单位面积的总延长可以为0.5μm/μm2以上且0.75μm/μm2以下。
各沟槽栅极构造18包括有源沟槽部19以及接触沟槽部20。有源沟槽部19是沿MISFET的通道的部分。接触沟槽部20是MISFET的通道外的部分。接触沟槽部20是沟槽栅极构造18的端部，以外部连接为主要目的。
各沟槽栅极构造18包括栅极沟槽21、栅极绝缘层22以及栅极电极23。在图4中，栅极绝缘层22以及栅极电极23由影线示出。
栅极沟槽21形成于漂移区域8。栅极沟槽21包括侧壁以及底壁。栅极沟槽21的形成长边的侧壁由SiC单晶的a面形成。栅极沟槽21的形成短边的侧壁由SiC单晶的m面形成。
栅极沟槽21的侧壁也可以沿法线方向Z延伸。在该情况下，栅极沟槽21的侧壁也可以相对于第一主面3大致垂直地形成。在SiC半导体层2内，栅极沟槽21的侧壁相对于第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。也就是，栅极沟槽21也可以形成为从第一主面3朝向底壁而开口宽度变窄的尖细形状。
栅极沟槽21的底壁位于高浓度区域10。栅极沟槽21的底壁面向SiC单晶的c面。栅极沟槽21的底壁具有相对于SiC单晶的(0001)面向[11－20]方向倾斜的偏角。栅极沟槽21的底壁也可以与第一主面3平行地形成。栅极沟槽21的底壁也可以形成为朝向第二主面4的弯曲状。
栅极沟槽21的沿第二方向Y的宽度也可以为0.1μm以上且2μm以下。栅极沟槽21的宽度也可以为0.1μm以上且0.5μm以下、0.5μm以上且1.0μm以下、1.0μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
栅极沟槽21具有第一深度D1。第一深度D1也可以为0.5μm以上且3.0μm以下。第一深度D1也可以为0.5μm以上且1.0μm以下、1.0μm以上且1.5μm以下、1.5μm以上且2.0μm以下、2.0μm以上且2.5μm以下、或者2.5μm以上且3.0μm以下。
栅极沟槽21的开口边缘部包括从第一主面3朝向栅极沟槽21的内方而向下倾斜的倾斜部。栅极沟槽21的开口边缘部是连接第一主面3以及栅极沟槽21的侧壁的部分。栅极沟槽21的倾斜部形成为朝向SiC半导体层2的内方的弯曲状。栅极沟槽21的倾斜部也可以形成为朝向栅极沟槽21的内方的弯曲状。栅极沟槽21的倾斜部缓和相对于栅极沟槽21的开口边缘部的电场集中。
栅极绝缘层22包含氧化硅、氮化硅、氧化铝、氧化锆以及氧化钽中的至少一个。栅极绝缘层22也可以具有氧化硅层以及氮化硅层以任意的顺序层叠而成的层叠构造。栅极绝缘层22也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，栅极绝缘层22具有由氧化硅层构成的单层构造。
栅极绝缘层22沿栅极沟槽21的内壁形成为膜状，在栅极沟槽21内划分凹部空间。栅极绝缘层22包括第一区域24、第二区域25以及第三区域26。第一区域24沿栅极沟槽21的侧壁形成。第二区域25沿栅极沟槽21的底壁形成。第三区域26沿第一主面3形成。
第一区域24的厚度小于第二区域25的厚度以及第三区域26的厚度。第一区域24的厚度也可以为0.01μm以上且0.2μm以下。第二区域25的厚度也可以为0.05μm以上且0.5μm以下。第三区域26的厚度也可以为0.05μm以上且0.5μm以下。
栅极绝缘层22包括在开口边缘部中朝向栅极沟槽21内鼓出的鼓出部27。鼓出部27形成于栅极绝缘层22的第一区域24以及第三区域26的连接部。鼓出部27形成为朝向栅极沟槽21的内方的弯曲状。鼓出部27在开口边缘部使栅极沟槽21的开口变窄。也可以形成不具有鼓出部27的栅极绝缘层22。也可以形成具有一样的厚度的栅极绝缘层22。
栅极电极23隔着栅极绝缘层22埋设于栅极沟槽21。具体而言，栅极电极23在栅极沟槽21内埋设于由栅极绝缘层22划分出的凹部空间。栅极电极23具有从栅极沟槽21的开口露出的电极面。栅极电极23的电极面形成为朝向栅极沟槽21的底壁凹陷的弯曲状。栅极电极23的电极面因栅极绝缘层22的鼓出部27而变窄。
栅极电极23由金属材料以外的导电材料构成。栅极电极23优选由导电性多晶硅构成。在该方式中，栅极电极23包含添加了p型杂质的p型多晶硅。栅极电极23的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1022cm－3以下。栅极电极23的p型杂质也可以包含硼、铝、铟以及镓中的至少一个。栅极电极23的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。栅极电极23的厚度也可以为0.5μm以上且3μm以下。
SiC半导体装置1包括在有源区域12中形成于第一主面3之上的栅极配线28。在图4中，栅极配线28由影线示出。具体而言，栅极配线28形成于栅极绝缘层22的第三区域26之上。栅极配线28在有源区域12中沿第一侧面5A、第三侧面5C以及第四侧面5D形成，从三个方向划分形成有多个沟槽栅极构造18的区域。
栅极配线28与从沟槽栅极构造18的接触沟槽部20露出的栅极电极23连接。在该方式中，栅极配线28由从栅极沟槽21向第一主面3之上引出的栅极电极23的引出部形成。栅极配线28的电极面与栅极电极23的电极面连接。
SiC半导体装置1包括包覆栅极电极23的第一低电阻层29。第一低电阻层29包含具有小于栅极电极23的片材电阻的片材电阻的导电材料。第一低电阻层29的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。在法线方向Z上，第一低电阻层29的厚度优选小于栅极电极23的厚度。第一低电阻层29的厚度也可以为0.01μm以上且3μm以下。
第一低电阻层29在栅极沟槽21内包覆栅极电极23。第一低电阻层29形成沟槽栅极构造18的一部分。第一低电阻层29也包覆栅极配线28。在第一低电阻层29中包覆栅极配线28的部分与在第一低电阻层29中包覆栅极电极23的部分一体地形成。由此，第一低电阻层29包覆栅极电极23的整个区域以及栅极配线28的整个区域。
具体而言，第一低电阻层29包括多晶层。多晶层由栅极电极23的表层部以及栅极配线28的表层部与金属材料硅化物化而成的层构成。也就是，多晶层由包含添加于栅极电极23(p型多晶硅)以及栅极配线28(p型多晶硅)的p型杂质的p型多晶层构成。另外，栅极电极23的电极面以及栅极配线28的电极面由第一低电阻层29形成。多晶层优选具有10μΩ·cm以上且110μΩ·cm以下的电阻率。
埋入有栅极电极23以及第一低电阻层29的栅极沟槽21内的片材电阻为栅极电极23单体的片材电阻以下。栅极沟槽21内的片材电阻优选为添加了n型杂质的n型多晶硅的片材电阻以下。栅极沟槽21内的片材电阻近似于第一低电阻层29的片材电阻。栅极沟槽21内的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。栅极沟槽21内的片材电阻优选小于10Ω/□。
第一低电阻层29也可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2以及WSi2中的至少一个。尤其是，这些种类中的NiSi、CoSi2以及TiSi2由于电阻率的值以及温度依存性比较小，因此适合作为形成第一低电阻层29的多晶层。第一低电阻层29最优选由具有向其它区域的扩散较小的性质的CoSi2构成。
第一低电阻层29包含与栅极绝缘层22相接的接触部。具体而言，第一低电阻层29的接触部与栅极绝缘层22的第三区域26(鼓出部27)相接。由此，能够抑制第一低电阻层29以及漂移区域8之间的电流通过。尤其是，使第一低电阻层29的接触部在栅极绝缘层22中与比较厚的角部连接的设计在降低电流通过的风险上是有效的。
通过将具有与埋入n型多晶硅不同的功函数的p型多晶硅埋入到栅极沟槽21，从而能够使栅极阈值电压Vth增加1V左右。但是，p型多晶硅具有比n型多晶硅的片材电阻高数十倍(大约20倍)的片材电阻。因此，p型多晶硅在采用作为栅极电极23的材料的情况下，伴随栅极沟槽21内的寄生电阻(以下简称为“栅极电阻”。)的增加，能量损失增大。
因此，在SiC半导体装置1中，在栅极电极23(p型多晶硅)之上形成第一低电阻层29(p型多晶)。根据第一低电阻层29，能够允许栅极阈值电压Vth的增加，并且能够降低栅极沟槽21内的片材电阻。例如，根据具有第一低电阻层29的构造，与不具有第一低电阻层29的构造比较，能够使片材电阻下降百分之一以下。另外，根据具有第一低电阻层29的构造，与包含n型多晶硅的栅极电极23比较，能够使片材电阻下降五分之一以下。
由此，能够降低栅极电阻，因此能够使电流沿沟槽栅极构造18有效地扩散。也就是，第一低电阻层29作为使电流在栅极沟槽21内扩散的电流扩散层而形成。尤其是，在具有毫米级的长度(1mm以上的长度)的栅极沟槽21的情况下，电流的传递需要时间，但根据第一低电阻层29，能够适当地抑制开关延迟。另外，根据具有第一低电阻层29的构造，在提高栅极阈值电压Vth的方面，不使漂移区域8内的p型杂质浓度增加也可以。因而，能够抑制通道电阻的增加，并且能够使栅极阈值电压Vth适当地增加。
SiC半导体装置1包括分别形成于彼此相邻的多个沟槽栅极构造18之间的区域的多个沟槽源极构造30。多个沟槽源极构造30以夹入一个沟槽栅极构造18的形态在第二方向Y上空出间隔地形成。多个沟槽源极构造30分别形成为沿第一方向X延伸的带状。多个沟槽源极构造30在俯视时整体形成为条纹状。
在第二方向Y上，彼此相邻的沟槽源极构造30的中央部间的间距PS也可以为1μm以上且5μm以下。间距PS也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。间距PS优选为1.5μm以上且3μm以下。
各沟槽源极构造30包括源极沟槽31、源极绝缘层32以及源极电极33。在图4中，源极绝缘层32以及源极电极33由影线示出。源极沟槽31形成于漂移区域8。源极沟槽31包括侧壁以及底壁。源极沟槽31的形成长边的侧壁由SiC单晶的a面形成。源极沟槽31的形成短边的侧壁由SiC单晶的m面形成。
源极沟槽31的底壁位于高浓度区域10。源极沟槽31的底壁面向SiC单晶的c面。源极沟槽31的底壁具有相对于SiC单晶的(0001)面向[11－20]方向倾斜的偏角。源极沟槽31的底壁也可以与第一主面3平行地形成。源极沟槽31的底壁也可以形成为朝向第二主面4的弯曲状。
源极沟槽31的底壁相对于栅极沟槽21的底壁位于第二主面4侧的区域。源极沟槽31的底壁在法线方向Z上位于栅极沟槽21的底壁以及低浓度区域11之间的区域。也就是，源极沟槽31具有超过栅极沟槽21的第一深度D1的第二深度D2。在源极沟槽31位于高浓度区域10内这样的条件下，第二深度D2相对于第一深度D1的比DS/DG也可以为1.5以上。比DS/DG优选为2以上。
第二深度D2也可以为0.5μm以上且10μm以下。第二深度D2也可以为0.5μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。当然，也可以形成具有与第一深度D1大约相等的第二深度D2的源极沟槽31。
在该方式中，源极沟槽31包括第一沟槽部34以及第二沟槽部35。第一沟槽部34形成于源极沟槽31的开口侧。第一沟槽部34在第二方向Y上具有第一宽度W1。第一沟槽部34也可以形成为从第一主面3朝向底壁侧而第一宽度W1变窄的尖细形状。第一沟槽部34也可以在法线方向Z上形成有横穿栅极沟槽21的底壁的第一沟槽部34。也就是，第一沟槽部34的深度也可以超过栅极沟槽21的第一深度D1。
第一沟槽部34优选相对于栅极沟槽21的底壁形成于第一主面3侧的区域。也就是，第一沟槽部34的深度优选为小于栅极沟槽21的第一深度D1。第一沟槽部34的深度也可以为0.1μm以上且2μm以下。第一沟槽部34的深度优选为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
第一沟槽部34的第一宽度W1既可以为栅极沟槽21的宽度以上、也可以小于栅极沟槽21的宽度。第一宽度W1优选为超过栅极沟槽21的宽度。第一宽度W1也可以为0.1μm以上且2μm以下。第一宽度W1也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
第二沟槽部35形成于源极沟槽31的底壁侧。第二沟槽部35在法线方向Z上形成于第一沟槽部34以及漂移区域8的底部之间的区域，且横穿栅极沟槽21的底壁。在法线方向Z上，以第一沟槽部34为基准的第二沟槽部35的深度优选为超过栅极沟槽21的第一深度D1。
第二沟槽部35在第二方向Y上具有小于第一宽度W1的第二宽度W2。第二宽度W2在小于第一宽度W1这样的条件下，既可以为栅极沟槽21的宽度以上、也可以为小于栅极沟槽21的宽度。第二宽度W2也可以为0.1μm以上且小于2μm。第二宽度W2也可以为0.1μm以上且小于2μm。第二宽度W2也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且小于2μm。当然，也可以形成具有与第一宽度W1大约相等的第二宽度W2的第二沟槽部35。
包括第一沟槽部34以及第二沟槽部35的源极沟槽31的开口宽度优选形成为与栅极沟槽21的开口宽度相同的程度。源极沟槽31的开口宽度与栅极沟槽21的开口宽度相同的程度是指，源极沟槽31的开口宽度纳入栅极沟槽21的开口宽度的±20％的范围内。
第二沟槽部35的侧壁也可以沿法线方向Z延伸。在SiC半导体层2内，第二沟槽部35的侧壁相对于第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。第二沟槽部35的侧壁也可以相对于第一主面3大致垂直地形成。第二沟槽部35也可以形成为从第一沟槽部34朝向底壁侧而第二宽度W2变窄的尖细形状。
源极绝缘层32也可以包含氧化硅、氮化硅、氧化铝、氧化锆或者氧化钽中的至少一个。源极绝缘层32也可以具有氧化硅层以及氮化硅层以任意的顺序层叠的层叠构造。源极绝缘层32也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，源极绝缘层32具有由氧化硅层构成的单层构造。
源极绝缘层32沿源极沟槽31的内壁形成为膜状，在源极沟槽31内划分凹部空间。具体而言，源极绝缘层32以使第一沟槽部34露出的方式沿第二沟槽部35的内壁形成为膜状。由此，源极绝缘层32具有使第一沟槽部34露出的侧壁窗部36，在第二沟槽部35内划分凹部空间。
源极绝缘层32包含第一区域37以及第二区域38。第一区域37沿源极沟槽31的侧壁形成。第二区域38沿源极沟槽31的底壁形成。第一区域37的厚度小于第二区域38的厚度。第一区域37的厚度也可以为0.01μm以上且0.2μm以下。第二区域38的厚度也可以为0.05μm以上且0.5μm以下。第一区域37的厚度也可以与栅极绝缘层22的第一区域37的厚度大致相等。第二区域38的厚度也可以与栅极绝缘层22的第二区域38的厚度大致相等。也可以形成具有一样的厚度的源极绝缘层32。
源极电极33隔着源极绝缘层32埋设于源极沟槽31。具体而言，源极电极33隔着源极绝缘层32埋设于源极沟槽31的第一沟槽部34以及第二沟槽部35。源极电极33在源极沟槽31的底壁侧埋设于由第二沟槽部35划分出的凹部空间。源极电极33具有侧壁接触部39，该侧壁接触部39在源极沟槽31的开口侧与从侧壁窗部36露出的第一沟槽部34的侧壁相接。
源极电极33具有从源极沟槽31的开口露出的电极面。源极电极33的电极面形成为朝向源极沟槽31的底壁凹陷的弯曲状。源极电极33的电极面也可以与第一主面3平行地形成。
在法线方向Z上，源极电极33的厚度也可以为0.5μm以上且10μm以下。源极电极33的厚度也可以为0.5μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
源极电极33由金属材料以外的导电材料构成。源极电极33优选由导电性多晶硅构成。在该方式中，源极电极33包含添加了p型杂质的p型多晶硅。源极电极33的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1022cm－3以下。源极电极33的p型杂质浓度优选与栅极电极23的p型杂质浓度相等。也就是，源极电极33的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。源极电极33的p型杂质也可以包含硼、铝、铟以及镓中的至少一个。
SiC半导体装置1包括包覆源极电极33的第二低电阻层40。第二低电阻层40在源极沟槽31内包覆源极电极33。第二低电阻层40形成沟槽源极构造30的一部分。第二低电阻层40包含具有小于源极电极33的片材电阻的片材电阻的导电材料。第二低电阻层40的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。在法线方向Z上，第二低电阻层40的厚度优选小于源极电极33的厚度。第二低电阻层40的厚度也可以为0.01μm以上且3μm以下。
具体而言，第二低电阻层40包括多晶层。多晶层由源极电极33的表层部与金属材料硅化物化而成的层构成。也就是，多晶层由包含添加于源极电极33的p型杂质的p型多晶层构成。另外，源极电极33的电极面由第二低电阻层40形成。多晶层优选具有10μΩ·cm以上且110μΩ·cm以下的电阻率。
埋入有源极电极33以及第二低电阻层40的源极沟槽31内的片材电阻为源极电极33单体的片材电阻以下。源极沟槽31内的片材电阻优选为添加了n型杂质的n型多晶硅的片材电阻以下。源极沟槽31内的片材电阻近似于第二低电阻层40的片材电阻。源极沟槽31内的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。源极沟槽31内的片材电阻优选为小于10Ω/□。
第二低电阻层40也可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2以及WSi2中的至少一个。尤其是，这些种类中的NiSi、CoSi2以及TiSi2由于电阻率的值以及温度依存性比较小，因此适合作为形成第二低电阻层40的多晶层。第二低电阻层40最优选由具有向其它区域的扩散较小的性质的CoSi2构成。第二低电阻层40优选由与第一低电阻层29相同的导电材料构成。
SiC半导体装置1包括在有源区域12形成于第一主面3的表层部的p型的主体区域41。主体区域41划定有源区域12。主体区域41的p型杂质浓度小于栅极电极23的p型杂质浓度。主体区域41的p型杂质浓度小于源极电极33的p型杂质浓度。主体区域41的p型杂质浓度的峰值也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
主体区域41在第一主面3的表层部中包覆栅极沟槽21的侧壁以及源极沟槽31的侧壁。主体区域41相对于栅极沟槽21的底壁形成于第一主面3侧的区域。主体区域41隔着栅极绝缘层22而与栅极电极23对置。
主体区域41还相对于源极沟槽31的第二沟槽部35形成于第一沟槽部34侧的区域。主体区域41包覆源极沟槽31的第一沟槽部34。具体而言，主体区域41与从源极沟槽31的第一沟槽部34露出的源极电极33的侧壁接触部39连接。主体区域41在SiC半导体层2内源极接地。主体区域41也可以包覆第二沟槽部35的一部分。该情况下，主体区域41也可以隔着源极绝缘层32的一部分而与源极电极33对置。
SiC半导体装置1包括形成于主体区域41的表层部的n+型的源极区域42。源极区域42从栅极沟槽21的接触沟槽部20空出间隔地沿栅极沟槽21的有源沟槽部19形成。源极区域42的n型杂质浓度的峰值超过高浓度区域10的n型杂质浓度的峰值。源极区域42的n型杂质浓度的峰值也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
源极区域42在主体区域41的表层部中包覆栅极沟槽21的侧壁以及源极沟槽31的侧壁。源极区域42隔着栅极绝缘层22而与栅极电极23对置。源极区域42优选隔着栅极绝缘层22而与第一低电阻层29对置。
源极区域42还相对于源极沟槽31的第二沟槽部35形成于第一沟槽部34侧的区域。源极区域42包覆源极沟槽31的第一沟槽部34。源极区域42与从源极沟槽31的第一沟槽部34露出的源极电极33的侧壁接触部39连接。由此，源极区域42在SiC半导体层2内源极接地。
在源极区域42中沿栅极沟槽21的侧壁的部分在主体区域41内在与高浓度区域10之间划分MISFET的通道。通道的接通/断开由栅极电极23控制。
SiC半导体装置1包括在有源区域12中形成于第一主面3的表层部的p+型的多个接触区域43。各接触区域43的p型杂质浓度的峰值超过主体区域41的p型杂质浓度的峰值。各接触区域43的p型杂质浓度的峰值也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
多个接触区域43分别形成于沿多个源极沟槽31的区域。具体而言，多个接触区域43以与对应的一个源极沟槽31一对多的对应的关系形成。多个接触区域43分别沿对应的一个源极沟槽31空出间隔地形成。多个接触区域43分别从栅极沟槽21空出间隔地形成。
各接触区域43包覆对应的源极沟槽31的第一沟槽部34。各接触区域43在对应的源极沟槽31的第一沟槽部34中介于源极电极33的侧壁接触部39以及源极区域42之间。各接触区域43还在对应的源极沟槽31的第一沟槽部34中介于源极电极33的侧壁接触部39以及主体区域41之间。
由此，各接触区域43在SiC半导体层2内源极接地。另外，各接触区域43在SiC半导体层2内与源极电极33、主体区域41以及源极区域42电连接。
在各接触区域43中包覆第一沟槽部34的部分朝向栅极沟槽21被引出。在各接触区域43中包覆源极沟槽31的第一沟槽部34的部分相对于主体区域41的底部形成于第一主面3侧的区域。在各接触区域43中包覆第一沟槽部34的部分也可以延伸至栅极沟槽21以及源极沟槽31之间的中间区域。
各接触区域43还包覆对应的源极沟槽31的第二沟槽部35。各接触区域43在对应的源极沟槽31的第二沟槽部35中隔着源极绝缘层32而与源极电极33对置。各接触区域43还包覆对应的源极沟槽31的底壁。各接触区域43隔着对应的源极沟槽31的底壁而与源极电极33对置。各接触区域43的底部也可以与对应的源极沟槽31的底壁平行地形成。
SiC半导体装置1包括在有源区域12中形成于第一主面3的表层部的p型的多个深阱区域44。各深阱区域44的p型杂质浓度的峰值小于接触区域43的p型杂质浓度的峰值。各深阱区域44的p型杂质浓度的峰值既可以为主体区域41的p型杂质浓度的峰值以上、也可以小于主体区域41的p型杂质浓度的峰值。各深阱区域44的p型杂质浓度的峰值也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
多个深阱区域44以与多个源极沟槽31一一对应的关系形成。各深阱区域44形成为在俯视时沿对应的源极沟槽31延伸的带状。各深阱区域44形成于高浓度区域10。各深阱区域44相对于主体区域41形成于第二主面4侧的区域。各深阱区域44与主体区域41相连。
各深阱区域44包括包覆对应的源极沟槽31的第二沟槽部35的部分。各深阱区域44包括隔着接触区域43包覆对应的源极沟槽31的第二沟槽部35的部分。各深阱区域44还包括包覆对应的源极沟槽31的底壁的部分。各深阱区域44包括隔着接触区域43包覆对应的源极沟槽31的底壁的部分。
各深阱区域44具有相对于栅极沟槽21的底壁位于第二主面4侧的底部。各深阱区域44的底部也可以与各源极沟槽31的底壁平行地形成。多个深阱区域44优选以恒定的深度形成。各深阱区域44在与高浓度区域10之间形成pn接合部。空乏层从该pn接合部朝向栅极沟槽21扩展。空乏层也可以与栅极沟槽21的底壁重叠。
SiC半导体装置1包括在有源区域12的周缘部中形成于第一主面3的表层部的p型的多个周缘阱区域45。各周缘阱区域45的p型杂质浓度的峰值小于接触区域43的p型杂质浓度的峰值。
各周缘阱区域45的p型杂质浓度的峰值既可以为主体区域41的p型杂质浓度的峰值以上、也可以小于主体区域41的p型杂质浓度的峰值。各周缘阱区域45的p型杂质浓度的峰值也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。周缘阱区域45的p型杂质浓度优选与深阱区域44的p型杂质浓度大致相等。
周缘阱区域45以与多个沟槽栅极构造18一一对应的关系形成多个。周缘阱区域45包覆对应的沟槽栅极构造18的接触沟槽部20，且使有源沟槽部19露出。周缘阱区域45在对应的接触沟槽部20中包覆栅极沟槽21的侧壁以及底壁。周缘阱区域45的底部相对于深阱区域44的底壁位于第一主面3侧。各周缘阱区域45与主体区域41以及深阱区域44电连接。
在仅具备pn接合二极管的SiC半导体装置中，在不具备沟槽这样的构造上，SiC半导体层2内的电场集中的问题较少。各深阱区域44使沟槽栅极型的MISFET接近pn接合二极管的构造。由此，在沟槽栅极型的MISFET中，能够缓和SiC半导体层2内的电场。
另外，根据相对于栅极沟槽21的底壁在第二主面4侧具有底部的深阱区域44，能够通过空乏层适当地缓和相对于栅极沟槽21的电场集中。使彼此相邻的多个源极沟槽31(深阱区域44)之间的间距PS变窄在缓和电场集中、提高耐压上是有效。
多个深阱区域44优选以恒定的深度形成。由此，能够抑制SiC半导体层2的耐压(例如破坏耐量)由各深阱区域44限制，能够适当地实现耐压的提高。周缘阱区域45也起到与深阱区域44相同的效果。
通过利用源极沟槽31，能够在SiC半导体层2的比较深的区域适当地形成深阱区域44。另外，由于能够沿源极沟槽31形成深阱区域44，因此能够适当地抑制多个深阱区域44的深度产生不均。
另外，在该方式中，高浓度区域10的一部分介于彼此相邻的多个深阱区域44之间的区域。由此，在彼此相邻的多个深阱区域44之间的区域中，能够降低JFET(JunctionField Effect Transistor)电阻。
另外，在该方式中，各深阱区域44的底部位于高浓度区域10。由此，在高浓度区域10中的各深阱区域44的正下方的区域中，能够在与第一主面3平行的横方向上形成电流路径。其结果，能够降低电流扩展电阻。在这种构造中，低浓度区域11提高SiC半导体层2的耐压。
参照图10，有源区域12具有形成第一主面3的一部分的有源主面51。有源主面51以及外侧主面52分别面向SiC单晶的c面。有源主面51以及外侧主面52分别具有相对于SiC单晶的(0001)面向[11－20]方向倾斜的偏角。
外侧区域13具有形成第一主面3的一部分的外侧主面52。外侧主面52与侧面5A～5D连接。外侧区域13通过向第二主面4侧挖掘漂移区域8(SiC外延层9)而形成。因此，外侧主面52形成于相对于有源主面51向第二主面4侧凹陷的区域。外侧主面52优选相对于栅极沟槽21的底壁位于第二主面4侧。
在该方式中，外侧主面52形成于与各源极沟槽31的底壁大致相等的深度位置。外侧主面52位于与各源极沟槽31的底壁大致相同的平面上。外侧主面52也可以相对于各源极沟槽31的底壁在0μm以上且1μm以下的范围内位于第二主面4侧。外侧主面52使高浓度区域10露出。
在该方式中，有源区域12作为由外侧区域13划分为台地状的有源台地53而形成。有源台地53从外侧主面52向上方突出。有源台地53包括连接有源主面51以及外侧主面52的有源侧壁54。有源侧壁54划分有源区域12以及外侧区域13之间的边界区域。第一主面3由有源主面51、外侧主面52以及有源侧壁54形成。
在该方式中，有源侧壁54沿有源主面51(外侧主面52)的法线方向Z延伸。有源侧壁54由SiC单晶的m面以及a面形成。有源侧壁54也可以具有从有源主面51朝向外侧主面52而向下倾斜的倾斜面。有源侧壁54使高浓度区域10露出。有源侧壁54也可以使主体区域41露出。
SiC半导体装置1包括形成于外侧主面52的表层部的p+型的二极管区域55。二极管区域55的p型杂质浓度的峰值超过主体区域41的p型杂质浓度的峰值。二极管区域55的p型杂质浓度的峰值也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。二极管区域55的p型杂质浓度的峰值也可以与接触区域43的p型杂质浓度的峰值大致相等。
二极管区域55形成于高浓度区域10。二极管区域55形成于有源侧壁54以及侧面5A～5D之间的区域。二极管区域55从有源侧壁54以及侧面5A～5D空出间隔地形成。二极管区域55在俯视时沿有源区域12以带状延伸。在该方式中，二极管区域55形成为在俯视时包围有源区域12的环状(更具体地为环状)。
二极管区域55相对于栅极沟槽21的底壁位于第二主面4侧。二极管区域55的底部相对于各源极沟槽31的底壁位于第二主面4侧。二极管区域55的底部也可以形成于与接触区域43的底部大致相等的深度位置。
二极管区域55的底部也可以位于接触区域43的底部大致相同的平面上。二极管区域55的底部也可以相对于接触区域43的底部位于第二主面4侧。二极管区域55的底部也可以相对于接触区域43的底部在0μm以上且1μm以下的范围内位于第二主面4侧。
二极管区域55在与高浓度区域10之间形成pn接合部。由此，形成以二极管区域55为阳极、以高浓度区域10为阴极的pn接合二极管。
SiC半导体装置1包括形成于外侧主面52的表层部的p型的外侧阱区域56。外侧阱区域56的p型杂质浓度的峰值也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。外侧阱区域56的p型杂质浓度的峰值也可以小于二极管区域55的p型杂质浓度的峰值。外侧阱区域56的p型杂质浓度的峰值也可以与深阱区域44的p型杂质浓度的峰值大致相等。
外侧阱区域56在俯视时形成于有源侧壁54以及二极管区域55之间的区域。外侧阱区域56在俯视时沿有源区域12以带状延伸。在该方式中，外侧阱区域56形成为在俯视时包围有源区域12的环状(更具体地为环状)。
外侧阱区域56形成于高浓度区域10。外侧阱区域56相对于栅极沟槽21的底壁位于第二主面4侧。外侧阱区域56的底部相对于各源极沟槽31的底壁位于第二主面4侧。外侧阱区域56的底部相对于二极管区域55的底部位于第二主面4侧。外侧阱区域56的底部也可以形成于与深阱区域44的底部大致相等的深度位置。
外侧阱区域56的内周缘包覆连接有源侧壁54以及外侧主面52的角部。外侧阱区域56的内周缘还沿有源侧壁54延伸并与主体区域41连接。外侧阱区域56的内周缘也可以从有源侧壁54朝向二极管区域55侧空出间隔地形成。
外侧阱区域56的外周缘从第二主面4侧包覆二极管区域55。外侧阱区域56与二极管区域55电连接。外侧阱区域56也可以形成pn接合二极管的一部分。外侧阱区域56的外周缘也可以从二极管区域55向有源侧壁54侧空出间隔地形成。
SiC半导体装置1包括形成于外侧主面52的表层部的FL构造57(fieldlimitstructure)。FL构造57在俯视时形成于二极管区域55以及侧面5A～5D之间的区域。在该方式中，FL构造57从侧面5A～5D朝向二极管区域55侧空出间隔地形成。FL构造57形成于高浓度区域10。
FL构造57包括一个或者多个(例如两个以上且二十个以下)的p型的FL区域58(field limitregion)。在该方式中，FL构造57包括具有五个FL区域58A、58B、58C、58D、58E的FL区域组。FL区域58A～58E沿从二极管区域55离开的方向空出间隔地以该顺序形成。
FL区域58A～58E在俯视时分别沿有源区域12的周缘以带状延伸。具体而言，FL区域58A～58E分别形成为在俯视时包围有源区域12的环状(更具体地为环状)。FL区域58A～58E也分别称为FLR区域(field limitingring region)。
FL区域58A～58E的整体相对于栅极沟槽21的底壁位于第二主面4侧。FL区域58A～58E的底部相对于二极管区域55的底部位于第二主面4侧。FL区域58A～58E的底部相对于源极沟槽31的底壁位于第二主面4侧。FL区域58A～58E中的最内侧的FL区域58A从第二主面4侧包覆二极管区域55。由此，FL区域58A与二极管区域55电连接。FL区域58A也可以形成pn接合二极管的一部分。
FL构造57在外侧区域13中缓和电场集中。FL区域58的个数、宽度、深度、p型杂质浓度等根据应缓和的电场来获得各种值。FL构造57也可以包括在俯视时形成于有源侧壁54以及二极管区域55之间的区域的一个或者多个FL区域58。
SiC半导体装置1包括包覆外侧主面52的外侧绝缘层61。外侧绝缘层61也可以包含氧化硅。外侧绝缘层61也可以包覆氮化硅等其它绝缘膜。在该方式中，外侧绝缘层61由与栅极绝缘层22相同的绝缘材料种类形成。
外侧绝缘层61沿有源侧壁54以及外侧主面52形成为膜状。外侧绝缘层61在有源主面51之上与栅极绝缘层22(第三区域26)相连。外侧绝缘层61在外侧区域13中包覆二极管区域55、外侧阱区域56以及FL构造57。
外侧绝缘层61的周缘从侧面5A～5D露出。在该方式中，外侧绝缘层61的周缘与侧面5A～5D相连。外侧绝缘层61的周缘也可以从侧面5A～5D向内方空出间隔地形成。在该情况下，外侧绝缘层61使外侧主面52露出。
SiC半导体装置1还包括包覆有源侧壁54的侧壁构造62。侧壁构造62从外侧区域13侧对有源台地53进行保护、加强。另外，侧壁构造62形成阶梯差缓和构造，该阶梯差缓和构造缓和形成于有源主面51以及外侧主面52之间的阶梯差。
在形成有包覆有源区域12以及外侧区域13之间的边界区域的上层构造(包覆层)的情况下，上层构造包覆侧壁构造62。侧壁构造62提高上层构造的平坦性。侧壁构造62也可以具有从有源主面51朝向外侧主面52而向下倾斜的倾斜面。能够通过侧壁构造62的倾斜面来适当地缓和阶梯差。
侧壁构造62的倾斜面也可以形成为朝向SiC半导体层2侧凹陷的弯曲状。侧壁构造62的倾斜面也可以形成为朝向与SiC半导体层2相反的一侧的弯曲状。侧壁构造62的倾斜面也可以从有源主面51侧朝向外侧主面52侧呈平面地延伸。
侧壁构造62沿有源侧壁54形成。在该方式中，侧壁构造62形成为在俯视时包围有源区域12的环状(更具体地为环状)。侧壁构造62优选包含多晶硅(在该方式中为p型多晶硅)。该情况下，能够与栅极电极23、源极电极33同时形成侧壁构造62。
SiC半导体装置1包括形成于第一主面3之上的层间绝缘层63(绝缘层)。层间绝缘层63也可以包含氧化硅或者氮化硅。层间绝缘层63也可以包括作为氧化硅的一例的USG(Undoped Silicate Glass)层、PSG(Phosphor Silicate Glass)层以及BPSG(BoronPhosphor Silicate Glass)层中的至少一个。在该方式中，层间绝缘层63具有包括第一绝缘层64以及第二绝缘层65的层叠构造。第一绝缘层64由USG层构成。第二绝缘层65由BPSG层构成。
层间绝缘层63包覆有源区域12以及外侧区域13。层间绝缘层63沿有源主面51以及外侧主面52形成为膜状。层间绝缘层63在有源区域12以及外侧区域13之间的边界区域中沿侧壁构造62形成。层间绝缘层63形成包覆侧壁构造62的上层构造的一部分。
层间绝缘层63的周缘从侧面5A～5D露出。层间绝缘层63的周缘与侧面5A～5D相连。层间绝缘层63的周缘也可以从侧面5A～5D向内方空出间隔地形成。该情况下，层间绝缘层63使外侧主面52(外侧绝缘层61)露出。
层间绝缘层63在有源区域12中包覆源极区域42。层间绝缘层63还包覆接触区域43。具体而言，层间绝缘层63在沿第二方向Y的剖视时包覆源极区域42的整个区域。层间绝缘层63在俯视时包覆源极区域42的整个区域。层间绝缘层63在剖视时包覆接触区域43的整个区域。层间绝缘层63在俯视时包覆接触区域43的整个区域。
更具体而言，层间绝缘层63在有源区域12中横穿源极沟槽31的第一沟槽部34并包覆源极电极33。层间绝缘层63在第一主面3之上包覆源极电极33的侧壁接触部39。
层间绝缘层63包括栅极孔66、源极孔67以及二极管孔68。栅极孔66在有源区域12中使栅极配线28露出。栅极孔66也可以形成为沿栅极配线28的带状。栅极孔66的开口边缘部形成为朝向栅极孔66内的弯曲状。
源极孔67在有源区域12中使源极电极33露出。源极孔67也可以形成为沿沟槽源极构造30延伸的带状。源极孔67的开口边缘部形成为朝向源极孔67内的弯曲状。
具体而言，源极孔67形成于在俯视时由源极沟槽31(第一沟槽部34)的侧壁包围的区域内。源极孔67从源极沟槽31(第一沟槽部34)的侧壁向源极沟槽31的内方空出间隔地使源极电极33露出。源极孔67仅使源极电极33露出。
在源极电极33的电极面形成有朝向源极沟槽31的底壁凹陷的凹槽69。凹槽69也可以形成为沿沟槽源极构造30延伸的带状。凹槽69形成于在俯视时由源极沟槽31(第一沟槽部34)的侧壁包围的区域内。
凹槽69从源极沟槽31(第一沟槽部34)的侧壁向源极沟槽31的内方空出间隔地形成。凹槽69使第二低电阻层40露出。凹槽69也可以贯通第二低电阻层40。源极孔67与源极电极33的凹槽69连通。
二极管孔68在外侧区域13中使二极管区域55露出。二极管孔68也可以形成为沿二极管区域55延伸的带状(具体地为环状)。二极管孔68也可以使外侧阱区域56以及/或者FL构造57露出。二极管孔68的开口边缘部形成为朝向二极管孔68内的弯曲状。
SiC半导体装置1包括形成于第一主面3之上的栅极主面电极71。具体而言，栅极主面电极71形成于层间绝缘层63之上。在栅极主面电极71施加有栅极电压。栅极电压也可以为10V以上且50V以下(例如30V左右)。
栅极主面电极71形成于有源区域12。栅极主面电极71包括栅极焊盘72以及栅极指73。栅极焊盘72在俯视时形成于第一侧面5A侧的区域。具体而言，栅极焊盘72在俯视时沿第一侧面5A的中央部的区域形成。栅极焊盘72也可以形成于在俯视时沿连接侧面5A～5D中的任意两个的角部的区域。栅极焊盘72也可以形成为在俯视时呈四边形状。
栅极指73从栅极焊盘72被引出，沿有源区域12的周缘以带状延伸。在该方式中，栅极指73沿第一侧面5A、第三侧面5C以及第四侧面5D延伸，从三个方向划分有源区域12的内方。
栅极指73具有一对开放端74、75。一对开放端74、75形成于隔着有源区域12的内方而与栅极焊盘72对置的区域。在该方式中，一对开放端74、75形成于在俯视时沿第二侧面5B的区域。
栅极指73从层间绝缘层63之上进入到栅极孔66。栅极指73在栅极孔66内与栅极配线28连接。由此，来自栅极焊盘72的电信号经由栅极指73传递至栅极电极23以及栅极配线28。
栅极主面电极71包含与栅极电极23(栅极配线28)不同的导电材料。具体而言，栅极主面电极71由金属材料构成。也就是，在该方式中，由金属材料构成的栅极主面电极71与由导电性多晶硅构成的栅极电极23(栅极配线28)电连接。
栅极主面电极71具有层叠构造，该层叠构造包括从SiC半导体层2侧依次层叠的第一势垒层76以及第一主体层77。第一势垒层76优选包括Ti层以及TiN层中的至少一个。第一势垒层76优选具有层叠构造，该层叠构造包括从SiC半导体层2侧依次层叠的Ti层以及TiN层。第一势垒层76也可以具有由Ti层或者TiN层构成的单层构造。
第一势垒层76的厚度可以为0.01μm以上且6μm以下。第一势垒层76的厚度优选为0.01μm以上且0.1μm以下、0.1μm以上且2μm以下、2μm以上且4μm以下、或者4μm以上且6μm以下。
第一主体层77具有小于第一势垒层76的电阻值的电阻值。第一主体层77包括纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。第一主体层77的厚度超过第一势垒层76的厚度。第一主体层77的厚度可以为0.05μm以上且10μm以下。第一主体层77的厚度也可以为0.05μm以上且0.1μm以下、0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
SiC半导体装置1包括从栅极主面电极71空出间隔地形成于第一主面3之上的源极主面电极81。具体而言，源极主面电极81形成于层间绝缘层63之上。在源极主面电极81施加源极电压。源极电压也可以是基准电压(例如GND电压)。
源极主面电极81形成于有源区域12以及外侧区域13。源极主面电极81包括源极焊盘82、源极配线83以及源极连结部84。源极焊盘82从栅极主面电极71空出间隔地形成于有源区域12。源极焊盘82以包覆由栅极主面电极71划分出的C字形状的区域的方式，形成为在俯视时呈C字形状。
源极焊盘82包括源极连接电极85以及源极包覆电极86。源极连接电极85埋设于源极孔67。源极连接电极85在源极孔67内与源极电极33连接。源极连接电极85在源极孔67内仅与源极电极33连接。
源极包覆电极86在源极孔67外的区域中包覆层间绝缘层63。在该方式中，源极包覆电极86与源极连接电极85一体地形成。由此，源极焊盘82经由源极电极33而与主体区域41、源极区域42以及接触区域43电连接。
源极配线83形成于外侧区域13。源极配线83沿有源区域12以带状延伸。源极配线83形成为在俯视时包围有源区域12的环状(更具体地为环状)。源极配线83从层间绝缘层63之上进入到二极管孔68。源极配线83在二极管孔68内与二极管区域55电连接。
源极连结部84连接源极焊盘82以及源极配线83。源极连结部84从源极焊盘82横穿栅极指73的开放端74、75，并与源极配线83连接。源极连结部84从有源区域12横穿侧壁构造62向外侧区域13被引出。源极连结部84形成包覆侧壁构造62的上层构造的一部分。
源极主面电极81包含与源极电极33不同的导电材料。具体而言，源极主面电极81由金属材料构成。也就是，在该方式中，由金属材料构成的源极主面电极81与由导电性多晶硅构成的源极电极33电连接。
源极主面电极81具有层叠构造，该层叠构造包括从SiC半导体层2侧依次层叠的第二势垒层87以及第二主体层88。第二势垒层87优选包括Ti层以及TiN层中的至少一层。第二势垒层87优选具有层叠构造，该层叠构造包括从SiC半导体层2侧依次层叠的Ti层以及TiN层。第二势垒层87也可以具有由Ti层或者TiN层构成的单层构造。
第二势垒层87的厚度也可以为0.01μm以上且6μm以下。第二势垒层87的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且2μm以下、2μm以上且4μm以下、或者4μm以上且6μm以下。
第二主体层88具有小于第二势垒层87的电阻值的电阻值。第二主体层88包括纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。第二主体层88的厚度超过第二势垒层87的厚度。第二主体层88的厚度也可以为0.05μm以上且10μm以下。第二主体层88的厚度也可以为0.05μm以上且0.1μm以下、0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
形成于有源区域12的MISFET在其构造上包括npn型的寄生晶体管。若在外侧区域13产生的雪崩电流流入到有源区域12，则寄生晶体管成为接通状态。该情况下，MISFET的控制因闭锁而变得不稳定。因此，在SiC半导体装置1中，利用源极主面电极81的构造形成雪崩电流吸收构造。
在外侧区域13产生的雪崩电流经由二极管区域55而由源极配线83吸收。由源极配线83吸收的雪崩电流经由源极连结部84到达源极焊盘82。在接合引线等导线与源极焊盘82电连接的情况下，雪崩电流经由导线到达外部。由此，能够抑制雪崩电流引起的寄生晶体管的驱动。因而，能够抑制闭锁，从而能够提高MISFET的稳定性。
SiC半导体装置1包括形成于层间绝缘层63之上的绝缘层91。在图2中，绝缘层91由影线示出。绝缘层91的周缘从侧面5A～5D向内方空出间隔地形成。由此，绝缘层91在俯视时使SiC半导体层2(具体地为层间绝缘层63)的周缘露出。
绝缘层91的周缘在与侧面5A～5D之间划分切割道DS。根据切割道DS，从SiC晶片切出SiC半导体装置1时不将绝缘层91物理地切断也可以。由此，能够从SiC晶片顺场地切出SiC半导体装置1的同时，能够抑制绝缘层91的剥离、劣化。其结果，能够由绝缘层91适当地保护SiC半导体层2、栅极主面电极71、源极主面电极81等保护对象物。
切割道DS的宽度也可以为1μm以上且25μm以下。是与切割道DS的宽度、切割道DS延伸的方向正交的方向的宽度。切割道DS的宽度也可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、或者20μm以上且25μm以下。
绝缘层91选择性地包覆栅极主面电极71以及源极主面电极81。绝缘层91包括栅极焊盘开口92以及源极焊盘开口93。栅极焊盘开口92使栅极焊盘72露出。源极焊盘开口93使源极焊盘82露出。栅极焊盘开口92的平面形状是任意的。源极焊盘开口93的平面形状是任意的。
在该方式中，绝缘层91具有层叠构造，该层叠构造包括从SiC半导体层2侧依次层叠的钝化层94以及树脂层95。钝化层94也可以包括氧化硅层以及氮化硅层中的至少一个。钝化层94也可以具有氧化硅层以及氮化硅层以任意的顺序层叠的层叠构造。钝化层94也可以具有由氧化硅层或者氮化硅层构成的单层构造。钝化层94优选包含与层间绝缘层63不同的绝缘材料。在该方式中，钝化层94具有由氮化硅层构成的单层构造。
钝化层94沿层间绝缘层63形成为膜状。钝化层94隔着层间绝缘层63包覆有源区域12以及外侧区域13。钝化层94从有源区域12横穿侧壁构造62且向外侧区域13被引出。钝化层94形成包覆侧壁构造62的上层构造的一部分。
钝化层94具有第一栅极开口96以及第一源极开口97。第一栅极开口96使栅极焊盘72露出。第一源极开口97使源极焊盘82露出。第一栅极开口96的平面形状是任意的。第一源极开口97的平面形状是任意的。
钝化层94的厚度也可以为0.1μm以上且20μm以下。钝化层94的厚度也可以为0.1μm以上且1μm以下、1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、或者15μm以上且20μm以下。
树脂层95也可以包括感光性树脂。感光性树脂也可以是负型或者正型。树脂层95也可以包含聚酰亚胺、聚酰胺以及聚苯并噁唑中的至少一个。在该方式中，树脂层95包含聚苯并噁唑。
树脂层95沿钝化层94的主面形成为膜状。树脂层95从有源区域12横穿侧壁构造62向外侧区域13被引出。树脂层95形成包覆侧壁构造62的上层构造的一部分。在该方式中，树脂层95的周缘使钝化层94的周缘露出。绝缘层91的周缘由树脂层95的周缘以及钝化层94的周缘形成。树脂层95也可以包覆钝化层94的周缘。
树脂层95具有第二栅极开口98以及第二源极开口99。第二栅极开口98与钝化层94的第一栅极开口96连通，在与第一栅极开口96之间形成栅极焊盘开口92。第二源极开口99与钝化层94的第一源极开口97连通，在与第一源极开口97之间形成源极焊盘开口93。
第二栅极开口98的内壁与第一栅极开口96的内壁形成为同一面。第二栅极开口98的内壁也可以在俯视时位于第一栅极开口96外。第二栅极开口98的内壁也可以在俯视时位于第一栅极开口96内。也就是，树脂层95也可以包覆第一栅极开口96的内壁。
第二源极开口99的内壁也可与第一源极开口97的内壁形成为同一面。第二源极开口99的内壁也可以在俯视时位于第一源极开口97外。第二源极开口99的内壁也可以在俯视时位于第一源极开口97内。也就是，树脂层95也可以包覆第一源极开口97的内壁。
树脂层95的厚度可以为1μm以上且50μm以下。树脂层95的厚度也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。
SiC半导体装置1包括形成于外侧主面52的凹凸构造101(Uneven Structure)。具体而言，凹凸构造101包括利用包覆外侧主面52的层间绝缘层63形成的凹凸(Unevenness)。更具体而言，凹凸构造101包括形成于层间绝缘层63的锚固孔102。
锚固孔102通过挖掘在层间绝缘层63中包覆外侧区域13的部分而形成。锚固孔102也可以在俯视时形成于二极管区域55以及侧面5A～5D之间的区域。在该方式中，锚固孔102在俯视时形成于FL构造57以及侧面5A～5D之间的区域。
锚固孔102也可以由层间绝缘层63划分。在该方式中，锚固孔102使外侧主面52露出。锚固孔102也可以朝向第二主面4挖掘外侧主面52。锚固孔102的开口边缘部形成为朝向锚固孔102内的弯曲状。
锚固孔102在俯视时沿有源区域12以带状延伸。在该方式中，锚固孔102形成为在俯视时包围有源区域12的环状(更具体地为环状)。锚固孔102的个数是任意的。既可以在层间绝缘层63形成一个锚固孔102、也可以在层间绝缘层63形成多个锚固孔102。
树脂层95具有与锚固孔102的啮合的锚固部103。在该方式中，树脂层95经由钝化层94而与锚固孔102啮合。具体而言，钝化层94从层间绝缘层63之上进入到锚固孔102。钝化层94在锚固孔102内与外侧主面52相接。在钝化层94的主面包覆锚固孔102的部分形成有朝向锚固孔102凹陷的凹槽104。
树脂层95的一部分在钝化层94的凹槽104内形成锚固部103。由此，能够提高树脂层95相对于第一主面3的连接强度，因此能够适当地抑制树脂层95的剥离。
SiC半导体装置1包括形成于SiC半导体层2的第二主面4之上的漏极电极105。漏极电极105与漏极区域6电连接。漏极电极105包括Ti层、Ni层、Pd层、Au层、Ag层以及Al层中的至少一个。漏极电极105优选包括在与第二主面4之间形成欧姆接触的Ti层。
漏极电极105优选具有层叠构造，该层叠构造至少包括从第二主面4侧依次层叠的Ti层、Ni层以及Au层。漏极电极105优选具有层叠构造，该层叠构造包括从第二主面4侧依次层叠的Ti层、Ni层、Au层以及Ag层。Pd层优选介于Ni层以及Au层之间。Al层也可以在层叠构造中配置于任意的层。
综上所述，SiC半导体装置1中，源极电极33具有从侧壁窗部36露出的侧壁接触部39。源极区域42在SiC半导体层2内与从源极沟槽31的侧壁露出的源极电极33的侧壁接触部39电连接。由此，能够使源极区域42在SiC半导体层2内适当地源极接地。
另外，根据SiC半导体装置1，主体区域41在SiC半导体层2内与从源极沟槽31的侧壁露出的源极电极33的侧壁接触部39电连接。由此，能够使主体区域41在SiC半导体层2内适当地源极接地。
另外，根据SiC半导体装置1，在第一主面3的表层部中，接触区域43介于主体区域41以及侧壁接触部39之间。接触区域43在SiC半导体层2内与从源极沟槽31的侧壁露出的源极电极33的侧壁接触部39电连接。由此，能够使接触区域43在SiC半导体层2内适当地源极接地。
另外，根据SiC半导体装置1，源极区域42在SiC半导体层2内源极接地，因此能够在第一主面3之上形成包覆源极区域42的层间绝缘层63。另外，能够形成在剖视时包覆源极区域42的整个区域的层间绝缘层63。另外，能够形成在俯视时也包覆源极区域42的整个区域的层间绝缘层63。并且，能够在第一主面3之上形成包覆源极电极33的侧壁接触部39的层间绝缘层63。
另外，根据SiC半导体装置1，源极区域42在SiC半导体层2内源极接地，因此能够使源极电极33露出的源极孔67的开口宽度变窄。由此，能够使源极孔67的对准裕度变大。也就是，能够提供在源极孔67的位置偏移上较强的SiC半导体装置1。
另外，根据SiC半导体装置1，能够形成仅使源极电极33露出的源极孔67的同时，能够形成仅与源极电极33连接的源极连接电极85。其结果，能够使源极区域42适当地源极接地的同时，能够适当地抑制源极连接电极85(源极孔67)的位置偏移引起的电的特性的变动。
源极电极33优选由金属材料以外的导电材料构成。源极电极33特别优选由导电性多晶硅构成。源极主面电极81优选由与源极电极33不同的导电材料构成。源极主面电极81特别优选由金属材料构成。
根据这种构造，能够将源极电极33适当地埋入源极沟槽31的同时，能够使源极主面电极81与源极电极33适当地连接。这种构造中，源极沟槽31的开口宽度为与栅极沟槽21的开口宽度相同的程度，而且在源极沟槽31具有超过栅极沟槽21的第一深度D1的第二深度D2的情况特别有效。
也能够在源极沟槽31中埋入金属材料。但是，该情况下，在对源极沟槽31的深度有限制的同时，要求形成具有远超过栅极沟槽21的开口宽度的开口宽度的源极沟槽31。因此，需要留意与SiC半导体装置1的高耐压化以及小型化的要求相反一点。根据SiC半导体装置1能够消除这种问题。
图11A～图11S是表示图1所示的SiC半导体装置1的制造方法的一例的放大剖视图。图11A～图11S是与图8对应的区域的放大图。
首先，参照图11A，准备成为漏极区域6(SiC半导体基板7)的基体的n+型的SiC晶片111。接着，在SiC晶片111的主面之上形成成为漂移区域8(SiC外延层9)的基体的SiC外延层112。SiC外延层112通过外延生长法形成于SiC晶片111的主面之上。
在该工序中，通过调节n型杂质的添加量，形成具有高浓度区域10以及低浓度区域11的SiC外延层112。由此，形成包括漏极区域6以及漂移区域8的SiC半导体层2。以下，使用SiC半导体层2、第一主面3以及第二主面4进行说明。
接着，参照图11B，在第一主面3的表层部形成有p型的主体区域41。主体区域41形成于第一主面3的表层部的整个区域。主体区域41通过对第一主面3导入p型杂质而形成。接着，在主体区域41的表层部形成有n+型的源极区域42。源极区域42在主体区域41的表层部形成于应形成MISFET的通道的区域。源极区域42通过对主体区域41的表层部导入n型杂质而形成。
接着，参照图11C，在第一主面3之上形成具有预定图案的硬掩模113。硬掩模113在第一主面3具有使应形成栅极沟槽21、源极沟槽31以及外侧区域13的区域露出的多个开口114。硬掩模113也可以包含氧化硅。硬掩模113也可以通过CVD(chemical vapordeposition)法或者热氧化处理法来形成。在该工序中，硬掩模113通过热氧化处理法来形成。
接着，通过经由硬掩模113的蚀刻法来去除SiC外延层112的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。蚀刻法优选为干式蚀刻法。由此，在有源区域12中形成有栅极沟槽21以及源极沟槽31。另外，形成有相对于有源区域12向第二主面4侧凹陷的外侧区域13。然后，去除硬掩模113。
接着，参照图11D，第一主面3之上形成具有预定图案的掩模115。掩模115具有使源极沟槽31以及外侧区域13露出的多个开口116。在该工序中，掩模115具有包括多晶硅层117以及绝缘层118的层叠构造。绝缘层118包含氧化硅。多晶硅层117也可以通过CVD法来形成。绝缘层118也可以通过CVD法或者热氧化处理法来形成。在该工序中，绝缘层118通过相对于多晶硅层117的热氧化处理法来形成。
接着，通过经由掩模115的蚀刻法来去除SiC外延层112的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。蚀刻法优选为干式蚀刻法。由此，朝向第二主面4进一步挖掘源极沟槽31以及外侧区域13。
接着，参照图11E，在第一主面3的表层部形成深阱区域44、周缘阱区域45以及外侧阱区域56。深阱区域44、周缘阱区域45以及外侧阱区域56通过对第一主面3导入p型杂质而形成。p型杂质经由离子注入掩模而被导入至外侧主面52。p型杂质除了经由离子注入掩模以外也可以经由掩模115导入至外侧主面52。
接着，在第一主面3(外侧主面52)的表层部形成多个FL区域58(FL构造57)。多个FL构造57通过对第一主面3导入p型杂质而形成。p型杂质经由离子注入掩模导入至外侧主面52。
接着，参照图11F，在第一主面3的表层部形成接触区域43以及二极管区域55。接触区域43以及二极管区域55通过对第一主面3导入p型杂质而形成。p型杂质经由离子注入掩模导入至第一主面3。
接着，参照图11G，在第一主面3之上形成成为栅极绝缘层22、源极绝缘层32以及外侧绝缘层61的基体的基体绝缘层119。基体绝缘层119也可以包含氧化硅。
基体绝缘层119也可以通过CVD法或者热氧化处理法来形成。在基体绝缘层119中包覆栅极沟槽21的侧壁的部分以及包覆源极沟槽31的侧壁的部分形成为比其它部分薄。另外，在基体绝缘层119中包覆栅极沟槽21的开口边缘部的部分以及包覆源极沟槽31的开口边缘部的部分形成为比其它部分厚。
具有这种构造的基体绝缘层119通过调节CVD法、热氧化处理法的条件来形成。例如，在CVD法、热氧化处理法中，只要调节气体流量、气体种类、气体比率、气体供给时间、温度等预定的条件即可。
接着，参照图11H，在第一主面3之上形成成为栅极电极23、栅极配线28以及源极电极33的基体的第一多晶硅层120。第一多晶硅层120填埋栅极沟槽21以及源极沟槽31并包覆第一主面3。
第一多晶硅层120也可以通过CVD法来形成。CVD法也可以是LP－CVD(LowPressure-CVD)法。第一多晶硅层120由导电性多晶硅构成，该导电性多晶硅利用p型杂质赋予导电性而成。p型杂质既可以与CVD法同时添加于第一多晶硅层120、也可以在CVD法之后另外添加。
接着，参照图11I，去除第一多晶硅层120的不需要的部分。去除第一多晶硅层120的不需要的部分直至基体绝缘层119露出。第一多晶硅层120的不需要的部分也可以通过蚀刻法来去除。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，形成栅极电极23、栅极配线28以及源极电极33。
在该工序中，第一多晶硅层120的一部分以附着于有源侧壁54的状态保留。由此，形成包括第一多晶硅层120的一部分的侧壁构造62。侧壁构造62与有源主面51自身整合地形成。
接着，参照图11J，在第一主面3之上形成具有预定图案的抗蚀剂掩模121。抗蚀剂掩模121具有使源极沟槽31、源极区域42的一部分以及接触区域43露出的开口122，且包覆其以外的区域。
接着，通过经由抗蚀剂掩模121的蚀刻法去除源极绝缘层32的不需要的部分以及源极电极33的不需要的部分。在该工序中，也去除SiC外延层112的一部分。由此，形成具有第一沟槽部34以及第二沟槽部35的源极沟槽31。另外，在源极绝缘层32形成有使源极沟槽31的第一沟槽部34露出的侧壁窗部36。然后，去除抗蚀剂掩模121。
接着，参照图11K，在第一主面3之上形成成为源极电极33的基体的第二多晶硅层123。第二多晶硅层123填埋源极沟槽31的第一沟槽部34并包覆第一主面3。
第二多晶硅层123也可以通过CVD法来形成。CVD法也可以是LP－CVD(LowPressure-CVD)法。第二多晶硅层123由导电性多晶硅构成，该导电性多晶硅利用p型杂质赋予导电性而成。p型杂质既可以与CVD法同时添加于第二多晶硅层123、也可以在CVD法之后另外添加。
接着，参照图11L，去除第二多晶硅层123的不需要的部分。去除第二多晶硅层123的不需要的部分直至第一主面3露出。第二多晶硅层123的不需要的部分也可以通过蚀刻法来去除。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，再次形成源极电极33。
在该工序中，第二多晶硅层123的一部分以附着于有源侧壁54的状态保留。由此，形成有包括第二多晶硅层123的一部分的侧壁构造62。侧壁构造62与有源主面51自身整合地形成。
接着，参照图11M，在第一主面3之上形成包覆栅极电极23、栅极配线28以及源极电极33的金属层124。金属层124包含能够在与p型多晶硅之间多晶化的金属材料。金属层124也可以包含Mo、W、Ni、Co以及Ti中的至少一个。金属层124也可以通过CVD法、溅射法以及/或者蒸镀法来形成。
接着，通过对金属层124的热处理法来在栅极电极23的表层部、栅极配线28的表层部以及源极电极33的表层部形成p型多晶层。热处理法也可以是RTA(Rapid ThermalAnnealing)法。由此，形成包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2以及WSi2中的至少一个的p型多晶层。由该p型多晶层形成第一低电阻层29以及第二低电阻层40。
接着，参照图11N，去除金属层124的未反应部分。金属层124的未反应部分也可以通过蚀刻法来去除。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。
在第一低电阻层29以及第二低电阻层40包含TiSi或者CoSi的情况下，也可以在去除金属层124的未反应部分之后，再次对第一低电阻层29以及第二低电阻层40实施热处理法。对第一低电阻层29以及第二低电阻层40的热处理法也可以是RTA法。由此，能够将TiSi改性为TiSi2、将CoSi改性为CoSi2。
接着，参照图11O，在第一主面3之上形成层间绝缘层63。层间绝缘层63一并包覆有源区域12以及外侧区域13。层间绝缘层63包括第一绝缘层64以及第二绝缘层65。第一绝缘层64由USG层构成。第二绝缘层65由BPSG层构成。第一绝缘层64以及第二绝缘层65也可以通过CVD法来形成。
接着，参照图11P，在层间绝缘层63之上形成具有预定图案的抗蚀剂掩模125。抗蚀剂掩模125具有使应形成栅极孔66、源极孔67、二极管孔68以及锚固孔102的区域露出的多个开口126。
接着，通过经由抗蚀剂掩模125的蚀刻法去除层间绝缘层63的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。蚀刻法优选为干式蚀刻法。由此，形成有栅极孔66、源极孔67、二极管孔68以及锚固孔102。
然后，也可以对层间绝缘层63实施热处理法。由此，栅极孔66的开口边缘部、源极孔67的开口边缘部、二极管孔68的开口边缘部以及锚固孔102的开口边缘部整圆成弯曲状。
接着，参照图11Q，在层间绝缘层63之上形成成为第一势垒层76以及第二势垒层87的基体的基体势垒层127。基体势垒层127具有层叠构造，该层叠构造包括从层间绝缘层63侧依次层叠的Ti层以及TiN层。Ti层以及TiN层也可以通过溅射法分别形成。
接着，参照图11R，在基体势垒层127之上形成成为第一主体层77以及第二主体层88的基体的基体主体层128。基体主体层128包括纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。基体主体层128也可以通过溅射法来形成。
接着，通过经由抗蚀剂掩模(未图示)的蚀刻法来去除包括基体势垒层127以及基体主体层128的层叠构造的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。蚀刻法优选为干式蚀刻法。由此，形成有栅极主面电极71以及源极主面电极81。
接着，在层间绝缘层63之上形成绝缘层91。绝缘层91具有包括钝化层94以及树脂层95的层叠构造。钝化层94也可以通过CVD法来形成。树脂层95也可以通过将感光性树脂涂敷在钝化层94之上来形成。接着，使树脂层95选择性地曝光，之后显影。由此，在树脂层95形成有第二栅极开口98、第二源极开口99以及切割道DS。
接着，去除在钝化层94中从第二栅极开口98、第二源极开口99以及切割道DS露出的部分。钝化层94的不需要的部分也可以通过经由树脂层95的蚀刻法来去除。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。
由此，在钝化层94形成有第一栅极开口96、第一源极开口97以及切割道DS。第一栅极开口96在与第二栅极开口98之间划分栅极焊盘开口92。第一源极开口97在与第二源极开口99之间划分源极焊盘开口93。
接着，参照图11S，在第二主面4形成有漏极电极105。漏极电极105包括Ti层、Ni层、Pd层、Au层、Ag层以及Al层中的至少一个。Ti层、Ni层、Pd层、Au层、Ag层以及/或者Al层也可以通过溅射法、蒸镀法、CVD法以及/或者电镀法来形成。
也可以在漏极电极105的形成工序之前，对第二主面4进行研磨。由此，SiC半导体层2变薄至所希望的厚度。另外，也可以对研磨后的第二主面4实施利用了激光照射法的退火处理。
然后，沿切割道DS切断SiC半导体层2。由此，从一枚SiC晶片111切出多个SiC半导体装置1。经由包括以上说明的工序形成SiC半导体装置1。
图12是与图8对应的区域的放大图，是部分地表示本发明的第二实施方式的SiC半导体装置131的图。以下，对于与对SiC半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图12，在该方式中，源极绝缘层32具有使源极沟槽31的底壁露出的底壁窗部132。在该方式中，底壁窗部132从源极沟槽31的侧壁空出间隔地使底壁的中央部露出。底壁窗部132也可以在源极沟槽31的底壁侧使源极沟槽31的侧壁以及底壁露出。
在该方式中，源极沟槽31的底壁具有朝向第二主面4侧凹陷的凹槽133。凹槽133从源极沟槽31的侧壁空出间隔地使底壁的中央部露出。底壁窗部132与凹槽133连通。
源极电极33具有底壁接触部134，该底壁接触部134与从底壁窗部132露出的源极沟槽31的底壁(凹槽133)相接。在各接触区域43中包覆源极沟槽31的底壁的部分与源极电极33的底壁接触部134电连接。
各深阱区域44包括在源极沟槽31的底壁经由接触区域43与源极电极33的底壁接触部134电连接的部分。各深阱区域44包括在源极沟槽31的底壁与源极电极33的底壁接触部134电连接的部分。
综上所述，根据SiC半导体装置131，还能够起到与对SiC半导体装置1叙述的效果相同的效果。另外，根据SiC半导体装置131，源极电极33包括从侧壁窗部36露出的侧壁接触部39、以及从底壁窗部132露出的底壁接触部134。接触区域43在源极沟槽31的开口侧与源极电极33的侧壁接触部39电连接，在源极沟槽31的底壁侧与源极电极33的底壁接触部134电连接。
若在源极电极33以及漏极电极105之间施加负的漏极·源极电压VGS，则MISFET进行第三象限动作。在第三象限动作中，在由主体区域41(深阱区域44)形成的pn接合二极管中流动顺方向电流。该顺方向电流从源极电极33朝向漏极电极105流动，因此对于MISFET是逆方向电流。
pn接合二极管的顺方向电流从源极电极33的侧壁接触部39经由侧壁窗部36流入到漂移区域8的同时，从源极电极33的底壁接触部134经由底壁窗部132流入到漂移区域8。由此，pn接合二极管的顺方向电流的电流路径增加，因此能够使接通电阻降低。其结果，能够提高pn接合二极管的顺方向特性。
在该方式中，对源极沟槽31的凹槽133由接触区域43包覆的例子进行了说明。但是，也可以形成不具有凹槽133的源极沟槽31。另外，也可以形成贯通接触区域43的凹槽133。换言之，也可以形成包覆凹槽133的侧壁且使凹槽133的底壁露出的接触区域43。
图13A～图13F是表示图12所示的SiC半导体装置131的制造方法的一例的放大剖视图。
参照图13A，经过图11A～图11G的工序，准备形成有基体绝缘层119的状态的SiC半导体层2。
接着，参照图13B，在第一主面3之上形成成为栅极电极23以及源极电极33的基体的基体多晶硅层135。基体多晶硅层135沿栅极沟槽21的内壁、源极沟槽31的内壁以及第一主面3形成为膜状。
基体多晶硅层135也可以通过CVD法来形成。CVD法也可以是LP－CVD(LowPressure-CVD)法。基体多晶硅层135由导电性多晶硅构成，该导电性多晶硅利用p型杂质赋予导电性而成。p型杂质既可以与CVD法同时添加于基体多晶硅层135、也可以在CVD法之后另外添加。
接着，参照图13C，去除基体多晶硅层135的不需要的部分。基体多晶硅层135的不需要的部分是与第一主面3平行地延伸的部分。基体多晶硅层135的不需要的部分也可以通过蚀刻法来去除。蚀刻法优选为各向异性的干式蚀刻法。干式蚀刻法也可以是RIE(Reactive Ion Etching)法。
由此，基体多晶硅层135的一部分以包覆栅极沟槽21的侧壁且使栅极沟槽21的底壁露出的状态保留。另外，基体多晶硅层135的一部分以包覆源极沟槽31的侧壁且使源极沟槽31的底壁露出的状态保留。
接着，参照图13D，在第一主面3之上形成具有预定图案的抗蚀剂掩模136。抗蚀剂掩模136具有使源极沟槽31露出的开口137，且包覆其以外的区域。
接着，通过经由抗蚀剂掩模136的蚀刻法，去除在基体绝缘层119中从源极沟槽31内的基体多晶硅层135露出的部分。蚀刻法优选为各向异性的干式蚀刻法。干式蚀刻法也可以为RIE法。
由此，在基体绝缘层119中包覆源极沟槽31的底壁的部分，形成有使源极沟槽31的底壁露出的底壁窗部132。在该工序中，也去除在SiC外延层112中从底壁窗部132露出的部分。由此，在源极沟槽31的底壁形成有与底壁窗部132连通的凹槽133。然后，去除抗蚀剂掩模136。
接着，参照图13E，在第一主面3之上形成成为栅极电极23、栅极配线28以及源极电极33的基体的第一多晶硅层120。第一多晶硅层120填埋栅极沟槽21以及源极沟槽31并包覆第一主面3。第一多晶硅层120在栅极沟槽21内以及源极沟槽31内与基体多晶硅层135一体地形成。
第一多晶硅层120也可以通过CVD法来形成。CVD法也可以是LP－CVD(LowPressure-CVD)法。第一多晶硅层120由导电性多晶硅构成，该导电性多晶硅利用p型杂质赋予导电性而成。p型杂质既可以与CVD法同时添加于第一多晶硅层120、也可以在CVD法之后另外添加。
接着，参照图13F，去除第一多晶硅层120的不需要的部分。去除第一多晶硅层120的不需要的部分直至基体绝缘层119露出。第一多晶硅层120的不需要的部分也可以通过蚀刻法来去除。蚀刻法可以是湿式蚀刻法以及/或者干式蚀刻法。由此，形成有栅极电极23、栅极配线28以及源极电极33。
在该工序中，第一多晶硅层120的一部分以附着于有源侧壁54的状态保留。由此，形成包括第一多晶硅层120的一部分的侧壁构造62。侧壁构造62与有源主面51自身整合地形成。
然后，实施与图11J～图11S相同的工序，形成SiC半导体装置131。
图14是与图8对应的区域的放大图，是部分地表示本发明的第三实施方式的SiC半导体装置141的图。以下，对于与对SiC半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图14，在该方式中，沟槽源极构造30不具有源极绝缘层32。源极电极33在源极沟槽31内包括第一侧壁接触部142、第二侧壁接触部143以及底壁接触部145。
第一侧壁接触部142与第一沟槽部34的侧壁相接。第二侧壁接触部143与第二沟槽部35的侧壁相接。底壁接触部145与源极沟槽31的底壁相接。各接触区域43与源极电极33的第一侧壁接触部142、第二侧壁接触部143以及底壁接触部145电连接。
各深阱区域44包括经由接触区域43而与源极电极33的第一侧壁接触部142、第二侧壁接触部143以及底壁接触部145电连接的部分。各深阱区域44包括与源极电极33的第一侧壁接触部142、第二侧壁接触部143以及底壁接触部145电连接的部分。
综上所述，根据SiC半导体装置141，还能够起到与对SiC半导体装置1叙述的效果相同的效果。另外，根据SiC半导体装置141，源极电极33包括第一侧壁接触部142、第二侧壁接触部143以及底壁接触部145。接触区域43与源极电极33的第一侧壁接触部142、第二侧壁接触部143以及底壁接触部145电连接。
若在源极电极33以及漏极电极105之间施加负的漏极·源极电压VGS，则MISFET进行第三象限动作。在第三象限动作中，在由主体区域41(深阱区域44)形成的pn接合二极管中流动顺方向电流。该顺方向电流从源极电极33朝向漏极电极105流动，因此对于MISFET是逆方向电流。
pn接合二极管的顺方向电流从源极电极33的侧壁接触部39经由侧壁窗部36流入到漂移区域8的同时，从源极电极33的底壁接触部134经由底壁窗部132流入到漂移区域8。由此，pn接合二极管的顺方向电流的电流路径增加，因此能够使接通电阻降低。其结果，能够提高pn接合二极管的顺方向特性。
图15A以及图15B是表示图14所示的SiC半导体装置141的制造方法的一例的放大剖视图。
参照图15A，经过图11A～图11I的工序，准备第一多晶硅层120埋入于栅极沟槽21以及源极沟槽31的状态的SiC半导体层2。
接着，参照图15B，在第一主面3之上形成具有预定图案的抗蚀剂掩模121。抗蚀剂掩模121具有使源极沟槽31、源极区域42的一部分以及接触区域43露出的开口122，且包覆其以外的区域。
接着，通过经由抗蚀剂掩模121的蚀刻法来去除在第一多晶硅层120中埋入于源极沟槽31的部分的全部。在该工序中，也去除源极绝缘层32的全部。另外，在该工序中，也去除SiC外延层112的一部分。由此，形成具有第一沟槽部34以及第二沟槽部35的源极沟槽31。
然后，实施与图11K～图11S相同的工序，形成SiC半导体装置141。
图16是与图8对应的区域的放大图，是部分地表示本发明的第四实施方式的SiC半导体装置151的图。以下，对于与对SiC半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
在该方式中，源极焊盘82包括由同一金属材料一体地形成的源极连接电极85以及源极包覆电极86。针对于此，参照图16，SiC半导体装置151的源极焊盘82包括由相互不同的金属材料独立地形成的源极连接电极85以及源极包覆电极86。
具体而言，源极连接电极85由插销电极152构成。具体而言，插销电极152由钨插销电极构成，该钨插销电极包括从源极孔67侧依次层叠的势垒层153以及钨层154。
势垒层153沿源极孔67的内壁以及源极电极33的电极面形成为膜状。势垒层153在源极孔67内划分凹部空间。势垒层153优选具有层叠构造，该层叠构造包括从源极孔67的内壁侧依次层叠的Ti层以及TiN层。势垒层153也可以具有由Ti层或者TiN层构成的单层构造。钨层154隔着势垒层153埋设于源极孔67。
源极包覆电极86具有包括第二势垒层87以及第二主体层88的层叠构造。源极包覆电极86包覆层间绝缘层63以及源极连接电极85。源极包覆电极86经由源极连接电极85而与源极电极33电连接。
综上所述，根据SiC半导体装置151，还能够起到与对SiC半导体装置1叙述的效果相同的效果。另外，根据SiC半导体装置151，由插销电极152构成的源极连接电极85埋设于源极孔67。由此，能够使源极孔67的开口宽度变窄的同时，能够在窄幅的源极孔67适当地埋设源极连接电极85。因而，能够将源极连接电极85适当地连接于源极电极33。SiC半导体装置151的构造也能够应用于第二实施方式的SiC半导体装置131以及第三实施方式的SiC半导体装置141。
本发明的实施方式也能够以其它方式实施。
在上述的各实施方式中，对形成有第一低电阻层29以及第二低电阻层40的构造进行了说明。但是，也可以采用未形成第一低电阻层29以及第二低电阻层40的任一方或者双方的构造。
在上述的各实施方式中，对形成有包含添加了p型杂质的p型多晶硅的栅极电极23以及栅极配线28的例子进行了说明。但是，在不重视栅极阈值电压Vth的增加的情况下，栅极电极23以及栅极配线28也可以包含添加了n型杂质的n型多晶硅来代替p型多晶硅。
该情况下，第一低电阻层29也可以通过利用金属材料使在栅极电极23(n型多晶硅)中形成表层部的部分硅化物化来形成。也就是，第一低电阻层29也可以包含n型多晶。在这种构造的情况下，能够降低栅极电阻。当然，也可以不形成第一低电阻层29。
在上述的各实施方式中，对形成包含添加了p型杂质的p型多晶硅的源极电极33的例子进行了说明。但是，也可以包含添加了n型杂质的n型多晶硅来代替p型多晶硅。
该情况下，第二低电阻层40也可以通过利用金属材料使在源极电极33(n型多晶硅)中形成表层部的部分硅化物化来形成。也就是，第二低电阻层40也可以包含n型多晶。当然，也可以不形成第二低电阻层40。
在上述的各实施方式中，对形成有包含添加了p型杂质的p型多晶硅的源极电极33的例子进行了说明。但是，也可以通过形成由p型构成的第一多晶硅层120、且形成由n型构成的第二多晶硅层123，从而能够形成由p型多晶硅以及n型多晶硅的层叠构造构成的源极电极33。
该情况下，第二低电阻层40也可以通过利用金属材料使在源极电极33(n型多晶硅)中形成表层部的部分硅化物化来形成。也就是，第二低电阻层40也可以包含n型多晶。当然，也可以不形成第二低电阻层40。
在上述的各实施方式中，对绝缘层91具有包括钝化层94以及树脂层95的层叠构造的例子进行了说明。但是，绝缘层91也可以具有由钝化层94或者树脂层95构成的单层构造。
在上述的各实施方式中，对第一方向X是SiC单晶的m轴方向([1－100]方向)、第二方向Y是SiC单晶的a轴方向([11－20]方向)的例子进行了说明。但是，也可以采用第一方向X是SiC单晶的a轴方向([11－20]方向)、第二方向Y是SiC单晶的m轴方向([1－100]方向)的形态。
在上述的各实施方式中，对形成有作为绝缘栅极型晶体管的一例的MISFET的例子进行了说明。但是，也可以采用p+型的集电极区域来代替n+型的漏极区域6。根据该构造，能够提供IGBT(Insulated Gate Bipolar Transistor)来代替MISFET。该情况下，在上述的各实施方式中，MISFET的“源极”被替换为IGBT的“发射极”，MISFET的“漏极”被替换为IGBT的“集电极”。
在上述的各实施方式中，也可以采用各半导体部分的导电型反转而成的构造。也就是，可以p型的部分为n型、n型的部分为p型。
在上述的各实施方式中，对包括由SiC单晶构成的SiC半导体层2的例子进行了说明。但是，在上述的各实施方式中，也可以采用由Si单晶构成的Si半导体层来代替SiC半导体层2。
本申请对应于2019年5月22日在日本国特许厅提出的特愿2019－096289号，本申请的所有公开在此通过引用而录入。
虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术的内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的技术方案限定。
符号说明
1—SiC半导体装置，2—SiC半导体层，3—第一主面，21—栅极沟槽，22—栅极绝缘层，23—栅极电极，31—源极沟槽，32—源极绝缘层，33—源极电极，34—第一沟槽部，35—第二沟槽部，36—侧壁窗部，39—侧壁接触部，41—主体区域，42—源极区域，43—接触区域，44—深阱区域，67—源极孔，69—凹槽，85—源极连接电极，91—绝缘层，131—SiC半导体装置，132—底壁窗部，134—底壁接触部，151—SiC半导体装置，D1—栅极沟槽的第一深度，D2—源极沟槽的第二深度，W1—第一沟槽部的第一宽度，W2—第二沟槽部的第二宽度。

Claims (31)

1.一种SiC半导体装置，其特征在于，
包括：
第一导电型的SiC半导体层，其具有主面；
沟槽栅极构造，其形成于上述主面；
源极沟槽，其从上述沟槽栅极构造空出间隔地形成于上述主面，且具有侧壁及底壁；
源极电极，其埋设于上述源极沟槽，且具有在上述源极沟槽的上述侧壁与上述源极沟槽的开口侧的区域相接的侧壁接触部；
第二导电型的主体区域，其在上述主面的表层部中形成于沿上述沟槽栅极构造及上述源极沟槽双方的区域；以及
第一导电型的源极区域，其在上述主体区域的表层部中以从上述主面露出的方式形成于沿上述沟槽栅极构造及上述源极沟槽双方的区域，在上述主体区域内的沿上述沟槽栅极构造的侧壁的部分划分通道，并与上述源极电极的上述侧壁接触部电连接。
2.根据权利要求1所述的SiC半导体装置，其特征在于，
上述主体区域与上述源极电极的上述侧壁接触部电连接。
3.根据权利要求1所述的SiC半导体装置，其特征在于，
上述沟槽栅极构造包括：
栅极沟槽，其形成于上述主面；
栅极绝缘层，其形成于上述栅极沟槽的内壁；以及
栅极电极，其隔着上述栅极绝缘层埋设于上述栅极沟槽。
4.根据权利要求3所述的SiC半导体装置，其特征在于，
上述栅极沟槽具有第一深度，
上述源极沟槽具有超过上述第一深度的第二深度。
5.根据权利要求1所述的SiC半导体装置，其特征在于，
上述源极沟槽包括：以第一宽度形成于开口侧的第一沟槽部；以及以小于上述第一宽度的第二宽度形成于上述底壁侧的第二沟槽部，
上述源极电极的上述侧壁接触部从上述第一沟槽部露出。
6.根据权利要求1所述的SiC半导体装置，其特征在于，
上述源极电极由金属材料以外的导电材料构成。
7.根据权利要求1所述的SiC半导体装置，其特征在于，
上述源极电极由导电性多晶硅构成。
8.根据权利要求1所述的SiC半导体装置，其特征在于，
上述源极电极由p型多晶硅构成。
9.根据权利要求1～8任一项所述的SiC半导体装置，其特征在于，
还包括在上述主面之上包覆上述源极区域的绝缘层。
10.根据权利要求9所述的SiC半导体装置，其特征在于，
上述绝缘层在上述主面之上包覆上述源极电极的上述侧壁接触部。
11.根据权利要求9所述的SiC半导体装置，其特征在于，
上述绝缘层在剖视时包覆上述源极区域的整个区域。
12.根据权利要求9所述的SiC半导体装置，其特征在于，
上述绝缘层在俯视时包覆上述源极区域的整个区域。
13.根据权利要求9所述的SiC半导体装置，其特征在于，
还包括：
源极孔，其形成于上述绝缘层，且使上述源极电极露出；以及
源极连接电极，其埋设于上述源极孔，且与上述源极电极连接。
14.根据权利要求13所述的SiC半导体装置，其特征在于，
上述源极连接电极包含与上述源极电极不同的导电材料。
15.根据权利要求13所述的SiC半导体装置，其特征在于，
上述源极孔仅使上述源极电极露出，
上述源极连接电极在上述源极孔内仅与上述源极电极连接。
16.根据权利要求13所述的SiC半导体装置，其特征在于，
上述源极电极包括电极面，该电极面具有朝向上述源极沟槽的上述底壁凹陷的凹槽，
上述源极孔与上述源极电极的上述凹槽连通。
17.根据权利要求1～8任一项中所述的SiC半导体装置，其特征在于，
还包括第二导电型的接触区域，该第二导电型的接触区域在上述主体区域的表层部形成于沿上述源极沟槽的区域，且具有超过上述主体区域的第二导电型杂质浓度的第二导电型杂质浓度。
18.根据权利要求17所述的SiC半导体装置，其特征在于，
多个上述接触区域沿上述源极沟槽空出间隔地形成。
19.根据权利要求17所述的SiC半导体装置，其特征在于，
上述接触区域介于上述主体区域以及上述源极电极的上述侧壁接触部之间。
20.根据权利要求17所述的SiC半导体装置，其特征在于，
上述接触区域包覆上述源极沟槽的上述侧壁以及上述底壁。
21.根据权利要求17所述的SiC半导体装置，其特征在于，
还包括第二导电型的深阱区域，该第二导电型的深阱区域在上述主面的表层部在上述主体区域的下方的区域沿上述源极沟槽形成，且具有小于上述接触区域的第二导电型杂质浓度的第二导电型杂质浓度。
22.根据权利要求21所述的SiC半导体装置，其特征在于，
上述深阱区域包覆上述源极沟槽的上述侧壁以及上述底壁。
23.根据权利要求1～8任一项中所述的SiC半导体装置，其特征在于，
还包括源极绝缘层，该源极绝缘层具有在上述源极沟槽的开口侧的区域使上述源极沟槽的上述侧壁露出的侧壁窗部，且包覆上述源极沟槽的上述侧壁以及上述底壁，
上述源极电极的上述侧壁接触部与从上述侧壁窗部露出的上述源极沟槽的上述侧壁相接。
24.根据权利要求1～8任一项中所述的SiC半导体装置，其特征在于，
还包括源极绝缘层，该源极绝缘层具有在上述源极沟槽的上述侧壁使上述源极沟槽的开口侧的区域露出的侧壁窗部、以及使上述源极沟槽的上述底壁露出的底壁窗部，至少包覆上述源极沟槽的上述侧壁，
上述源极电极隔着上述源极绝缘层埋设于上述源极沟槽，且具有与从上述侧壁窗部露出的上述源极沟槽的上述侧壁相接的上述侧壁接触部、以及与从上述底壁窗部露出的上述源极沟槽的上述底壁相接的底壁接触部。
25.一种SiC半导体装置，其特征在于，
包括：
第一导电型的SiC半导体层，其具有主面；
源极沟槽，其形成于上述主面，且具有侧壁及底壁；
源极电极，其埋设于上述源极沟槽，且具有在上述源极沟槽的上述侧壁与上述源极沟槽的开口侧的区域相接的侧壁接触部；
第二导电型的主体区域，其在上述主面的表层部中形成于沿上述源极沟槽的区域；
第一导电型的源极区域，其在上述主体区域的表层部与上述源极电极的上述侧壁接触部电连接；以及
第二导电型的接触区域，该第二导电型的接触区域在上述主体区域的表层部以与上述源极电极的上述侧壁接触部电连接的方式介于上述源极区域以及上述源极电极的上述侧壁接触部之间，且具有超过上述主体区域的第二导电型杂质浓度的第二导电型杂质浓度。
26.根据权利要求25所述的SiC半导体装置，其特征在于，
还包括在上述主面之上包覆上述源极区域的绝缘层。
27.根据权利要求26所述的SiC半导体装置，其特征在于，
还包括：
源极孔，其形成于上述绝缘层，且使上述源极电极露出；以及
源极连接电极，其埋设于上述源极孔，且与上述源极电极连接。
28.根据权利要求25～27任一项中所述的SiC半导体装置，其特征在于，
还包括第二导电型的深阱区域，该第二导电型的深阱区域在上述主面的表层部在上述主体区域的下方的区域沿上述源极沟槽形成，且具有小于上述接触区域的第二导电型杂质浓度的第二导电型杂质浓度。
29.根据权利要求25～27任一项中所述的SiC半导体装置，其特征在于，
还包括：
栅极沟槽，其形成于上述主面；
栅极绝缘层，其形成于上述栅极沟槽的内壁；以及
栅极电极，其隔着上述栅极绝缘层埋设于上述栅极沟槽。
30.根据权利要求25～27任一项中所述的SiC半导体装置，其特征在于，
还包括源极绝缘层，该源极绝缘层具有在上述源极沟槽的开口侧的区域使上述源极沟槽的上述侧壁露出的侧壁窗部，且包覆上述源极沟槽的上述侧壁以及上述底壁，
上述源极电极的上述侧壁接触部与从上述侧壁窗部露出的上述源极沟槽的上述侧壁相接。
31.根据权利要求25～27任一项中所述的SiC半导体装置，其特征在于，
还包括源极绝缘层，该源极绝缘层具有在上述源极沟槽的上述侧壁使上述源极沟槽的开口侧的区域露出的侧壁窗部、以及使上述源极沟槽的上述底壁露出的底壁窗部，至少包覆上述源极沟槽的上述侧壁，
上述源极电极隔着上述源极绝缘层埋设于上述源极沟槽，且具有与从上述侧壁窗部露出的上述源极沟槽的上述侧壁相接的上述侧壁接触部、以及与从上述底壁窗部露出的上述源极沟槽的上述底壁相接的底壁接触部。
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