JP7127445B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いたパワー半導体装置では、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減が求められている。低オン抵抗化の実現について、例えば、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては、半導体チップのおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
トレンチゲート構造は、半導体チップのおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだ構造であり、セルピッチの短縮により低オン抵抗化が可能である。従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１４は、従来の半導体装置の構造を示す断面図である。図１４に示す従来の半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１３０のおもて面側に形成したトレンチ１０７の内部にゲート絶縁膜１０８を介してゲート電極１０９を設けたトレンチゲート構造の縦型ＭＯＳＦＥＴである。
トレンチ１０７は、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６およびｐ型ベース領域１０４を貫通してｎ型電流拡散領域１０３に達する。トレンチ１０７の一方の側壁１０７ａにおいて、ゲート電極１０９は、ｐ型ベース領域１０４の、ｎ+型ソース領域１０５とｎ型電流拡散領域１０３とに挟まれた部分にゲート絶縁膜１０８を介して対向する。トレンチ１０７の一方の側壁１０７ａ側の底面コーナー部１０７ｄは、ｎ型電流拡散領域１０３で覆われている。すなわち、ＭＯＳＦＥＴのオン時、トレンチ１０７の一方の側壁１０７ａに沿ってｎ型の反転層（チャネル）が形成される。
一方、トレンチ１０７の他方の側壁１０７ｂにおいて、ゲート電極１０９は、ゲート絶縁膜１０８を介してｐ型の領域のみ（ｐ型ベース領域１０４、ｐ++型コンタクト領域１０６および第２ｐ+型領域１２２）に対向する。トレンチ１０７の他方の側壁１０７ｂ側の底面コーナー部１０７ｅは、トレンチ１０７の他方の側壁１０７ｂから底面１０７ｃの一部にわたって設けられた第１，２ｐ+型領域１２１，１２２からなるｐ+型領域で覆われている。すなわち、ＭＯＳＦＥＴのオン時、トレンチ１０７の他方の側壁１０７ｂ側には、チャネルは形成されない。
この図１４に示す従来のＭＯＳＦＥＴでは、半導体基板１３０のおもて面をカーボン面（（０００－１）面、いわゆるＣ面）またはシリコン面（（０００１）面、いわゆるＳｉ面）としたときに、トレンチ１０７の側壁１０７ａ，１０７ｂの結晶面となり得る（１１－００）面および（１１２－０）面（いわゆるｍ面およびａ面）のうち、キャリアの移動度の高いａ面をチャネルが形成されるトレンチ１０７の一方の側壁１０７ａの結晶面とすることで、低オン抵抗化を実現可能である。トレンチ１０７の底面コーナー部１０７ｄ，１０７ｅとは、トレンチ１０７の側壁１０７ａ，１０７ｂと底面１０７ｃとの各境界である。符号１１０，１１０ａはそれぞれ層間絶縁膜およびコンタクトホールである。
しかしながら、上述した図１４に示す従来のＭＯＳＦＥＴでは、ＭＯＳＦＥＴの内部に形成された寄生ｐｎダイオード（ボディダイオード）を経由して還流電流が流れたときに、当該寄生ｐｎダイオードの順方向動作による順方向劣化が生じる。この寄生ｐｎダイオードは、ｐ型ベース領域１０４および第１，２ｐ+型領域１２１，１２２とｎ-型ドリフト領域１０２とのｐｎ接合や、ｐ型ベース領域１０４および第１，２ｐ+型領域１２１，１２２とｎ型電流拡散領域１０３とのｐｎ接合で形成される。符号１０１，１１１，１１２は、それぞれｎ+型出発基板（ｎ+型ドレイン領域）、ソース電極およびドレイン電極である。
順方向特性劣化の抑制および逆回復損失の低減については、ＭＯＳＦＥＴと同一の半導体チップにショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を内蔵することで実現可能である。図１５は、従来の半導体装置の別の一例の構造を示す断面図である。図１５に示す従来のＭＯＳＦＥＴが図１４に示す従来のＭＯＳＦＥＴと異なる点は、次の３点である。
１つ目の相違点は、トレンチ（ゲートトレンチ）１０７’の両底面コーナー部１０７ｄ’，１０７ｅ’が第２ｐ+型領域１２２で覆われている点である。２つ目の相違点は、トレンチ（ゲートトレンチ）１０７’の両側壁１０７ａ’，１０７ｂ’において、ゲート絶縁膜１０８’を介してゲート電極１０９’とｎ+型ソース領域１０５とが対向する点である。
３つ目の相違点は、隣り合うトレンチ１０７’間にｎ+型ソース領域１０５およびｐ型ベース領域１０４を貫通してｎ型電流拡散領域１０３に達するトレンチ１４１が設けられている点である。トレンチ１４１の内部には、導電層１４２が埋め込まれている。トレンチ１４１の両側壁には、それぞれ導電層１４２とｎ型電流拡散領域１０３とのショットキー接触によるＳＢＤ（以下、トレンチ型ＳＢＤとする）１４０が形成されている。
図１５に示す従来のＭＯＳＦＥＴは、同一の半導体基板１３０にトレンチ型ＳＢＤ１４０を内蔵する。このようにトレンチ型ＳＢＤ１４０を設けることで、半導体基板１３０のおもて面と直交する方向（縦方向）に延在してトレンチ型ＳＢＤ１４０が配置される。このため、半導体基板１３０のおもて面に沿った方向（横方向）に延在する平板状にＳＢＤを設ける場合と比べて、ＭＯＳＦＥＴのセルピッチを短縮可能である。
同一の半導体チップにＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴとして、第１のトレンチ（ゲートトレンチ）間の第２のトレンチの内部に埋め込まれた金属層と、ｎ-型ドリフト領域と、のショットキー接触によるＳＢＤを内蔵した装置が提案されている（例えば、下記特許文献１（第０１７４～０１７８段落、第１８図）参照。）。下記特許文献１では、第２のトレンチとｐ型ベース領域との間にｐ+型コンタクト領域を設けて、金属層とｐ型ベース領域との間のコンタクト抵抗を低減させることで、ｐ型ベース領域に安定した電位を供給して、ＭＯＳＦＥＴの動作を安定させている。
特開２０１７－１２６６０４号公報
一般的に、結晶性の良好な四層周期六方晶構造（４Ｈ－ＳｉＣ）のエピタキシャル層を有する半導体基板（エピタキシャル基板）を得るには、オフ角を有する結晶面を主面とする出発基板を用い、当該出発基板のオフ角を有する主面上にエピタキシャル層をエピタキシャル成長させることで半導体基板が作製される。このため、半導体基板の主面は、出発基板と同様にオフ角を有する結晶面となる。
しかしながら、図１５に示す従来の半導体基板では、トレンチ１０７’の両側壁１０７ａ’，１０７ｂ’の面方位が（１１２－０）面である（すなわち（１１２－０）面に沿ってチャネルが形成される）場合、半導体基板の主面のオフ角の悪影響によりトレンチ１０７’の両側壁１０７ａ’，１０７ｂ’でそれぞれキャリアの移動度が異なるため、トレンチ１０７’の両側壁１０７ａ’，１０７ｂ’で電流特性アンバランスが生じてしまう。
また、トレンチ１０７’ の両側壁１０７ａ’，１０７ｂ’の面方位が（１１－００）面である（すなわち（１１－００）面に沿ってチャネルが形成される）場合、（１１２－０）面に沿ってチャネルが形成される場合と比べて、トレンチ１０７’ の両側壁１０７ａ’，１０７ｂ’付近でのキャリアの移動度が低い。このため、（１１２－０）面に沿ってチャネルが形成される場合と比べて、オン抵抗が増加してしまう。
この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板にＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴであって、電流特性アンバランスを生じさせることなく、オン抵抗の低い半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。前記第２半導体層の内部に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記半導体基板のおもて面に平行な方向に前記第１半導体領域と接する。前記第２半導体領域は、前記第２半導体層よりも不純物濃度が高い。第２導電型の第３半導体領域は、前記第２半導体層の、前記第１半導体領域および前記第２半導体領域以外の部分である。前記第３半導体領域は、前記第１半導体領域および前記第２半導体領域よりも前記半導体基板側に配置されている。
トレンチは、前記第１半導体領域と前記第２半導体領域との境界において、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体層に達する。ゲート絶縁膜は、前記トレンチの一方の側壁および底面に沿って設けられている。ゲート電極は、前記トレンチの一方の側壁の表面に前記ゲート絶縁膜を介して設けられ、前記第３半導体領域の、前記第１半導体領域と前記第１半導体層とに挟まれた部分に対向する。電極層は、前記トレンチの他方の側壁に沿って設けられ、前記トレンチの他方の側壁において前記第２半導体領域、前記第３半導体領域および前記第１半導体層とショットキー接触またはヘテロ接触する。前記第１半導体層の内部に、前記第３半導体領域と離して、第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記トレンチの他方の側壁と底面との境界を覆う。第１電極は、前記第１半導体領域、前記第２半導体領域、前記第４半導体領域および前記電極層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート絶縁膜は、前記ゲート電極と前記電極層との間に延在し、前記ゲート電極と前記電極層とを電気的に絶縁することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート絶縁膜の、前記ゲート電極と前記電極層との間の部分の厚さは、前記ゲート絶縁膜の、前記トレンチの一方の側壁に沿った部分の厚さよりも厚いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの底面に、一方の側壁側の底面を他方の側壁側の底面よりも深くした段差を有する。前記第４半導体領域は、前記トレンチの一方の側壁側の底面と他方の側壁側の底面との連結部と、前記トレンチの一方の側壁側の底面と、の境界を覆うことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記トレンチの一方の側壁と底面との境界から前記トレンチの他方の側壁と底面との境界にわたって、前記トレンチの底面を覆うことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記電極層は、前記トレンチの他方の側壁から、前記トレンチの底面と前記ゲート絶縁膜との間に延在していることを特徴とする。
本発明にかかる半導体装置によれば、同一の半導体基板にＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴであって、電流特性アンバランスを生じさせることなく、キャリアの移動度の高い（１１２－０）面に沿ってチャネルが形成され低オン抵抗化が可能な半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 図１を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の別の一例の構造を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置の別の一例の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、図２の切断線Ａ－Ａ’における断面構造を示す。図２は、図１を半導体基板３０のおもて面側から見たレイアウトを示す平面図である。また、図１，２には、ＭＯＳＦＥＴの１つの単位セル（素子の構成単位）と、当該単位セルの両側にそれぞれ隣接する他の単位セルの１／２と、を示す（図３～１３においても同様）。
また、図１，２には、活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図３～１３においても同様）。活性領域とは、ＭＯＳＦＥＴの主電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板（半導体チップ）３０の側面との間の領域であり、半導体基板３０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングやフィールドプレート、リサーフ等の一般的な耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。図２には、ｎ+型ソース領域５、ｐ++型コンタクト領域６、トレンチ７および導電層（電極層）２１のレイアウトを示す。
図１，２に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板３０のおもて面側にＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）構造を有するトレンチゲート型ＭＯＳＦＥＴであり、同一の半導体基板３０にトレンチ側壁ＳＢＤ２０を内蔵する。ＭＯＳゲート構造は、ｐ型ベース領域（第３半導体領域）４、ｎ+型ソース領域（第１半導体領域）５、ｐ++型コンタクト領域（第２半導体領域）６、トレンチ７、ゲート絶縁膜８およびゲート電極９からなる。ＭＯＳＦＥＴのオン時、トレンチ７の一方の側壁７ａに沿ってｎ型の反転層（チャネル）が形成される。
トレンチ側壁ＳＢＤ２０は、トレンチ７の他方の側壁７ｂに沿って設けられた導電層２１とｎ型電流拡散領域３とのショットキー接合により形成され、導電層２１とｎ型電流拡散領域３とのショットキー接触による整流作用を示す。図２では、トレンチ７の他方の側壁７ｂを破線で示す。トレンチ側壁ＳＢＤ２０は、ＭＯＳＦＥＴの内部に形成される寄生ｐｎダイオード（ボディーダイオード）動作による順方向劣化を防止する機能を有する。この寄生ｐｎダイオードは、ｐ型ベース領域４およびｐ+型領域（第４半導体領域）２２とｎ-型ドリフト領域２とのｐｎ接合や、ｐ型ベース領域４およびｐ+型領域（第４半導体領域）２２とｎ型電流拡散領域３とのｐｎ接合で形成される。
具体的には、半導体基板３０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。半導体基板３０のおもて面は、オフ角を有していてもよい。ｎ-型炭化珪素層３１のソース側（ソース電極（第１電極）１１側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。
ｎ型電流拡散領域３は、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、トレンチ７の底面よりもドレイン側（ドレイン電極（第２電極）１２側）に深い位置に達する。ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域３は、ｎ-型ドリフト領域２とｐ型ベース領域４との間において、トレンチ７の側壁７ａ，７ｂに露出される。また、ｎ型電流拡散領域３は、トレンチ７の一方の側壁７ａから底面７ｃの一部にわたって、当該一方の側壁７ａ側の底面コーナー部７ｄを覆う。
ｎ型電流拡散領域３の内部には、ｐ+型領域２２が選択的に設けられている。ｐ+型領域２２は、トレンチ７の他方の側壁７ｂから底面７ｃの一部にわたって設けられ、当該他方の側壁７ｂ側の底面コーナー部７ｅを覆う。トレンチ７の底面コーナー部７ｄ，７ｅとは、トレンチ７の側壁７ａ，７ｂと底面７ｃとの各境界である。すなわち、ｐ+型領域２２は、ｐ型ベース領域４と離して配置され、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置から、トレンチ７の底面７ｃよりもドレイン側に深い位置に達する。ｐ+型領域２２は、ｎ-型ドリフト領域２に接していてもよい。
ｐ+型領域２２は、深さ方向Ｚに、ｐ++型コンタクト領域６に対向し、ｎ+型ソース領域５に対向しない。かつ、ｐ+型領域２２は、自身で底面コーナー部７ｅを覆うトレンチ７から、当該トレンチ７の他方の側壁７ｂ側に隣り合う他のトレンチ７側（後述する第２方向）Ｙへ延在し、例えばｎ+型ソース領域５とｐ++型コンタクト領域６との境界付近で終端している。すなわち、各トレンチ７の他方の側壁７ｂ側の底面コーナー部７ｅを覆う各ｐ+型領域２２は、互いに離して配置されている。深さ方向Ｚとは、半導体基板３０のおもて面から裏面へ向かう方向である。
また、ｐ+型領域２２は、図示省略する部分（例えば活性領域とエッジ終端領域との境界付近など、図１の奥行き部分）でソース電極１１に電気的に接続されている。ｐ+型領域２２は、半導体基板３０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状のレイアウトに配置されている（図１の奥行き方向、図２の縦方向）。ｐ+型領域２２は、ＭＯＳＦＥＴのオフ時に空乏化し、トレンチ７の他方の側壁７ｂ側の底面コーナー部７ｅにかかる電界を緩和する機能を有する。ｐ+型領域２２を設けることで、耐圧を維持した状態で、ＭＯＳＦＥＴのセルピッチ（単位セルの繰り返し幅）を短縮して低オン抵抗化が可能である。
ｐ型炭化珪素層３２の表面領域（半導体基板３０のおもて面の表面層）には、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体基板３０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに互いに接し、かつ第２方向Ｙに交互に繰り返し配置されている。また、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、第１方向Ｘに延在するストライプ状のレイアウトに配置されている（図２参照）。ｐ型炭化珪素層３２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４である。
また、ｐ型炭化珪素層３２には、半導体基板３０のおもて面（ｐ型炭化珪素層３２の表面）からｐ型炭化珪素層３２を深さ方向Ｚに貫通してｎ型電流拡散領域３に達するトレンチ７が設けられている。トレンチ７は、第１方向Ｘに延在するストライプ状のレイアウトに配置されている。トレンチ７は、ｎ+型ソース領域５とｐ++型コンタクト領域６との境界において、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達する。すなわち、隣り合うトレンチ７間（メサ領域）には、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ１つずつ配置される。トレンチ７の一方の側壁７ａ側の底面コーナー部７ｄはｎ型電流拡散領域３の内部で終端し、他方の側壁７ｂ側の底面コーナー部７ｅはｐ+型領域２２の内部で終端している。
トレンチ７の一方の側壁７ａには、半導体基板３０のおもて面から深さ方向に、ｎ+型ソース領域５、ｐ型ベース領域４およびｎ型電流拡散領域３が順に露出している。トレンチ７の他方の側壁７ｂには、半導体基板３０のおもて面から深さ方向に、ｐ++型コンタクト領域６、ｐ型ベース領域４、ｎ型電流拡散領域３およびｐ+型領域２２が順に露出している。トレンチ７の底面コーナー部７ｄ，７ｅは、所定曲率で湾曲した円弧状となっていてもよい。トレンチ７の側壁７ａ，７ｂとは、トレンチ７の内壁のうち、半導体基板３０のおもて面に連続し、半導体基板３０のおもて面に略直交する面である。
トレンチ７の内部には、トレンチ７の他方の側壁７ｂに沿って、トレンチ７の他方の側壁７ｂから当該他方の側壁７ｂ側の底面コーナー部７ｅにわたるように、例えばポリシリコン（ｐｏｌｙ－Ｓｉ）層等の導電層２１（ハッチング部分）が設けられている。すなわち、導電層２１は、トレンチ７の他方の側壁７ｂにおいて、ｐ++型コンタクト領域６、ｐ型ベース領域４、ｎ型電流拡散領域３およびｐ+型領域２２に接する。
また、導電層２１は、トレンチ７の他方の側壁７ｂから半導体基板３０のおもて面上に、ｐ++型コンタクト領域６の一部を覆うように延在し、半導体基板３０のおもて面上においてソース電極１１と電気的に接続されている。導電層２１は、例えばプロセスの観点から形成容易なポリシリコン層とすることが好ましいが、ニッケル（Ｎｉ）やチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等の金属層であってもよい。この導電層２１とｎ型電流拡散領域３とのショットキー接触でトレンチ側壁ＳＢＤ２０が構成される。トレンチ側壁ＳＢＤ２０は、トレンチ７の他方の側壁７ｂに沿って深さ方向Ｚ（縦方向）に延在して配置される。
また、トレンチ７の内部には、トレンチ７の一方の側壁７ａおよび底面７ｃから導電層２１の表面（導電層２１の、トレンチ７の他方の側壁７ｂ側に対して反対側の表面）に沿って、ゲート絶縁膜８が設けられている。ゲート絶縁膜８は、トレンチ７の一方の側壁７ａの表面上の部分においてＭＯＳＦＥＴのゲート閾値電圧に応じた一様な厚さを有していればよく、トレンチ７の他方の側壁７ｂの表面上の部分においては導電層２１と電気的に絶縁される程度に設けられていればよい。
トレンチ７の内部において、ゲート絶縁膜８上には、例えばポリシリコン層等のゲート電極９が設けられている。トレンチ７の一方の側壁７ａにおいて、ゲート電極９は、ｐ型ベース領域４の、ｎ+型ソース領域５とｎ型電流拡散領域３とに挟まれた部分にゲート絶縁膜８を介して対向する。このため、ＭＯＳＦＥＴのオン時、トレンチ７の一方の側壁７ａに沿ってｎ型の反転層（チャネル）が形成される。一方、トレンチ７の他方の側壁７ｂ側において、ゲート電極９は、ゲート絶縁膜８を介して導電層２１に対向する。すなわち、ＭＯＳＦＥＴのオン時、トレンチ７の他方の側壁７ｂ側には、チャネルは形成されない。ゲート電極９は、ゲート絶縁膜８により導電層２１と電気的に絶縁されている。
このようにトレンチ７（ゲートトレンチ）を配置することで、トレンチ７の一方の側壁７ａの結晶面を種々選択することで、ゲート特性を向上させることができる。具体的には、例えば、半導体基板３０のおもて面を（０００－１）面（いわゆるカーボン面（Ｃ面））または（０００１）面（いわゆるシリコン面（Ｓｉ面））としたときに、トレンチ７の側壁７ａ，７ｂの結晶面となり得る（１１－００）面および（１１２－０）面（いわゆるｍ面およびａ面）のうち、キャリアの移動度の高いａ面をトレンチ７の一方の側壁７ａの結晶面とすることで、低オン抵抗化を実現可能である。また、トレンチ７の両側壁７ａ，７ｂのうち、他方の側壁７ｂにトレンチ側壁ＳＢＤ２０が形成されることで、上述したようにトレンチ７の他方の側壁７ｂ側にチャネルは形成されない。このため、トレンチ７の両側壁７ａ，７ｂの面方位をａ面としたことで、半導体基板３０のおもて面のオフ角の影響によりトレンチ７の両側壁７ａ，７ｂでそれぞれキャリアの移動度が異なっていたとしても、トレンチ７の両側壁７ａ，７ｂで電流特性アンバランスが生じない。
半導体基板３０のおもて面上に、ゲート電極９を覆うように層間絶縁膜１０が設けられている。層間絶縁膜１０のコンタクトホール１０ａには、ｎ+型ソース領域５、ｐ++型コンタクト領域６および導電層２１が露出されている。ソース電極１１は、コンタクトホール１０ａを介して、ｎ+型ソース領域５、ｐ++型コンタクト領域６および導電層２１と電気的に接続されている。また、ソース電極１１は、層間絶縁膜１０によりゲート電極９と電気的に絶縁されている。半導体基板３０の裏面（ｎ+型ドレイン領域となるｎ+型出発基板１の裏面）の全面に、ドレイン電極１２が設けられている。ドレイン電極１２は、ｎ+型出発基板１と電気的に接続されている。
このように、１つのトレンチ７のゲート電極９と、当該トレンチ７を挟んで隣り合うｎ+型ソース領域５およびｐ++型コンタクト領域６と、でＭＯＳＦＥＴの１つの単位セルＢが構成される。ＭＯＳＦＥＴの１つの単位セルＢに、１つのトレンチ側壁ＳＢＤ２０が配置されている。トレンチ７の他方の側壁７ｂに沿って深さ方向Ｚ（縦方向）に延在するようにトレンチ側壁ＳＢＤ２０を配置することで、セルピッチを増大させずに、ＭＯＳＦＥＴと同一の半導体基板３０にトレンチ側壁ＳＢＤ２０を内蔵することができる。したがって、半導体基板３０のおもて面に沿った方向（横方向）に延在する平板状にＳＢＤを設ける場合と比べて、ＭＯＳＦＥＴのセルピッチを短縮可能である。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図３～８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図３に示すように、ｎ+型ドレイン領域となるｎ+型出発基板１を用意する。次に、ｎ+型出発基板１のおもて面に、ｎ-型炭化珪素層３１をエピタキシャル成長させる。次に、図４に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に、ｐ+型領域２２を選択的に形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、ｎ型部分領域３ａの深さを、例えばｐ+型領域２２と同じ略深さとする。ｎ-型炭化珪素層３１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。ｎ型部分領域３ａとｐ+型領域２２との形成順序を入れ替えてもよい。
次に、ｎ-型炭化珪素層３１上にさらにｎ-型炭化珪素層をエピタキシャル成長させて、ｎ-型炭化珪素層３１の厚さを厚くする。次に、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の厚さを増した部分（ｎ-型炭化珪素層３１の表面層）３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。
次に、図５に示すように、ｎ-型炭化珪素層３１上に、ｐ型炭化珪素層３２をエピタキシャル成長させる。これにより、ｎ+型出発基板１上にｎ-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した炭化珪素基板（半導体ウエハ）３０が形成される。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層３２の表面層にｎ+型ソース領域５およびｐ++型コンタクト領域６をそれぞれ選択的に形成する。
ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序を入れ替えてもよい。ｐ型炭化珪素層３２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。この製造プロセスで行うすべてのイオン注入においてフォトリソグラフィにより形成されるマスクには、レジスト膜が用いられてもよいし、酸化膜（ＳｉＯ2膜）が用いられてもよい。
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部のｐ+型領域２２に達するトレンチ７を形成する。このとき、トレンチ７は、一方の側壁７ａ側の底面コーナー部７ｄがｎ型電流拡散領域３の内部で終端し、他方の側壁７ｂ側の底面コーナー部７ｅがｐ+型領域２２の内部で終端するように配置する。これによって、トレンチ７の一方の側壁７ａには、ｎ+型ソース領域５、ｐ型ベース領域４およびｎ型電流拡散領域３が露出される。トレンチ７の他方の側壁７ｂには、ｐ++型コンタクト領域６、ｐ型ベース領域４、ｎ型電流拡散領域３およびｐ+型領域２２が露出される。
次に、図６に示すように、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、トレンチ７の内部を埋め込むように、半導体基板３０のおもて面に、ポリシリコン層等の導電層２１を堆積（形成）する。
次に、図７に示すように、フォトリソグラフィおよびエッチングにより導電層２１を選択的に除去し、当該導電層２１の、ｐ++型コンタクト領域６の表面の一部からトレンチ７の他方の側壁７ｂおよび底面７ｃの一部にわたる部分を残す。トレンチ７の他方の側壁７ｂには、この導電層２１とｎ型電流拡散領域３とのショットキー接触によるトレンチ側壁ＳＢＤ２０が形成される。トレンチ７の一方の側壁７ａおよび底面７ｃの一部には、半導体部（ｎ+型ソース領域５、ｐ型ベース領域４およびｎ型電流拡散領域３）が露出される。
次に、図８に示すように、例えばＣＶＤ法等により、トレンチ７の一方の側壁７ａおよび底面７ｃから導電層２１の表面に沿って、ゲート絶縁膜８を堆積（形成）する。次に、熱処理（ＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ）処理）により、ゲート絶縁膜８と半導体部との界面の界面準位密度（Ｄｉｔ：Ｉｎｔｅｒｆａｃｅ Ｓｔａｔｅ Ｄｅｎｓｉｔｙ）を低減させる。
次に、例えばＣＶＤ法等により、トレンチ７の内部に埋め込むように、半導体基板３０のおもて面上に、ゲート電極９となるポリシリコン層を堆積（形成）する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層を選択的に除去して、ポリシリコン層の、トレンチ７の内部の部分をゲート電極９として残す。
次に、例えばＣＶＤ法等により、導電層２１およびゲート電極９を覆うように、半導体基板３０のおもて面上に層間絶縁膜１０を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１０を選択的に除去して、層間絶縁膜１０を深さ方向Ｚに貫通するコンタクトホール１０ａを形成する。コンタクトホール１０ａには、ｎ+型ソース領域５、ｐ++型コンタクト領域６および導電層２１が露出される。
次に、半導体基板３０のおもて面上に、コンタクトホール１０ａの内部に埋め込むように、ソース電極１１となる金属層を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより金属層を選択的に除去して、当該金属層のソース電極１１（ソースパッド）となる部分を残す。ソース電極１１と同時に、当該金属層の一部でゲートパッド（ゲート電極９が電気的に接続される電極パッド：不図示）を形成してもよい。半導体基板３０の裏面上に、ドレイン電極１２を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すトレンチ側壁ＳＢＤ２０を同一の半導体基板３０（半導体チップ）に内蔵したＭＯＳＦＥＴが完成する。
上述した実施の形態１にかかる半導体装置において、ｎ型電流拡散領域３を設けない構成としてもよい。この場合、ｐ+型領域２２はｎ-型ドリフト領域２に配置され、トレンチ側壁ＳＢＤ２０はｎ-型ドリフト領域２とｎ型電流拡散領域３とのショットキー接触で構成される。
以上、説明したように、実施の形態１によれば、トレンチの一方の側壁に沿ってチャネルが形成されるようにＭＯＳゲート構造を配置し、トレンチの他方の側壁に沿ってトレンチ側壁ＳＢＤを配置する。これにより、ＳＢＤを内蔵しない従来のＭＯＳＦＥＴ（図１４参照）と略同じセルピッチを維持して、ＭＯＳＦＥＴと同一の半導体チップにＳＢＤを内蔵することができる。セルピッチが維持されるため、オン抵抗が増加しない。これにより、ＳＢＤを内蔵しない従来のＭＯＳＦＥＴと同程度に低オン抵抗化が可能である。また、トレンチの他方の側壁に沿ってトレンチ側壁ＳＢＤを配置することで、トレンチの他方の側壁側にはチャネルが形成されないため、トレンチの両側壁で電流特性アンバランスが生じない。
また、実施の形態１によれば、トレンチの他方の側壁に沿ってトレンチ側壁ＳＢＤを配置することで、ｐ型ベース領域およびｐ+型領域（トレンチの他方の側壁側の底面コーナー部を覆うｐ+型領域）とｎ-型ドリフト領域とのｐｎ接合や、ｐ型ベース領域およびｐ+型領域（トレンチの他方の側壁側の底面コーナー部を覆うｐ+型領域）とｎ型電流拡散領域３とのｐｎ接合が順方向バイアスされたときに、トレンチ側壁ＳＢＤに電子電流が流れる。このため、これらのｐｎ接合で形成される寄生ｐｎダイオードは動作しない。したがって、寄生ｐｎダイオードの順方向動作による順方向劣化を防止することができる。
また、実施の形態１によれば、ＭＯＳＦＥＴのオフ時にトレンチの他方の側壁側の底面コーナー部においてトレンチ側壁ＳＢＤにかかる電界は、トレンチの他方の側壁側の底面コーナー部を覆うｐ+型領域内に広がる空乏層により抑制される。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜８の、ゲート電極９と導電層２１との間の部分の厚さｔ２を、トレンチ７の一方の側壁７ａに沿った部分の厚さｔ１よりも厚くした点である。
実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、導電層２１として堆積したポリシリコン層をエッチングしてトレンチ７の他方の側壁７ｂ上に残した後に、導電層２１の表面（導電層２１の、ゲート絶縁膜８との接触面側の表面）を酸化してゲート絶縁膜８の一部とすればよい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲート絶縁膜の、ゲート電極と導電層との間の部分の厚さを厚くすることで、トレンチ側壁ＳＢＤを構成する導電層と、ＭＯＳＦＥＴのゲート電極と、の絶縁性が高くなるため、信頼性を向上させることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１０は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、トレンチ７’の底面７ｃに、一方の側壁７ａ側の底面７ｃ－１を他方の側壁７ｂ側の底面７ｃ－２よりも深くした段差７ｆを設けた点である。
実施の形態３にかかる半導体装置は、実施の形態１にかかる半導体装置の製造方法において、導電層２１をパターニングするためのエッチング時に、導電層２１とともに、トレンチ７’の一方の側壁７ａ側の底面７ｃ－１のシリコン部もエッチング（導電層２１のオーバーエッチング）されることで作製（製造）される。導電層２１のオーバーエッチングによりトレンチ７’の底面７ｃに形成された段差７ｆは、ｐ+型領域２２で覆われている。
すなわち、ｐ+型領域２２は、トレンチ７’の他方の側壁７ｂ側の底面コーナー部７ｅと、トレンチ７’の底面７ｃに段差７ｆにより形成された底面コーナー部７ｇと、を覆う。トレンチ７’の底面７ｃに段差７ｆにより形成された底面コーナー部７ｇとは、段差７ｆのステア（トレンチ７’の一方の側壁７ａ側の底面７ｃ－１と他方の側壁７ｂ側の底面７ｃ－２との連結部）と、トレンチ７’の一方の側壁７ａ側の底面７ｃ－１と、の境界である。
実施の形態３を実施の形態２に適用してもよい（不図示）。
以上、説明したように、実施の形態３によれば、導電層２１をパターニングするためのエッチング時に、導電層２１がオーバーエッチングされたとしても、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１１は、実施の形態４にかかる半導体装置の構造を示す断面図である。図１２は、実施の形態４にかかる半導体装置の別の一例の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、トレンチ７の各底面コーナー部７ｄ，７ｅともにｐ+型領域２２’で覆われている点である（図１１参照）。
実施の形態４にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ｎ-型炭化珪素層３１の内部にｐ+型領域２２’を形成する際に、トレンチ７の各底面コーナー部７ｄ，７ｅを覆う位置にｐ+型領域２２’を配置すればよい。このようにｐ+型領域２２’を配置することで、ＭＯＳＦＥＴのオフ時に、トレンチ７の各底面コーナー部７ｄ，７ｅにかかる電界を緩和することができる。
また、このようにｐ+型領域２２’を配置することで、トレンチ７やｐ+型領域２２の形成時のアライメント（位置合わせ）において第２方向Ｙへの位置ずれが生じたとしても、トレンチ７の他方の側壁７ｂ側の底面コーナー部７ｅがｐ+型領域２２’の内部から外れて位置する（すなわちｎ型電流拡散領域３の内部に位置する）ことを抑制することができる。
実施の形態４を実施の形態３に適用してもよい（図１２に示す実施の形態４にかかる半導体装置の別の一例を参照）。また、実施の形態４に実施の形態２を適用して、ゲート絶縁膜８の、ゲート電極９と導電層２１との間の部分の厚さを、トレンチ７の一方の側壁７ａ上の部分の厚さよりも厚くしてもよい（不図示）。
以上、説明したように、実施の形態４によれば、トレンチ７の両底面コーナー部がｐ+型領域で覆われた構造とした場合においても、実施の形態１～３と同様の効果を得ることができる。また、実施の形態４によれば、ＭＯＳＦＥＴのオフ時、トレンチの両底面コーナー部を覆うｐ+型領域内に広がる空乏層により、トレンチの一方の側壁側の底面コーナー部においてゲート絶縁膜にかかる電界と、トレンチの他方の側壁側の底面コーナー部においてトレンチ側壁ＳＢＤにかかる電界と、が抑制される。このため、電界抑制効果がさらに得られる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１３は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が図１１に示す実施の形態４にかかる半導体装置と異なる点は、トレンチ側壁ＳＢＤ２０を構成する導電層２１’を、トレンチ７の他方の側壁７ｂおよび底面７ｃに沿って、トレンチ７の他方の側壁７ｂから一方の側壁７ａ側の底面コーナー部７ｄにわたるように設けた点である。すなわち、導電層２１’は、トレンチ７の他方の側壁７ｂから、トレンチ７の底面７ｃとゲート絶縁膜８’との間に延在している。
具体的には、導電層２１’は、実施の形態４と同様に、トレンチ７の他方の側壁７ｂにおいて、ｐ++型コンタクト領域６、ｐ型ベース領域４、ｎ型電流拡散領域３およびｐ+型領域２２’に接する。導電層２１’は、実施の形態４と同様に、トレンチ７の他方の側壁７ｂから半導体基板３０のおもて面上に、ｐ++型コンタクト領域６の一部を覆うように延在する。かつ、導電層２１’は、トレンチ７の底面７ｃにおいてｐ+型領域２２’に接する。
ゲート絶縁膜８’は、トレンチ７の一方の側壁７ａから導電層２１’の表面（導電層２１’の、トレンチ７の他方の側壁７ｂおよび底面７ｃ側に対して反対側の表面）に沿って設けられている。トレンチ７の内部において、ゲート絶縁膜８’上には、実施の形態４と同様にゲート電極９’が設けられている。ゲート電極９’は、トレンチ７の一方の側壁７ａにおいてゲート絶縁膜８’を介してｎ型電流拡散領域３と対向する。
実施の形態５を、実施の形態４にかかる半導体装置の別の一例（図１２参照）に適用してもよい。また、実施の形態５に実施の形態２を適用して、ゲート絶縁膜８の、ゲート電極９と導電層２１’との間の部分の厚さを、トレンチ７の一方の側壁７ａ上の部分の厚さよりも厚くしてもよい（不図示）。
以上、説明したように、実施の形態５によれば、トレンチ側壁ＳＢＤを構成する導電層をトレンチの底面まで延在させたとしても、実施の形態１～４と同様の効果を得ることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、トレンチの他方の側壁に沿って配置した導電層に代えて、トレンチの他方の側壁に露出する炭化珪素部（ｎ型電流拡散領域）と異なるバンドギャップを有する半導体層（電極層）を設けて、当該半導体層と炭化珪素部とのヘテロ接合による半導体素子が形成されてもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、同一の半導体基板に平面ＳＢＤを内蔵したトレンチゲート構造のＭＯＳ型半導体装置に有用である。
１ ｎ+型出発基板
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型部分領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ トレンチ
７ａ，７ｂ トレンチの側壁
７ｃ，７ｃ－１，７ｃ－２ トレンチの底面
７ｄ，７ｅ，７ｇ トレンチの底面コーナー部
７ｆ トレンチの底面の段差
８，８’ ゲート絶縁膜
９，９’ ゲート電極
１０ 層間絶縁膜
１０ａ コンタクトホール
１１ ソース電極
１２ ドレイン電極
２０ トレンチ側壁ＳＢＤ
２１，２１' 導電層
２２，２２' ｐ+型領域
３０ 半導体基板
３１ ｎ-型炭化珪素層
３２ ｐ型炭化珪素層
Ｂ ＭＯＳＦＥＴの単位セル
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で、かつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (6)

  1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の内部に選択的に設けられ、前記半導体基板のおもて面に平行な方向に前記第１半導体領域と接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記第２半導体層の、前記第１半導体領域および前記第２半導体領域以外の部分であり、前記第１半導体領域および前記第２半導体領域よりも前記半導体基板側に配置された第２導電型の第３半導体領域と、
    前記第１半導体領域と前記第２半導体領域との境界において、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの一方の側壁および底面に沿って設けられたゲート絶縁膜と、
    前記トレンチの一方の側壁の表面に前記ゲート絶縁膜を介して設けられ、前記第３半導体領域の、前記第１半導体領域と前記第１半導体層とに挟まれた部分に対向するゲート電極と、
    前記トレンチの他方の側壁に沿って設けられ、前記トレンチの他方の側壁において前記第２半導体領域、前記第３半導体領域および前記第１半導体層とショットキー接触またはヘテロ接触する電極層と、
    前記第１半導体層の内部に、前記第３半導体領域と離して設けられ、前記トレンチの他方の側壁と底面との境界を覆う第２導電型の第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域、前記第４半導体領域および前記電極層に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備えることを特徴とする半導体装置。
  2. 前記ゲート絶縁膜は、前記ゲート電極と前記電極層との間に延在し、前記ゲート電極と前記電極層とを電気的に絶縁することを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜の、前記ゲート電極と前記電極層との間の部分の厚さは、前記ゲート絶縁膜の、前記トレンチの一方の側壁に沿った部分の厚さよりも厚いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチの底面に、一方の側壁側の底面を他方の側壁側の底面よりも深くした段差を有し、
    前記第４半導体領域は、前記トレンチの一方の側壁側の底面と他方の側壁側の底面との連結部と、前記トレンチの一方の側壁側の底面と、の境界を覆うことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記第４半導体領域は、前記トレンチの一方の側壁と底面との境界から前記トレンチの他方の側壁と底面との境界にわたって、前記トレンチの底面を覆うことを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 前記電極層は、前記トレンチの他方の側壁から、前記トレンチの底面と前記ゲート絶縁膜との間に延在していることを特徴とする請求項５に記載の半導体装置。
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