DE212020000485U1 - SiC-Halbleiterbauteil - Google Patents

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Abstract

SiC-Halbleiterbauteil mit:
einer SiC-Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche hat;
einem Source-Graben, der in der Hauptfläche gebildet ist und der eine Seitenwand und eine Bodenwand aufweist;
einer Source-Elektrode, die in dem Source-Graben eingebettet ist und die einen Seitenwandkontaktabschnitt in Kontakt mit einer Region der Seitenwand des Source-Grabens aufweist, und zwar an einer Öffnungsseite des Source-Grabens;
einer Körperregion eines zweiten Leitfähigkeitstyps, die in einer Region eines Flächenschichtabschnitte der Hauptfläche entlang des Source-Grabens gebildet ist; und
einer Source-Region des ersten Leitfähigkeitstyps, die elektrisch mit dem Seitenwandkontaktabschnitt der Source-Elektrode in einem Flächenschichtabschnitt der Körperregion verbunden ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein SiC-Halbleiterbauteil, das einen Source-Graben aufweist.
  • Stand der Technik
  • Patentliteratur 1 offenbart ein SiC-Halbleiterbauteil, das ein SiC-Halbleitersubstrat, einen Source-Graben, eine Source-Isolierschicht, eine Source-Elektrode, eine Körperregion und eine Source-Region beinhaltet. Der Source-Graben ist in einer Hauptfläche des SiC-Halbleitersubstrats gebildet. Die Source-Isolierschicht ist an einer Innenwand des Source-Grabens gebildet. Die Source-Elektrode ist über die Source-Isolierschicht in dem Source-Graben eingebettet. Die Körperregion liegt der Source-Elektrode über die Source-Isolierschicht gegenüber, und zwar in einem Flächenschichtabschnitt der Hauptfläche des SiC-Halbleitersubstrats. Die Source-Region liegt der Source-Elektrode über die Source-Isolierschicht gegenüber, und zwar in einem Flächenschichtabschnitt der Körperregion.
  • Zitatliste
  • Patentliteratur
  • Patentliteratur 1: WO 2016/006696 A1
  • Überblick über die Erfindung
  • Technisches Problem
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein SiC-Halbleiterbauteil bereit, bei dem eine Source-Region in einer Struktur, die einen Source-Graben aufweist, geeignet Source-geerdet („source grounded“) werden kann.
  • Lösung des Problems
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein SiC-Halbleiterbauteil bereit,a mit einer SiC-Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche hat, mit einem Source-Graben, der in der Hauptfläche gebildet ist und der eine Seitenwand und eine Bodenwand aufweist, mit einer Source-Elektrode, die in den Source-Graben eingebettet ist und die einen Seitenwandkontaktabschnitt in Kontakt mit einer Region der Seitenwand des Source-Grabens aufweist, und zwar an einer Öffnungsseite des Source-Grabens, mit einer Körperregion eines zweiten Leitfähigkeitstyps, die in einer Region eines Flächenschichtabschnittes („surface layer portion“) der Hauptfläche entlang des Source-Grabens gebildet ist, und mit einer Source-Region des ersten Leitfähigkeitstyps, die elektrisch mit dem Seitenwandkontaktabschnitt der Source-Elektrode verbunden ist, und zwar in einem Flächenschichtabschnitt der Körperregion.
  • Gemäß diesem SiC-Halbleiterbauteil ist die Source-Region elektrisch mit der Source-Elektrode verbunden, die gegenüber der Seitenwand des Source-Grabens freiliegt bzw. freigelegt ist. Das SiC-Halbleiterbauteil, bei dem die Source-Region geeignet Source-geerdet werden kann, kann hierdurch bereitgestellt werden.
  • Die zuvor genannten als auch noch weitere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung ergeben sich deutlicher durch die nachstehende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.
  • Figurenliste
    • 1 ist eine perspektivische Ansicht eines SiC-Halbleiterbauteils einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Draufsicht des SiC-Halbleiterbauteils, das in 1 gezeigt ist.
    • 3 ist eine Draufsicht, bei der Strukturen oberhalb von ersten Hauptflächenelektroden gegenüber der in 2 gezeigten Struktur entfernt worden sind.
    • 4 ist eine vergrößerte Draufsicht einer inneren Struktur einer Region IV, die in 3 gezeigt ist.
    • 5 ist eine Schnittansicht entlang einer Linie V-V, die in 4 gezeigt ist.
    • 6 ist eine Schnittansicht entlang einer Linie VI-VI, die in 4 gezeigt ist.
    • 7 ist eine Schnittansicht entlang einer Linie VII-VII, die in 4 gezeigt ist.
    • 8 ist eine vergrößerte Ansicht einer Region VIII, die in 5 gezeigt ist.
    • 9 ist eine vergrößerte Ansicht einer Region IX, die in 6 gezeigt ist.
    • 10 ist eine Schnittansicht entlang einer Linie X-X, die in 2 gezeigt ist.
    • 11A ist eine vergrößerte Schnittansicht eines Beispiels eines Verfahrens zum Herstellen des SiC-Halbleiterbauteils, das in 1 gezeigt ist.
    • 11B ist eine vergrößerte Schnittansicht eines Schritts nach 11A.
    • 11C ist eine vergrößerte Schnittansicht eines Schritts nach 11B.
    • 11D ist eine vergrößerte Schnittansicht eines Schritts nach 11C.
    • 11E ist eine vergrößerte Schnittansicht eines Schritts nach 11D.
    • 11F ist eine vergrößerte Schnittansicht eines Schritts nach 11E.
    • 11G ist eine vergrößerte Schnittansicht eines Schritts nach 11F.
    • 11H ist eine vergrößerte Schnittansicht eines Schritts nach 11G.
    • 11I ist eine vergrößerte Schnittansicht eines Schritts nach 11H.
    • 11J ist eine vergrößerte Schnittansicht eines Schritts nach 11I.
    • 11K ist eine vergrößerte Schnittansicht eines Schritts nach 11J.
    • 11L ist eine vergrößerte Schnittansicht eines Schritts nach 11K.
    • 11M ist eine vergrößerte Schnittansicht eines Schritts nach 11L.
    • 11N ist eine vergrößerte Schnittansicht eines Schritts nach 11M.
    • 11O ist eine vergrößerte Schnittansicht eines Schritts nach 11N.
    • 11P ist eine vergrößerte Schnittansicht eines Schritts nach 11O.
    • 11Q ist eine vergrößerte Schnittansicht eines Schritts nach 11P.
    • 11R ist eine vergrößerte Schnittansicht eines Schritts nach 11Q.
    • 11S ist eine vergrößerte Schnittansicht eines Schritts nach 11R.
    • 12 ist eine vergrößerte Ansicht einer Region entsprechend 8 und ist ein Diagramm, das teilweise ein SiC-Halbleiterbauteil gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 13A ist eine vergrößerte Schnittansicht eines Beispiels eines Verfahrens zum Herstellen des SiC-Halbleiterbauteils, das in 12 gezeigt ist.
    • 13B ist eine vergrößerte Schnittansicht eines Schritts nach 13A.
    • 13C ist eine vergrößerte Schnittansicht eines Schritts nach 13B.
    • 13D ist eine vergrößerte Schnittansicht eines Schritts nach 13C.
    • 13E ist eine vergrößerte Schnittansicht eines Schritts nach 13D.
    • 13F ist eine vergrößerte Schnittansicht eines Schritts nach 13E.
    • 14 ist eine vergrößerte Ansicht einer Region entsprechend 8 und ist ein Diagramm, das teilweise ein SiC-Halbleiterbauteil gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 15A ist eine vergrößerte Schnittansicht eines Beispiels eines Verfahrens zum Herstellen des SiC-Halbleiterbauteils, das in 14 gezeigt ist.
    • 15B ist eine vergrößerte Schnittansicht eines Schritts nach 15A.
    • 16 ist eine vergrößerte Ansicht einer Region entsprechend 8 und ist ein Diagramm, das teilweise ein SiC-Halbleiterbauteil gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Beschreibung von Ausführungsformen
  • 1 ist eine perspektivische Ansicht eines SiC-Halbleiterbauteils 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. 2 ist eine Draufsicht des SiC-Halbleiterbauteils 1, das in 1 gezeigt ist. 3 ist eine Draufsicht, bei der Strukturen oberhalb einer Gate-Hauptflächenelektrode 71 und einer Source-Hauptflächenelektrode 81 (erste Hauptflächenelektroden) gegenüber der in 2 gezeigten Struktur entfernt worden sind. 4 ist eine vergrößerte Draufsicht einer inneren Struktur einer Region IV, die in 3. FIG gezeigt ist. 5 ist eine Schnittansicht entlang einer Linie V-V, die in 4 gezeigt ist. 6 ist eine Schnittansicht entlang einer Linie VI-VI, die in 4 gezeigt ist. 7 ist eine Schnittansicht entlang einer Linie VII-VII, die in 4 gezeigt ist. 8 ist eine vergrößerte Ansicht einer Region VIII, die in 5 gezeigt ist. 9 ist eine vergrößerte Ansicht einer Region IX, die in 6. FIG gezeigt ist. 10 ist eine Schnittansicht entlang einer Linie X-X, die in 2 gezeigt ist.
  • Unter Bezugnahme auf die 1 bis 10 beinhaltet das SiC-Halbleiterbauteil 1 eine SiC-Halbleiterschicht 2. Die SiC-Halbleiterschicht 2 weist einen SiC-Monokristall auf, der aus einem hexagonalen Kristall aufgebaut it. Der SiC-Monokristall, der aus dem hexagonalen Kristall aufgebaut ist, weist eine Vielzahl von Polytypen auf, und zwar einschließlich eines 2H-(hexagonalen)-SiC-Monokristalls, eines 4H-SiC-Monokristalls, eines 6H-SiC-Monokristalls, etc., und zwar gemäß einem Zyklus bzw. einer Periode („cycle“) der atomaren Anordnung. Obgleich die SiC-Halbleiterschicht 2 bei dieser Ausführungsform aus einem 4H-SiC-Monokristall aufgebaut ist, schließt dies andere Polytypen nicht aus.
  • Eine Dicke der SiC-Halbleiterschicht 2 ist ggf. nicht kleiner als 40 µm und nicht größer als 300 µm. Die Dicke der SiC-Halbleiterschicht 2 ist ggf. nicht kleiner als 40 µm und nicht größer als 100 µm, nicht kleiner als 100 µm und nicht größer als 150 µm, nicht kleiner als 150 µm und nicht größer als 200 µm, nicht kleiner als 200 µm und nicht größer als 250 µm, oder nicht kleiner als 250 µm und nicht größer als 300 µm. Die Dicke der SiC-Halbleiterschicht 2 ist vorzugsweise nicht kleiner als 60 µm und nicht größer als 150 µm.
  • Die SiC-Halbleiterschicht 2 weist eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf einer anderen Seite und Seitenflächen 5A, 5B, 5C und 5D auf, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden. Die Seitenflächen 5A bis 5D beinhalten die erste Seitenfläche 5A, die zweite Seitenfläche 5B, die dritte Seitenfläche 5C und die vierte Seitenfläche 5D. Die erste Hauptfläche 3 und die zweite Hauptfläche 4 sind in vierseitige Formen (rechteckige Formen bei dieser Ausführungsform) gebildet, und zwar in einer Draufsicht bei einer Betrachtung aus einer Normalenrichtung Z hierauf (nachstehend einfach als „Draufsicht“) bezeichnet.
  • Bei dieser Ausführungsform sind die erste Hauptfläche 3 und die zweite Hauptfläche 4 entlang von c-Ebenen des SiC-Monokristalls angeordnet. Die erste Hauptfläche 3 ist entlang einer Silicium-Ebene ((0001)-Ebene) des SiC-Monokristalls angeordnet. Die erste Hauptfläche 3 ist eine Nicht-Montagefläche. Die zweite Hauptfläche 4 ist entlang einer Kohlenstoffebene ((000-1)-Ebene) des SiC-Monokristalls angeordnet. Die erste Hauptfläche 3 und die zweite Hauptfläche 4 können einen Off-Winkel haben, der in Bezug auf die c-Ebenen unter einem vorbestimmten Winkel in einer Off-Richtung geneigt ist. Die Off-Richtung ist vorzugsweise eine a-Achsenrichtung ([11-20]-Richtung) des SiC-Monokristalls. Wenn es einen Off-Winkel gibt, ist die c-Achse ([0001]-Richtung) des SiC-Monokristalls um einen Off-Winkel in Bezug auf die Normalenrichtung Z geneigt.
  • Der Off-Winkel überschreitet ggf. 0° und ist ggf. nicht größer als 10°. Der Off-Winkel ist ggf. nicht kleiner als 0° und nicht größer als 6°. Der Off-Winkel ist ggf. nicht kleiner als 0° und nicht größer als 2°, nicht kleiner als 2° und nicht größer als 4° oder nicht kleiner als 4° und nicht größer als 6°. Vorzugsweise überschreitet oder Off-Winkel 0° und ist nicht größer als 4,5°. Der Off-Winkel ist ggf. nicht kleiner als 3° und nicht größer als 4,5°. In diesem Fall ist der Off-Winkel vorzugsweise nicht kleiner als 3° und nicht größer als 3,5° oder nicht kleiner als 3,5° und nicht größer als 4°. Der Off-Winkel ist ggf. nicht kleiner als 1,5° und nicht größer als 3°. In diesem Fall ist der Off-Winkel vorzugsweise nicht kleiner als 1,5° und nicht größer als 2° oder nicht kleiner als 2° und nicht größer als 2,5°.
  • Die zweite Hauptfläche 4 kann aus einer rauen Fläche gebildet sein, die entweder Schleifmarkierungen („grinding marks“) und/oder Glüh- bzw. Temper-Markierungen („annealing marks“) aufweist (insbesondere Laser-Bestrahlungsmarkierungen). Die Glühmarkierungen können amorphisiertes SiC und/oder ein Metall und silicidiertes (legiertes) SiC (insbesondere Si) enthalten. Die zweite Hauptfläche 4 ist vorzugsweise aus einer Ohm'schen Fläche aufgebaut, die wenigstens Glühmarkierungen aufweist.
  • Die erste Seitenfläche 5A und die zweite Seitenfläche 5B erstrecken sich entlang einer ersten Richtung X und liegen einander in einer zweiten Richtung Y gegenüber, die die erste Richtung X schneidet (insbesondere senkrecht hierzu). Die erste Seitenfläche 5A und die zweite Seitenfläche 5B bilden in einer Draufsicht kurze Seiten der SiC-Halbleiterschicht 2. Die dritte Seitenfläche 5C und die vierte Seitenfläche 5D erstrecken sich entlang der zweiten Richtung Y und liegen einander in der ersten Richtung X gegenüber. Die dritte Seitenfläche 5C und die vierte Seitenfläche 5D bilden in einer Draufsicht lange Seiten der SiC-Halbleiterschicht 2.
  • Bei dieser Ausführungsform ist die erste Richtung X eine m-Achsenrichtung ([1-100]-Richtung) des SiC-Monokristalls. Die zweite Richtung Y ist die a-Achsenrichtung ([11-20]-Richtung) des SiC-Monokristalls. Das heißt, die erste Seitenfläche 5A und die zweite Seitenfläche 5B sind durch a-Ebenen des SiC-Monokristalls gebildet und liegen einander in der a-Achsenrichtung des SiC-Monokristalls gegenüber. Die dritte Seitenfläche 5C und die vierte Seitenfläche 5D sind durch m-Ebenen des SiC-Monokristalls gebildet und liegen einander in der m-Achsenrichtung des SiC-Monokristalls gegenüber. Längen der jeweiligen Seitenflächen 5A bis 5D sind ggf. nicht kleiner als 0,1 mm und nicht größer als 10 mm. Vorzugsweise sind die Längen der jeweiligen Seitenflächen 5A bis 5D nicht kleiner als 0,5 mm und nicht größer als 2,5 mm.
  • Die Seitenflächen 5A bis 5D können aus Spaltflächen („cleavage surfaces“) oder Masseflächen bzw. Erdungsflächen („ground surfaces“) aufgebaut sein. Bei dieser Ausführungsform sind die Seitenflächen 5A bis 5D aus einer Spaltfläche aufgebaut. Die erste Seitenfläche 5A und die zweite Seitenfläche 5B können geneigte Flächen bilden, die dann, wenn die Normalenrichtung Z als eine Basis herangezogen wird, in Bezug auf die Normalenrichtung Z hin zu der c-Achsenrichtung ([0001]-Richtung) des SiC-Monokristalls geneigt sind.
  • Die erste Seitenfläche 5A und die zweite Seitenfläche 5B können unter einem Winkel gemäß dem Off-Winkel in Bezug auf die Normalenrichtung Z geneigt sein, wenn die Normalenrichtung Z auf 0° eingestellt ist. Der Winkel gemäß dem Off-Winkel kann gleich dem Off-Winkel sein oder kann ein Winkel sein, der 0° überschreitet und der kleiner ist als der Off-Winkel. Andererseits erstrecken sich die dritte Seitenfläche 5C und die vierte Seitenfläche 5D als Ebenen entlang der zweiten Richtung Y (a-Achsenrichtung) und der Normalenrichtung Z. Genauer gesagt sind die dritte Seitenfläche 5C und die vierte Seitenfläche 5D im Wesentlichen senkrecht zu der ersten Hauptfläche 3 und der zweiten Hauptfläche 4 gebildet.
  • Die SiC-Halbleiterschicht 2 weist eine Drain-Region 6 vom n+-Typ auf. Eine Verunreinigungskonzentration der Drain-Region 6 vom n-Typ ist ggf. nicht kleiner als 1×1018 cm-3 und nicht größer als 1×1020 cm-3. Die Drain-Region 6 ist in einem Flächenschichtabschnitt der zweiten Hauptfläche 4 gebildet und bildet die zweite Hauptfläche 4. Bei dieser Ausführungsform ist die Drain-Region 6 aus einem SiC-Halbleitersubstrat 7 vom n+-Typ aufgebaut.
  • Eine Dicke der Drain-Region 6 ist ggf. nicht kleiner als 40 µm und nicht größer als 250 µm. Die Dicke der Drain-Region 6 ist ggf. nicht kleiner als 40 µm und nicht größer als 100 µm, nicht kleiner als 100 µm und nicht größer als 150 µm, nicht kleiner als 150 µm und nicht größer als 200 µm oder nicht kleiner als 200 µm und nicht größer als 250 µm. Die Dicke der Drain-Region 6 ist vorzugsweise nicht kleiner als 40 µm und nicht größer als 150 µm. Durch dünneres Ausbilden („thinning“) der Drain-Region 6 kann ein Widerstandswert („resistance value“) der Drain-Region 6 reduziert werden.
  • Die SiC-Halbleiterschicht 2 weist eine Drift-Region 8 von n-Typ auf. Die Drift-Region 8 weist eine Verunreinigungskonzentration vom n-Typ auf, die kleiner ist als die Verunreinigungskonzentration vom n-Typ der Drain-Region 6. Die Verunreinigungskonzentration vom n-Typ der Drift-Region 8 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3. Die Drift-Region 8 ist in einem Flächenschichtabschnitt der ersten Hauptfläche 3 gebildet und bildet die erste Hauptfläche 3. Die Drift-Region 8 ist elektrisch mit der Drain-Region 6 verbunden. Eine Grenze zwischen der Drain-Region 6 und der Drift-Region 8 erstreckt sich parallel zu der ersten Hauptfläche 3. Bei dieser Ausführungsform ist die Drift-Region 8 aus einer SiC-Epitaxialschicht 9 vom n-Typ aufgebaut, die auf dem SiC-Halbleitersubstrat 7 gebildet ist.
  • Eine Dicke der Drift-Region 8 ist ggf. nicht kleiner als 1 µm und nicht größer als 50 µm. Die Dicke der Drift-Region 8 ist ggf. nicht kleiner als 1 µm und nicht größer als 5 µm, nicht kleiner als 5 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 15 µm, nicht kleiner als 15 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 30 µm, nicht kleiner als 30 µm und nicht größer als 40 µm oder nicht kleiner als 40 µm und nicht größer als 50 µm. Die Dicke der Drift-Region 8 ist vorzugsweise nicht kleiner als 5 µm und nicht größer als 15 µm.
  • Bei dieser Ausführungsform hat die Drift-Region 8 eine Vielzahl von Regionen mit unterschiedlichen Verunreinigungskonzentrationen vom n-Typ entlang der Normalenrichtung Z. Genauer gesagt beinhaltet die Drift-Region 8 eine Hochkonzentrationsregion 10 und eine Niedrigkonzentrationsregion 11. Die Hochkonzentrationsregion 10 hat eine vergleichsweise hohe Verunreinigungskonzentration vom n-Typ und ist in einer Region auf der Seite der ersten Hauptfläche 3 gebildet. Die Niedrigkonzentrationsregion 11 weist eine Verunreinigungskonzentration vom n-Typ auf, die kleiner ist als die Verunreinigungskonzentration vom n-Typ der Hochkonzentrationsregion 10, und ist in einer Region auf der Seite der zweiten Hauptfläche 4 in Bezug auf die Hochkonzentrationsregion 10 gebildet.
  • Ein Spitzenwert („peak value“) der Verunreinigungskonzentration vom n-Typ der Hochkonzentrationsregion 10 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3. Ein Spitzenwert der Verunreinigungskonzentration vom n-Typ der Niedrigkonzentrationsregion 11 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3. Eine Dicke der Niedrigkonzentrationsregion 11 überschreitet eine Dicke der Hochkonzentrationsregion 10. Das heißt, die Dicke der Hochkonzentrationsregion 10 ist kleiner als die Dicke der Niedrigkonzentrationsregion 11 und ist kleiner als eine Hälfte der Gesamtdicke der Drift-Region 8. Es versteht sich, dass die Drift-Region 8 mit einer einheitlichen Verunreinigungskonzentration vom n-Typ gebildet sein kann.-
  • Die SiC-Halbleiterschicht 2 weist eine aktive Region 12 und eine äußere Region 13 auf. Die aktive Region 12 ist eine Region, in der ein MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) gebildet ist. In der Draufsicht ist die aktive Region 12 in einem zentralen Abschnitt der SiC-Halbleiterschicht 2 gebildet, und zwar mit Abständen („intervals“) einwärts gegenüber den Seitenflächen 5A bis 5D. Bei dieser Ausführungsform ist die aktive Region 12 in eine vierseitige Form (rechteckige Form bei dieser Ausführungsform) gebildet, die vier Seiten hat, die in der Draufsicht parallel sind zu den Seitenflächen 5A bis 5D. Die äußere Region 13 ist eine Region auf einer äußeren Seite der aktiven Region 12. Die äußere Region 13 ist in einer Region zwischen den Seitenflächen 5A bis 5D und Umfangsrändern der aktiven Region 12 gebildet. Die äußere Region 13 ist in eine Ringform (genauer gesagt eine Endlosform) gebildet, die in der Draufsicht die aktive Region 12 umgibt.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Vielzahl von Graben-Gate-Strukturen 18, die in der ersten Hauptfläche 3 in der aktiven Region 12 gebildet sind. Die Vielzahl von Graben-Gate-Strukturen 18 sind jeweils als Bänder gebildet, die sich entlang der ersten Richtung X erstrecken und mit Abständen in der zweiten Richtung Y gebildet sind. Die Vielzahl von Graben-Gate-Strukturen 18 sind in einer Draufsicht insgesamt in Streifen gebildet.
  • Bei dieser Ausführungsform erstrecken sich die Vielzahl von Graben-Gate-Strukturen 18 als Bänder ausgehend von einem Umfangsrandabschnitt auf einer Seite (der Seite der dritten Seitenfläche 5C) hin zu einem Umfangsrandabschnitt auf einer anderen Seite (der Seite der vierten Seitenfläche 5D) der aktiven Region 12. Die Vielzahl von Graben-Gate-Strukturen 18 kreuzen bzw. queren einen Zwischenabschnitt der aktiven Region 12 zwischen dem Umfangsrandabschnitt auf einer Seite und dem Umfangsrandabschnitt auf der anderen Seite.
  • Die Länge von jeder Graben-Gate-Struktur 18 ist ggf. nicht kleiner als 1 mm und nicht größer als 10 mm. Die Länge von jeder Graben-Gate-Struktur 18 ist ggf. nicht kleiner als 1 mm und nicht größer als 2 mm, nicht kleiner als 2 mm und nicht größer als 4 mm, nicht kleiner als 4 mm und nicht größer als 6 mm, nicht kleiner als 6 mm und nicht größer als 8 mm oder nicht kleiner als 8 mm und nicht größer als 10 mm. Die Länge von jeder Graben-Gate-Struktur 18 ist vorzugsweise nicht kleiner als 2 mm und nicht größer als 6 mm. Eine Gesamterstreckung pro Einheitsfläche („total extension per unit area“) einer einzelnen Graben-Gate-Struktur 18 ist ggf. nicht kleiner als 0,5 µm/µm2 und nicht größer als 0,75 µm/µm2.
  • Jede Graben-Gate-Struktur 18 beinhaltet einen aktiven Grabenabschnitt 19 und einen Kontakt-Grabenabschnitt 20. Der aktive Grabenabschnitt 19 ist ein Abschnitt, der entlang eines Kanals des MISFET orientiert bzw. ausgerichtet ist. Der Kontakt-Grabenabschnitt 20 ist ein Abschnitt außerhalb des Kanals des MISFET. Der Kontakt-Grabenabschnitt 20 ist ein Endabschnitt der Graben-Gate-Struktur 18 und ein Hauptzweck hiervon ist eine externe Verbindung bzw. ein externer Anschluss.
  • Jede Graben-Gate-Struktur 18 beinhaltet einen Gate-Graben 21, eine Gate-Isolierschicht 22 und eine Gate-Elektrode 23. In 4 sind die Gate-Isolierschichten 22 und die Gate-Elektroden 23 mit einer Schraffur gezeigt.
  • Jeder Gate-Graben 21 ist in der Drift-Region 8 gebildet. Der Gate-Graben 21 beinhaltet Seitenwände und eine Bodenwand. Die Seitenwände, die lange Seiten des Gate-Grabens 21 bilden, sind durch a-Ebenen des SiC-Monokristalls gebildet. Die Seitenwände, die kurze Seiten des Gate-Grabens 21 bilden, sind durch m-Ebenen des SiC-Monokristalls gebildet.
  • Die Seitenwände des Gate-Grabens 21 können sich entlang der Normalenrichtung Z erstrecken. In diesem Fall können die Seitenwände des Gate-Grabens 21 im Wesentlichen senkrecht zu der ersten Hauptfläche 3 gebildet sein. Winkel, die die Seitenwände des Gate-Grabens 21 in Bezug auf die erste Hauptfläche 3 innerhalb der SiC-Halbleiterschicht 2 bilden, sind ggf. nicht kleiner als 90° und nicht größer als 95° (zum Beispiel nicht kleiner als 91° und nicht größer als 93°). Das heißt, der Gate-Graben 21 kann in eine kegelige bzw. sich verjüngende Form gebildet sein, wobei sich eine Öffnungsbreite ausgehend von der ersten Hauptfläche 3 hin zu der Bodenwand verengt bzw. schmaler wird.
  • Die Bodenwand des Gate-Grabens 21 ist in der Hochkonzentrationsregion 10 positioniert. Die Bodenwand des Gate-Grabens 21 ist entlang einer c-Ebene des SiC-Monokristalls angeordnet. Die Bodenwand des Gate-Grabens 21 weist einen Off-Winkel auf, der in Bezug auf eine (0001)-Ebene des SiC-Monokristalls in der [11-20]-Richtung geneigt ist. Die Bodenwand des Gate-Grabens 21 kann parallel zu der ersten Hauptfläche 3 gebildet sein. Die Bodenwand des Gate-Grabens 21 kann in eine Form gebildet sein, die sich hin zu der zweiten Hauptfläche 4 krümmt bzw. gekrümmt ausgebildet ist.
  • Eine Breite entlang der zweiten Richtung Y des Gate-Grabens 21 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 2 µm. Die Breite des Gate-Grabens 21 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1,0 µm, nicht kleiner als 1,0 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und nicht größer als 2 µm.
  • Der Gate-Graben 21 hat eine erste Tiefe D1. Die erste Tiefe D1 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 3,0 µm. Die erste Tiefe D1 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 1,0 µm, nicht kleiner als 1,0 µm und nicht größer als 1,5 µm, nicht kleiner als 1,5 µm und nicht größer als 2,0 µm, nicht kleiner als 2,0 µm und nicht größer als 2,5 µm oder nicht kleiner als 2,5 µm und nicht größer als 3,0 µm.
  • Ein Öffnungsrandabschnitt des Gate-Grabens 21 beinhaltet einen geneigten Abschnitt, der ausgehend von der ersten Hauptfläche 3 hin zu einer Innenseite des Gate-Grabens 21 nach unten geneigt ist. Der Öffnungsrandabschnitt des Gate-Grabens 21 ist ein Abschnitt, der die erste Hauptfläche 3 und die Seitenwände des Gate-Grabens 21 verbindet. Der geneigte Abschnitt des Gate-Grabens 21 ist in eine Form geformt, die hin zu einer inneren Seite der SiC-Halbleiterschicht 2 gekrümmt ist. Der geneigte Abschnitt des Gate-Grabens 21 kann in eine Form geformt sein, die hin zu der inneren Seite des Gate-Grabens 21 gekrümmt ist. Der geneigte Abschnitt des Gate-Grabens 21 entspannt eine Konzentration eines elektrischen Feldes in Bezug auf den Öffnungsrandabschnitt des Gate-Grabens 21.
  • Die Gate-Isolierschicht 22 weist wenigstens eine Art von Material aus Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirconiumoxid und Tantaloxid auf. Die Gate-Isolierschicht 22 kann eine laminierte Struktur haben, bei der eine Siliciumoxidschicht und eine Siliciumnitridschicht in einer beliebigen Reihenfolge laminiert sind. Die Gate-Isolierschicht 22 kann eine Einzelschichtstruktur haben, die aus einer Siliciumoxidschicht oder aus einer Siliciumnitridschicht aufgebaut ist. Bei dieser Ausführungsform hat die Gate-Isolierschicht 22 eine Einzelschichtstruktur, die aus einer Siliciumoxidschicht aufgebaut ist.
  • Die Gate-Isolierschicht 22 ist als ein Film entlang der Innenwände von jedem Gate-Graben 21 gebildet und grenzt einen Ausnehmungsraum innerhalb des Gate-Grabens 21 ab. Die Gate-Isolierschicht 22 beinhaltet eine erste Region 24, eine zweite Region 25 und eine dritte Region 26. Die erste Region 24 ist entlang der Seitenwände des Gate-Grabens 21 gebildet. Die zweite Region 25 ist entlang der Bodenwand des Gate-Grabens 21 gebildet. Die dritte Region 26 ist entlang der ersten Hauptfläche 3 gebildet.
  • Eine Dicke der ersten Region 24 ist kleiner als eine Dicke der zweiten Region 25 und eine Dicke der dritten Region 26. Die Dicke der ersten Region 24 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 0,2 µm. Die Dicke der zweiten Region 25 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 0,5 µm. Die Dicke der dritten Region 26 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 0,5 µm.
  • Die Gate-Isolierschicht 22 beinhaltet einen ausbauchenden Abschnitt 27, der an dem Öffnungsrandabschnitt hin zu einem Inneren des Gate-Grabens 21 ausbaucht. Der ausbauchende Abschnitt 27 ist an einem Verbindungsabschnitt der ersten Region 24 und der dritten Region 26 der Gate-Isolierschicht 22 gebildet. Der ausbauchende Abschnitt 27 ist in eine Form gebildet, die hin zu der inneren Seite des Gate-Grabens 21 gekrümmt ist. Der ausbauchende Abschnitt 27 verengt eine Öffnung des Gate-Grabens 21 an dem Öffnungsrandabschnitt. Eine Gate-Isolierschicht 22, die den ausbauchenden Abschnitt 27 nicht hat, kann gebildet werden. Eine Gate-Isolierschicht 22 mit einer gleichförmigen Dicke kann gebildet werden.
  • Jede Gate-Elektrode 23 ist über die Gate-Isolierschicht 22 in dem entsprechenden Gate-Graben 21 eingebettet. Genauer gesagt ist die Gate-Elektrode 23 in dem Ausnehmungsraum eingebettet, der innerhalb des Gate-Grabens 21 durch die Gate-Isolierschicht 22 abgegrenzt („demarcated“) ist. Die Gate-Elektrode 23 weist eine Elektrodenfläche auf, die an der Öffnung des Gate-Grabens 21 freiliegt bzw. freigelegt ist. Die Elektrodenfläche der Gate-Elektrode 23 ist in eine gekrümmte Form gebildet, die hin zu der Bodenwand des Gate-Grabens 21 ausgenommen bzw. zurückversetzt ist. Die Elektrodenfläche der Gate-Elektrode 23 ist durch den ausbauchenden Abschnitt 27 der Gate-Isolierschicht 22 verengt.
  • Die Gate-Elektrode 23 ist aus einem anderen leitfähigen Material als ein Metallmaterial aufgebaut. Die Gate-Elektrode 23 ist vorzugsweise aus einem leitfähigen Polysilicium aufgebaut. Bei dieser Ausführungsform beinhaltet die Gate-Elektrode 23 ein Polysilicium vom p-Typ, das mit einer Verunreinigung vom p-Typ dotiert ist. Die Verunreinigungskonzentration vom p-Typ der Gate-Elektrode 23 ist ggf. nicht kleiner als 1×1018 cm-3 und nicht größer als 1×1022 cm-3. Die Verunreinigung vom p-Typ der Gate-Elektrode 23 kann wenigstens einen Typ von Material aus Bor, Aluminium, Indium und Gallium enthalten. Ein Schichtwiderstand der Gate-Elektrode 23 ist ggf. nicht kleiner als 10 Ω/□ und nicht größer als 500 Ω/□ (etwa 200 Ω/□ bei dieser Ausführungsform). Eine Dicke der Gate-Elektrode 23 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 3 µm.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Gate-Verdrahtung 28, die in der aktiven Region 12 auf der ersten Hauptfläche 3 gebildet ist. In 4 ist die Gate-Verdrahtung 28 mit einer Schraffur gezeigt. Genauer gesagt ist die Gate-Verdrahtung 28 auf den dritten Regionen 26 der Gate-Isolierschichten 22 gebildet. Die Gate-Verdrahtung 28 ist entlang der ersten Seitenfläche 5A, der dritten Seitenfläche 5C und der vierten Seitenfläche 5D in der aktiven Region 12 gebildet und grenzt aus drei Richtungen eine Region ab, innerhalb der die Vielzahl von Graben-Gate-Strukturen 18 gebildet sind.
  • Die Gate-Verdrahtung 28 ist mit der Gate-Elektrode 23 verbunden, die gegenüber dem Kontakt-Grabenabschnitt 20 von jeder Graben-Gate-Struktur 18 freiliegt. Bei dieser Ausführungsform ist die Gate-Verdrahtung 28 durch herausgeführte Abschnitte („lead-out portions“) der Gate-Elektroden 23 gebildet, die von den jeweiligen Gate-Gräben 21 auf die erste Hauptfläche 3 herausgeführt sind. Eine Elektrodenfläche der Gate-Verdrahtung 28 ist mit den Elektrodenflächen der Gate-Elektroden 23 verbunden.
  • Das SiC-Halbleiterbauteil 1 weist eine erst Niedrigwiderstandsschicht 29 auf, die die Gate-Elektroden 23 bedeckt. Die erste Niedrigwiderstandsschicht 29 beinhaltet ein leitfähiges Material, das einen Schichtwiderstand hat, der kleiner ist als der Schichtwiderstand der Gate-Elektroden 23. Der Schichtwiderstand der ersten Niedrigwiderstandsschicht 29 ist ggf. nicht kleiner als 0,01 Ω/□ und nicht größer als 10 Ω/□. Eine Dicke der ersten Niedrigwiderstandsschicht 29 in der Normalenrichtung Z der ersten Niedrigwiderstandsschicht 29 ist vorzugsweise kleiner als die Dicke der Gate-Elektroden 23. Die Dicke der ersten Niedrigwiderstandsschicht 29 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 3 µm.
  • Die erste Niedrigwiderstandsschicht 29 bedeckt die Gate-Elektroden 23 innerhalb der Gate-Gräben 21. Die erste Niedrigwiderstandsschicht 29 bildet einen Abschnitt von jeder Graben-Gate-Struktur 18. Die erste Niedrigwiderstandsschicht 29 bedeckt auch die Gate-Verdrahtung 28. Ein Abschnitt der ersten Niedrigwiderstandsschicht 29, der die Gate-Verdrahtung 28 bedeckt, ist einstückig mit Abschnitten der ersten Niedrigwiderstandsschicht 29 gebildet, die die Gate-Elektroden 23 bedecken. Die erste Niedrigwiderstandsschicht 29 bedeckt hierdurch die gesamte Fläche bzw. gesamte Flächenbereiche der Gate-Elektroden 23 und eine gesamte Fläche bzw. einen gesamten Flächenbereich der Gate-Verdrahtung 28.
  • Genauer gesagt beinhaltet die erste Niedrigwiderstandsschicht 29 eine Polycid-Schicht bzw. Polycide-Schicht. Die Polycid-Schicht ist aus einer Schicht aufgebaut, bei der Flächenschichtabschnitte der Gate-Elektroden 23 und ein Flächenschichtabschnitt der Gate-Verdrahtung 28 durch ein Metallmaterial silicidiert sind. Das heißt, die Polycid-Schicht ist aus einer Polycid-Schicht vom p-Typ aufgebaut, die eine Verunreinigung vom p-Typ beinhaltet, die in die Gate-Elektroden 23 (Polysilicium vom p-Typ) und die Gate-Verdrahtung 28 (Polysilicium vom p-Typ) dotiert ist. Ferner sind die Elektrodenflächen der Gate-Elektroden 23 und die Elektrodenfläche der Gate-Verdrahtung 28 durch die erste Niedrigwiderstandsschicht 29 gebildet. Die Polycid-Schicht weist vorzugsweise einen spezifischen Widerstand von nicht weniger als 10 µΩ·cm und von nicht mehr als 110 µΩ·cm auf.
  • Ein Schichtwiderstand innerhalb der Gate-Gräben 21, in denen die Gate-Elektroden 23 und die erste Niedrigwiderstandsschicht 29 eingebettet sind, ist nicht größer als der Schichtwiderstand der Gate-Elektroden 23 allein. Der Schichtwiderstand im Inneren der Gate-Gräben 21 ist vorzugsweise nicht größer als ein Schichtwiderstand eines Polysiliciums vom n-Typ, das mit einer Verunreinigung vom n-Typ dotiert ist. Der Schichtwiderstand im Inneren der Gate-Gräben 21 wird durch den Schichtwiderstand der ersten Niedrigwiderstandsschicht 29 angenähert. Der Schichtwiderstand im Inneren der Gate-Gräben 21 ist ggf. nicht kleiner als 0,01 Ω/□ und nicht größer als 10 Ω/□.Der Schichtwiderstand im Inneren der Gate-Gräben 21 ist vorzugsweise kleiner als 10 Ω/□.
  • Die erste Niedrigwiderstandsschicht 29 kann wenigstens eine Art von Material aus TiSi, TiSi2, NiSi, CoSi, CoSi2, MoSi2 und WSi2 beinhalten. Von diesen Typen von Materialien sind insbesondere NiSi, CoSi2 und TiSi2 als die Polycid-Schicht geeignet, die die erste Niedrigwiderstandsschicht 29 bildet, und zwar aufgrund dessen, dass die Materialien einen vergleichsweise niedrigen spezifischen Widerstandswert und eine vergleichsweise niedrige Temperaturabhängigkeit haben. Die erste Niedrigwiderstandsschicht 29 ist am bevorzugtesten aus CoSi2 aufgebaut, das eine Eigenschaft hat, dass es eine niedrige Diffusion hin zu anderen Regionen hat.
  • Die erste Niedrigwiderstandsschicht 29 beinhaltet Kontaktabschnitte in Kontakt mit den Gate-Isolierschichten 22. Genauer gesagt kontaktieren die Kontaktabschnitte der ersten Niedrigwiderstandsschicht 29 die dritten Regionen 26 (ausbauchende Abschnitte 27) der Gate-Isolierschichten 22. Ein Strompfad zwischen der ersten Niedrigwiderstandsschicht 29 und der Drift-Region 8 kann hierdurch unterdrückt werden. Insbesondere ist eine Konstruktion zum Reduzieren eines Risikos eines Strompfades wirksam, bei der die Kontaktabschnitte der ersten Niedrigwiderstandsschicht 29 mit vergleichsweise dicken Eck- bzw. Randabschnitten der Gate-Isolierschichten 22 verbunden sind.
  • Durch Einbetten eines Polysiliciums vom p-Typ, das eine Austrittsenergie („work function“) hat, die sich von einem Polysilicium vom n-Typ in den Gate-Gräben 21 unterscheidet, kann eine Gate-Schwellenspannung Vth um etwa 1 V erhöht werden. Ein Polysilicium vom p-Typ hat jedoch einen Schichtwiderstand, der einige 10-fach (etwa 20-fach) höher ist als ein Schichtwiderstand von einem Polysilicium vom n-Typ. Wenn daher ein Polysilicium vom p-Typ als ein Material der Gate-Elektroden 23 angewendet wird, nimmt ein Energieverlust zu, und zwar in Begleitung einer Zunahme eines parasitären Widerstandes im Inneren der Gate-Gräben 21 (nachstehend einfach als „Gate-Widerstand“ bezeichnet).
  • Bei dem SiC-Halbleiterbauteil 1 ist folglich die erste Niedrigwiderstandsschicht 29 (Polycid vom p-Typ) auf den Gate-Elektroden 23 (Polysilicium vom p-Typ) gebildet. Durch die erste Niedrigwiderstandsschicht 29 kann der Schichtwiderstand im Inneren der Gate-Gräben 21 reduziert werden, während eine Zunahme der Gate-Schwellenspannung Vth ermöglicht wird. Bei der Struktur mit der ersten Niedrigwiderstandsschicht 29 kann der Schichtwiderstand beispielsweise auf nicht mehr als 1/100-tel verringert werden, und zwar im Vergleich zu einer Struktur, die die erste Niedrigwiderstandsschicht 29 nicht aufweist. Bei der Struktur, die die erste Niedrigwiderstandsschicht 29 aufweist, kann der Schichtwiderstand ferner auf nicht mehr als 1/5-tel reduziert werden, und zwar im Vergleich zu den Gate-Elektroden 23, die das Polysilicium vom n-Typ enthalten.
  • Der Gate-Widerstand kann hierdurch reduziert werden, und daher kann ein Strom effizient entlang der Graben-Gate-Strukturen 18 verbreitet bzw. geleitet („diffused“) werden. Das heißt, die erste Niedrigwiderstandsschicht 29 ist als eine Stromdiffusionsschicht gebildet, die den Strom im Inneren der Gate-Gräben 21 verbreitet bzw. leitet („diffuses“). Obgleich zur Übertragung von Strom mittels der Gate-Gräben 21, die eine Länge in der Millimeter-Größenordnung (eine Länge von nicht kleiner als 1 mm) haben, Zeit erforderlich ist, kann eine Schaltverzögerung geeignet durch die Niedrigwiderstands-Elektrodenschicht 29 unterdrückt werden. Bei der Struktur mit der ersten Niedrigwiderstandsschicht 29 muss die Verunreinigungskonzentration vom p-Typ im Inneren der Drift-Region 8 ferner nicht zum Erhöhen der Gate-Schwellenspannung Vth erhöht werden. Die Gate-Schwellenspannung Vth kann hierdurch geeignet erhöht werden, während eine Zunahme im Kanalwiderstand unterdrückt wird.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Vielzahl von Graben-Source-Strukturen 30, die jeweils in Regionen zwischen zueinander benachbarten der Vielzahl von Graben-Gate-Strukturen 18 gebildet sind. Die Vielzahl von Graben-Source-Strukturen 30 sind mit Abständen in der zweiten Richtung Y gebildet, und zwar in einem Modus des sandwich-artigen Einfassens einer einzelnen Graben-Gate-Struktur 18. Die Vielzahl von Graben-Source-Strukturen 30 sind jeweils als ein Band gebildet, das sich entlang der ersten Richtung X erstreckt. Die Vielzahl von Graben-Source-Strukturen 30 sind in einer Draufsicht insgesamt in Streifen gebildet.
  • Ein Zwischenraum („pitch“) PS in der zweiten Richtung Y zwischen zentralen Abschnitten von zueinander benachbarten Graben-Source-Strukturen 30 ist ggf. nicht kleiner als 1 µm und nicht größer als 5 µm. Der Zwischenraum PS ist ggf. nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 5 µm. Der Zwischenraum PS ist vorzugsweise nicht kleiner als 1,5 µm und nicht größer als 3 µm.
  • Jede Graben-Source-Struktur 30 weist einen Source-Graben 31, eine Source-Isolierschicht 32 und eine Source-Elektrode 33 auf. In 4 sind die Source-Isolierschichten 32 und die Source-Elektroden 33 durch eine Schraffur gezeigt. Jeder Source-Graben 31 ist in der Drift-Region 8 gebildet. Der Source-Graben 31 beinhaltet Seitenwände und eine Bodenwand. Die Seitenwände, die lange Seiten des Source-Grabens 31 bilden, sind durch a-Ebenen des SiC-Monokristalls gebildet. Die Seitenwände, die kurze Seiten des Source-Grabens 31 bilden, sind durch m-Ebenen des SiC-Monokristalls gebildet.
  • Die Bodenwände der Source-Gräben 31 sind in der Hochkonzentrationsregion 10 positioniert. Die Bodenwände der Source-Gräben 31 sind entlang einer c-Ebene des SiC-Monokristalls angeordnet. Die Bodenwände des Source-Grabens bzw. der Source-Gräben 31 haben einen Off-Winkel, der in Bezug auf die (0001)-Ebene des SiC-Monokristalls in der [11-20]-Richtung geneigt ist. Die Bodenwände der Source-Gräben 31 können parallel zu der ersten Hauptfläche 3 gebildet sein. Die Bodenwände der Source-Gräben 31 können jeweils in eine Form gebildet sein, die hin zu der zweiten Hauptfläche 4 gekrümmt ist.
  • Die Bodenwände der Source-Gräben 31 sind in Regionen auf der Seite der zweiten Hauptfläche 4 in Bezug auf die Bodenwände der Gate-Gräben 21 positioniert. Die Bodenwände der Source-Gräben 31 sind hinsichtlich der Normalenrichtung Z in Regionen zwischen den Bodenwänden der Gate-Gräben 21 und der Niedrigkonzentrationsregion 11 positioniert. Das heißt, die Source-Gräben 31 haben eine zweite Tiefe D2, die die erste Tiefe D1 der Gate-Gräben 21 überschreitet. Unter einer Bedingung, dass die Source-Gräben 31 im Inneren der Hochkonzentrationsregion 10 positioniert sind, ist ein Verhältnis DS/DG bzw. D2/D1 der zweiten Tiefe D2 in Bezug auf die erste Tiefe D1 ggf. nicht kleiner als 1,5. Das Verhältnis DS/DG bzw. D2/D1 ist vorzugsweise nicht kleiner als 2.
  • Die zweite Tiefe D2 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 10 µm. Die zweite Tiefe D2 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm. Es versteht sich, dass die Source-Gräben 31 so gebildet werden können, dass die zweite Tiefe D2 im Wesentlichen gleich der ersten Tiefe D1 ist.
  • Bei dieser Ausführungsform beinhaltet jeder Source-Graben 31 einen ersten Grabenabschnitt 34 und einen zweiten Grabenabschnitt 35. Der erste Grabenabschnitt 34 ist an einer Öffnungsseite des Source-Grabens 31 gebildet. Der erste Grabenabschnitt 34 hat eine erste Breite W1 in der zweiten Richtung Y. Der erste Grabenabschnitt 34 kann in eine sich verjüngende bzw. kegelige Form gebildet sein, wobei sich die erste Breite W1 ausgehend von der ersten Hauptfläche 3 hin zu der Seite der Bodenwand verengt bzw. schmaler wird. Der erste Grabenabschnitt 34 kann als ein erster Grabenabschnitt 34 gebildet sein, der die Bodenwände der Gate-Gräben 21 in der Normalenrichtung Z quert („traverses“). Das heißt, eine Tiefe des ersten Grabenabschnittes 34 kann die erste Tiefe D1 der Gate-Gräben 21 überschreiten.
  • Der erste Grabenabschnitt 34 ist vorzugsweise in einer Region auf der Seite der ersten Hauptfläche 3 in Bezug auf die Bodenwände der Gate-Gräben 21 gebildet. Das heißt, die Tiefe des ersten Grabenabschnittes 34 ist vorzugsweise kleiner als die erste Tiefe D1 der Gate-Gräben 21. Die Tiefe des ersten Grabenabschnittes 34 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 2 µm. Die Tiefe des ersten Grabenabschnittes 34 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und nicht größer als 2 µm.
  • Die erste Breite W1 des ersten Grabenabschnittes 34 ist ggf. nicht kleiner als die Breite der Gate-Gräben 21 oder kann kleiner als die Breite der Gate-Gräben 21 sein. Die erste Breite W1 überschreitet vorzugsweise die Breite der Gate-Gräben 21. Die erste Breite W1 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 2 µm. Die erste Breite W1 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und nicht größer als 2 µm.
  • Der zweite Grabenabschnitt 35 ist auf der Seite der Bodenwand des Source-Grabens 31 gebildet. In der Normalenrichtung Z ist der zweite Grabenabschnitt 35 in einer Region zwischen dem ersten Grabenabschnitt 34 und einem Bodenabschnitt der Drift-Region 8 gebildet und quert die Bodenwände der Gate-Gräben 21. In der Normalenrichtung Z überschreitet eine Tiefe des zweiten Grabenabschnittes 35 auf der Basis des ersten Grabenabschnittes 34 vorzugsweise die erste Tiefe D1 der Gate-Gräben 21.
  • Der zweite Grabenabschnitt 35 hat in der zweiten Richtung Y eine zweite Breite W2, die kleiner ist als die erste Breite W1. Unter einer Bedingung, dass sie kleiner ist als die erste Breite W1, ist die zweite Breite W2 ggf. nicht kleiner als die Breite der Gate-Gräben 21 oder ggf. kleiner als die Breite der Gate-Gräben 21. Die zweite Breite W2 ist ggf. nicht kleiner als 0,1 µm und kleiner als 2 µm. Die zweite Breite W2 ist ggf. nicht kleiner als 0,1 µm und kleiner als 2 µm. Die zweite Breite W2 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und kleiner als 2 µm. Es versteht sich, dass der zweite Grabenabschnitt 35 mit der zweiten Breite W2 gebildet werden kann, die im Wesentlichen gleich der ersten Breite W1 ist.
  • Eine Öffnungsbreite des Source-Grabens 31, der den ersten Grabenabschnitt 34 und den zweiten Grabenabschnitt 35 beinhaltet, ist vorzugsweise so gebildet, dass sie annähernd die gleich ist wie die Öffnungsbreite der Gate-Gräben 21. Die Angabe, wonach die Öffnungsbreite des Source-Grabens 31 etwa die gleiche ist wie die Öffnungsbreite der Gate-Gräben 21, bezieht sich darauf, dass die Öffnungsbreite des Source-Grabens 31 in einen Bereich von ±20% der Öffnungsbreite bzw. in einen Bereich der Öffnungsbreite der Gate-Gräben 21 ±20% fällt.
  • Seitenwände des zweiten Grabenabschnittes 35 können sich entlang der Normalenrichtung Z erstrecken. Winkel, die die Seitenwände des zweiten Grabenabschnittes 35 in Bezug auf die erste Hauptfläche 3 innerhalb der SiC-Halbleiterschicht 2 bilden, sind ggf. nicht kleiner als 90° und nicht größer als 95° (beispielsweise nicht kleiner als 91° und nicht größer als 93°). Die Seitenwände des zweiten Grabenabschnittes 35 können im Wesentlichen senkrecht zu der ersten Hauptfläche 3 gebildet sein. Der zweite Grabenabschnitt 35 kann in eine sich verjüngende Form gebildet sein, wobei die zweite Breite W2 sich ausgehend von dem ersten Grabenabschnitt 34 hin zu der Seite der Bodenwand verengt bzw. schmaler wird.
  • Jede Source-Isolierschicht 32 beinhaltet wenigstens eine Art von Material aus Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirconiumoxid oder Tantaloxid. Die Source-Isolierschicht 32 kann eine laminierte Struktur haben, bei der eine Siliciumoxidschicht und eine Siliciumnitridschicht in einer beliebigen Reihenfolge laminiert sind. Die Source-Isolierschicht 32 kann eine Einzelschichtstruktur haben, die aus einer Siliciumoxidschicht oder aus einer Siliciumnitridschicht aufgebaut ist. Bei dieser Ausführungsform hat die Source-Isolierschicht 32 eine Einzelschichtstruktur, die aus einer Siliciumoxidschicht aufgebaut ist.
  • Die Source-Isolierschicht 32 ist als ein Film entlang der Innenwände des entsprechenden Source-Grabens 31 gebildet und grenzt einen Ausnehmungsraum innerhalb des Source-Grabens 31 ab. Genauer gesagt ist die Source-Isolierschicht 32 als ein Film entlang der Innenwände des zweiten Grabenabschnittes 35 gebildet, derart, dass der erste Grabenabschnitt 34 freigelegt ist. Hierdurch hat die Source-Isolierschicht 32 einen Seitenwandfensterabschnitt 36, der den ersten Grabenabschnitt 34 freilegt und den Ausnehmungsraum innerhalb des zweiten Grabenabschnittes 35 abgrenzt.
  • Die Source-Isolierschicht 32 beinhaltet eine erste Region 37 und eine zweite Region 38. Die erste Region 37 ist entlang der Seitenwände des Source-Grabens 31 gebildet. Die zweite Region 38 ist entlang der Bodenwand des Source-Grabens 31 gebildet. Eine Dicke der ersten Region 37 ist kleiner als eine Dicke der zweiten Region 38. Die Dicke der ersten Region 37 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 0,2 µm. Die Dicke der zweiten Region 38 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 0,5 µm. Die Dicke der ersten Region 37 kann im Wesentlichen gleich der Dicke der ersten Regionen 37 bzw. 24 der Gate-Isolierschichten 22 sein. Die Dicke der zweiten Region 38 kann im Wesentlichen gleich der Dicke der zweiten Regionen 38 bzw. 25 der Gate-Isolierschichten 22 sein. Die Source-Isolierschichten 32, die jeweils eine gleichförmige Dicke haben, können gebildet sein.
  • Jede Source-Elektrode 33 ist über die Source-Isolierschicht 32 in den entsprechenden Source-Graben 31 eingebettet. Genauer gesagt ist die Source-Elektrode 33 in den ersten Grabenabschnitt 34 und den zweiten Grabenabschnitt 35 des Source-Grabens 31 eingebettet, und zwar über die Source-Isolierschicht 32. Die Source-Elektrode 33 ist in dem Ausnehmungsraum eingebettet, der durch den zweiten Grabenabschnitt 35 auf der Seite der Bodenwand des Source-Grabens 31 abgegrenzt ist. Die Source-Elektrode 33 hat einen Seitenwandkontaktabschnitt 39 in Kontakt mit Seitenwänden des ersten Grabenabschnittes 34, die bei der Öffnungsseite des Source-Grabens 31 gegenüber dem Seitenwandfensterabschnitt 36 freigelegt sind.
  • Die Source-Elektrode 33 hat eine Elektrodenfläche, die gegenüber der Öffnung des Source-Grabens 31 freilegt ist. Die Elektrodenfläche der Source-Elektrode 33 ist in eine gekrümmte Form gebildet, die hin zu der Bodenwand des Source-Grabens 31 ausgenommen bzw. zurückversetzt ist. Die Elektrodenfläche der Source-Elektrode 33 kann parallel zu der ersten Hauptfläche 3 gebildet sein.
  • Eine Dicke der Source-Elektrode 33 in der Normalenrichtung Z ist ggf. nicht kleiner als 0,5 µm und nicht größer als 10 µm. Die Dicke der Source-Elektrode 33 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm.
  • Die Source-Elektrode 33 ist aus einem anderen leitfähigen Material als ein Metallmaterial aufgebaut. Die Source-Elektrode 33 ist vorzugsweise aus einem leitfähigen Polysilicium aufgebaut. Bei dieser Ausführungsform beinhaltet die Source-Elektrode 33 ein Polysilicium vom p-Typ, das mit einer Verunreinigung vom p-Typ dotiert ist. Die Verunreinigungskonzentration vom p-Typ der Source-Elektrode 33 ist ggf. nicht kleiner als 1×1018 cm-3 und nicht größer als 1×1022 cm-3. Die Verunreinigungskonzentration vom p-Typ der Source-Elektrode 33 ist vorzugsweise gleich der Verunreinigungskonzentration vom p-Typ der Gate-Elektrode 23. Das heißt, ein Schichtwiderstand der Source-Elektrode 33 ist ggf. nicht kleiner als 10 Ω/□ und nicht größer als 500 Ω/□ (etwa 200 Ω/□ bei dieser Ausführungsform). Die Verunreinigung vom p-Typ der Source-Elektrode 33 kann wenigstens eine Art von Material aus Bor, Aluminium, Indium und Gallium enthalten.
  • Das SiC-Halbleiterbauteil 1 weist zweite Niedrigwiderstandsschichten 40 auf, die jeweils eine Source-Elektrode 33 bedecken. Jede zweite Niedrigwiderstandsschicht 40 bedeckt die Source-Elektrode 33 innerhalb des entsprechenden Source-Grabens 31. Die zweite Niedrigwiderstandsschicht 40 bildet einen Abschnitt der entsprechenden Graben-Source-Struktur 30. Die zweite Niedrigwiderstandsschicht 40 beinhaltet ein leitfähiges Material, das einen Schichtwiderstand hat, der kleiner ist als der Schichtwiderstand der Source-Elektrode 33. Der Schichtwiderstand der zweiten Niedrigwiderstandsschicht 40 ist ggf. nicht kleiner als 0,01 Ω/□ und nicht größer als 10 Ω/□.Eine Dicke der zweiten Niedrigwiderstandsschicht 40 in der Normalenrichtung Z ist vorzugsweise kleiner als die Dicke der Source-Elektrode 33. Die Dicke der zweiten Niedrigwiderstandsschicht 40 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 3 µm.
  • Genauer gesagt beinhaltet die zweite Niedrigwiderstandsschicht 40 eine Polycid-Schicht. Die Polycid-Schicht ist aus einer Schicht aufgebaut, bei der ein Flächenschichtabschnitt der Source-Elektrode 33 durch ein Metallmaterial silicidiert ist. Das heißt, die Polycid-Schicht ist aus einer Polycid-Schicht vom p-Typ aufgebaut, die die Verunreinigung vom p-Typ beinhaltet, die in die Source-Elektrode 33 dotiert ist. Ferner ist die Elektrodenfläche der Source-Elektrode 33 durch die zweite Niedrigwiderstandsschicht 40 gebildet. Die Polycid-Schicht hat vorzugsweise einen spezifischen Widerstand von nicht kleiner als 10 µΩ·cm und nicht größer als 110 µΩ·cm.
  • Ein Schichtwiderstand im Inneren des Source-Grabens 31, in dem die Source-Elektrode 33 und die zweite Niedrigwiderstandsschicht 40 eingebettet sind, ist nicht größer als der Schichtwiderstand der Source-Elektrode 33 allein. Der Schichtwiderstand im Inneren des Source-Grabens 31 ist vorzugsweise nicht größer als ein Schichtwiderstand eines Polysiliciums vom n-Typ, das mit einer Verunreinigung vom n-Typ dotiert ist. Der Schichtwiderstand im Inneren des Source-Grabens 31 wird durch den Schichtwiderstand der zweiten Niedrigwiderstandsschicht 40 angenähert. Der Schichtwiderstand im Inneren des Source-Grabens 31 ist ggf. nicht kleiner als 0,01 Ω/□ und nicht größer als 10 Ω/□.Der Schichtwiderstand im Inneren des Source-Grabens 31 ist vorzugsweise kleiner als 10 Ω/□.
  • Die zweite Niedrigwiderstandsschicht 40 kann wenigstens einen Typ von Material aus TiSi, TiSi2, NiSi, CoSi, CoSi2, MoSi2 und WSi2 enthalten. Von diesen Typen von Materialien sind NiSi, CoSi2 und TiSi2 insbesondere als die Polycid-Schicht geeignet, die die zweite Niedrigwiderstandsschicht 40 bilden, und zwar aufgrund dessen, dass sie einen vergleichsweise niedrigen spezifischen Widerstandswert und eine niedrige Temperaturabhängigkeit haben. Die zweite Niedrigwiderstandsschicht 40 ist am bevorzugtesten aus CoSi2 aufgebaut, das eine Eigenschaft hat, wonach es eine niedrige Diffusion in andere Regionen hat. Die zweite Niedrigwiderstandsschicht 40 ist vorzugsweise aus dem gleichen leitfähigen Material aufgebaut wie die erste Niedrigwiderstandsschicht 29.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Körperregion 41 vom p-Typ, die in einem Flächenschichtabschnitt der ersten Hauptfläche 3 in der aktiven Region 12 gebildet ist. Die Körperregion 41 definiert die aktive Region 12. Eine Verunreinigungskonzentration vom p-Typ der Körperregion 41 ist kleiner als die Verunreinigungskonzentration vom p-Typ der Gate-Elektroden 23. Die Verunreinigungskonzentration vom p-Typ der Körperregion 41 ist kleiner als die Verunreinigungskonzentration vom p-Typ der Source-Elektroden 33. Ein Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 41 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3.
  • In dem Flächenschichtabschnitt der ersten Hauptfläche 3 bedeckt die Körperregion 41 die Seitenwände der Gate-Gräben 21 und die Seitenwände der Source-Gräben 31. Die Körperregion 41 ist in einer Region auf der Seite der ersten Hauptfläche 3 in Bezug auf die Bodenwände der Gate-Gräben 21 gebildet. Die Körperregion 41 liegt den Gate-Elektroden 23 über die Gate-Isolierschichten 22 gegenüber.
  • Die Körperregion 41 ist ferner in Regionen auf Seiten des ersten Grabenabschnittes 34 in Bezug auf die zweiten Grabenabschnitte 35 der Source-Gräben 31 gebildet. Die Körperregion 41 bedeckt die ersten Grabenabschnitte 34 der Source-Gräben 31. Genauer gesagt ist die Körperregion 41 ist mit den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 verbunden, die gegenüber bzw. an den ersten Grabenabschnitten 34 der Source-Gräben 31 freigelegt sind. Die Körperregion 41 ist Source-geerdet („source-grounded“), und zwar innerhalb der SiC-Halbleiterschicht 2. Die Körperregion 41 kann Abschnitte der zweiten Grabenabschnitte 35 bedecken. In diesem Fall kann die Körperregion 41 den Source-Elektroden 33 über Abschnitte der Source-Isolierschichten 32 gegenüberliegen.
  • Das SiC-Halbleiterbauteil 1 beinhaltet Source-Regionen 42 vom n+-Typ, die in Flächenschichtabschnitten der Körperregion 41 gebildet sind. Die Source-Regionen 42 sind mit Abständen von den Kontakt-Grabenabschnitten 20 der Gate-Gräben 21 und entlang der aktiven Grabenabschnitte 19 der Gate-Gräben 21 gebildet. Ein Spitzenwert einer Verunreinigungskonzentration vom n-Typ der Source-Regionen 42 überschreitet den Spitzenwert der Verunreinigungskonzentration vom n-Typ der Hochkonzentrationsregion 10. Der Spitzenwert der Verunreinigungskonzentration vom n-Typ der Source-Regionen 42 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1, 0×1021 cm-3.
  • In den Flächenschichtabschnitten der Körperregion 41 bedecken die Source-Regionen 42 die Seitenwände der Gate-Gräben 21 und die Seitenwände der Source-Gräben 31. Die Source-Regionen 42 liegen den Gate-Elektroden 23 über die Gate-Isolierschichten 22 gegenüber. Die Source-Regionen 42 liegen der ersten Niedrigwiderstandsschicht 29 vorzugsweise über die Gate-Isolierschichten 22 gegenüber.
  • Die Source-Regionen 42 sind ferner in Regionen auf Seiten des ersten Grabenabschnittes 34 in Bezug auf die zweiten Grabenabschnitte 35 der Source-Gräben 31 gebildet. Die Source-Regionen 42 bedecken die ersten Grabenabschnitte 34 der Source-Gräben 31. Die Source-Regionen 42 sind mit den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 verbunden, die an den ersten Grabenabschnitten 34 der Source-Gräben 31 freigelegt sind. Die Source-Regionen 42 sind hierdurch Source-geerdet, und zwar innerhalb der SiC-Halbleiterschicht 2.
  • Abschnitte der Source-Regionen 42, die entlang der Seitenwände der Gate-Gräben 21 orientiert sind, definieren die Kanäle des MISFET, und zwar zusammen mit der Hochkonzentrationsregion 10 innerhalb der Körperregion 41. Ein EIN/AUS der Kanäle wird durch die Gate-Elektroden 23 gesteuert.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Vielzahl von Kontaktregionen 43vom p+-Typ, die in Flächenschichtabschnitten der ersten Hauptfläche 3 in der aktiven Region 12 gebildet sind. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ von jeder Kontaktregion 43 überschreitet die Verunreinigungskonzentration vom p-Typ der Körperregion 41. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Kontaktregion 43 ist ggf. nicht kleiner als 1,0×1018 cm-3 und nicht größer als 1,0×1015 cm-3.
  • Die Vielzahl der Kontaktregionen 43 sind jeweils in Regionen gebildet, die entlang der Vielzahl von Source-Gräben 31 orientiert sind. Genauer gesagt sind eine Vielzahl von Kontaktregionen 43 in einer Beziehung einer Einige-zu-Eins-Entsprechung in Bezug auf einen entsprechenden einzelnen Source-Graben 31 gebildet. Die Vielzahl von Kontaktregionen 43 sind jeweils mit Abständen entlang des entsprechenden einzelnen Source-Grabens 31 gebildet. Die Vielzahl von Kontaktregionen 43 sind jeweils mit Abständen von den Gate-Gräben 21 gebildet.
  • Jede Kontaktregion 43 bedeckt den ersten Grabenabschnitt 34 des entsprechenden Source-Grabens 31. Jede Kontaktregion 43 ist zwischen dem Seitenwandkontaktabschnitt 39 der Source-Elektrode 33 und den Source-Regionen 42 an dem ersten Grabenabschnitt 34 des entsprechenden Source-Grabens 31 angeordnet. Ferner ist jede Kontaktregion 43 zwischen dem Seitenwandkontaktabschnitt 39 der Source-Elektrode 33 und der Körperregion 41 an dem ersten Grabenabschnitt 34 des entsprechenden Source-Grabens 31 angeordnet.
  • Jede Kontaktregion 43 ist hierdurch innerhalb der SiC-Halbleiterschicht 2 Source-geerdet. Ferner ist jede Kontaktregion 43 elektrisch mit der Source-Elektrode 33, der Körperregion 41 und den Source-Regionen 42 innerhalb der SiC-Halbleiterschicht 2 verbunden.
  • Abschnitte von jeder Kontaktregion 43, die den ersten Grabenabschnitt 34 bedecken, sind hin zu den Gate-Gräben 21 herausgeführt. Die Abschnitte von jeder Kontaktregion 43, die den ersten Grabenabschnitt 34 des Source-Grabens 31 bedecken, sind in Regionen auf der Seite der ersten Hauptfläche 3 in Bezug auf einen Bodenabschnitt der Körperregion 41 gebildet. Die Abschnitte von jeder Kontaktregion 43, die den ersten Grabenabschnitt 34 bedecken, können sich hin zu Zwischenregionen zwischen den Gate-Gräben 21 und den Source-Graben 31 erstrecken.
  • Jede Kontaktregion 43 bedeckt ferner den zweiten Grabenabschnitt 35 des entsprechenden Source-Grabens 31. An dem zweiten Grabenabschnitt 35 des entsprechenden Source-Grabens 31 liegt jede Kontaktregion 43 der Source-Elektrode 33 über die Source-Isolierschicht 32 gegenüber. Jede Kontaktregion 43 bedeckt ferner die Bodenwand des entsprechenden Source-Grabens 31. Jede Kontaktregion 43 liegt der Source-Elektrode 33 über die Bodenwand des entsprechenden Source-Grabens 31 gegenüber. Ein Bodenabschnitt von jeder Kontaktregion 43 kann parallel zu der Bodenwand des entsprechenden Source-Grabens 31 gebildet sein.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Vielzahl von Tiefwannenregionen 44 vom p-Typ , die in Flächenschichtabschnitte der ersten Hauptfläche 3 in der aktiven Region 12 gebildet sind. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ von jeder Tiefwannenregion 44 ist kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Kontaktregionen 43. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Tiefwannenregion 44 ist ggf. nicht kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 41 oder ist ggf. kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 41. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Tiefwannenregion 44 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1019 cm-3.
  • Die Vielzahl von Tiefwannenregionen 44 sind in einer Beziehung einer Eins-zu-Eins-Entsprechung in Bezug auf die Vielzahl von Source-Gräben 31 gebildet. Jede Tiefwannenregion 44 ist als ein Band gebildet, das sich in einer Draufsicht entlang des entsprechenden Source-Grabens 31 erstreckt. Jede Tiefwannenregion 44 ist in der Hochkonzentrationsregion 10 gebildet. Jede Tiefwannenregion 44 ist in einer Region auf der Seite der zweiten Hauptfläche 4 in Bezug auf die Körperregion 41 gebildet. Jede Tiefwannenregion 44 ist kontinuierlich ausgebildet bzw. direkt angrenzend an die Körperregion 41 ausgebildet.
  • Jede Tiefwannenregion 44 beinhaltet einen Abschnitt, der den zweiten Grabenabschnitt 35 des entsprechenden Source-Grabens 31 bedeckt. Jede Tiefwannenregion 44 beinhaltet Abschnitte, die den zweiten Grabenabschnitt 35 des entsprechenden Source-Grabens 31 bedecken, und zwar über die Kontaktregionen 43. Jede Tiefwannenregion 44 beinhaltet ferner einen Abschnitt, der die Bodenwand des entsprechenden Source-Grabens 31 bedeckt. Jede Tiefwannenregion 44 beinhaltet Abschnitte, die die Bodenwand des entsprechenden Source-Grabens 31 über die Kontaktregionen 43 bedeckt.
  • Jede Tiefwannenregion 44 hat einen Bodenabschnitt, der auf der Seite der zweiten Hauptfläche 4 in Bezug auf die Bodenwände der Gate-Gräben 21 positioniert ist. Der Bodenabschnitt von jeder Tiefwannenregion 44 kann parallel zu der Bodenwand von jedem Source-Graben 31 gebildet sein. Die Vielzahl von Tiefwannenregionen 44 sind vorzugsweise so gebildet, dass sie eine konstante Tiefe haben. Jede Tiefwannenregion bildet mit der Hochkonzentrationsregion 10 einen pn-Übergangsabschnitt. Von den pn-Übergangsabschnitten breiten sich Verarmungsschichten hin zu den Gate-Gräben 21 aus. Die Verarmungsschichten können mit den Bodenwänden der Gate-Gräben 21 überlappen.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Vielzahl von Umfangsrandwannenregionen 45 vom p-Typ, die in Flächenschichtabschnitten der ersten Hauptfläche 3 an Umfangsrandabschnitten der aktiven Region 12 gebildet sind. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ von jeder Umfangsrandwannenregion 45 ist kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Kontaktregionen 43.
  • Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Umfangsrandwannenregion 45 ist ggf. nicht kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 41 oder ist ggf. kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 41. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Umfangsrandwannenregion 45 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3. Die Verunreinigungskonzentration vom p-Typ der Umfangsrandwannenregionen 45 ist vorzugsweise im Wesentlichen gleich der Verunreinigungskonzentration vom p-Typ der Tiefwannenregionen 44.
  • Die Umfangsrandwannenregionen 45 sind in einer Vielzahl in einer Beziehung einer Eins-zu-Eins-Entsprechung in Bezug auf die Vielzahl von Graben-Gate-Strukturen 18 gebildet. Die Umfangsrandwannenregionen 45 bedecken die Kontakt-Grabenabschnitte 20 und legen die aktiven Grabenabschnitte 19 der entsprechenden Graben-Gate-Strukturen 18 frei. Die Umfangsrandwannenregionen 45 bedecken die Seitenwände und die Bodenwände der Gate-Gräben 21 an den entsprechenden Kontakt-Grabenabschnitten 20. Bodenabschnitte der Umfangsrandwannenregionen 45 sind auf der Seite der ersten Hauptfläche 3 in Bezug auf Bodenwände der Tiefwannenregionen 44 positioniert. Die jeweiligen Umfangsrandwannenregionen 45 sind elektrisch mit der Körperregion 41 und den Tiefwannenregionen 44 verbunden.
  • Bei einem SiC-Halbleiterbauteil, das nur eine Diode mit pn-Übergang beinhaltet, tritt aufgrund der Struktur, dass keine Gräben enthalten sind, ein Problem einer Konzentration eines elektrischen Feldes im Inneren der SiC-Halbleiterschicht 2 nicht häufig auf. Die jeweiligen Tiefwannenregionen 44 führen dazu, dass der MISFET vom Graben-Gate-Typ sich der Struktur einer Diode mit pn-Übergang annähert. Das elektrische Feld innerhalb der SiC-Halbleiterschicht 2 kann hierdurch in dem MISFET vom Graben-Gate-Typ entspannt („relaxed“) werden.
  • Bei den Tiefwannenregionen 44, die die Bodenabschnitte auf der Seite der zweiten Hauptfläche 4 in Bezug auf die Bodenwände der Gate-Gräben 21 haben, kann ferner eine Konzentration eines elektrisches Feldes in Bezug auf die Gate-Gräben 21 geeignet durch die Verarmungsschichten entspannt werden. Ein Einengen bzw. schmaler Machen des Zwischenraumes PS zwischen zueinander benachbarten der Vielzahl von Source-Gräben 31 (Tiefwannenregionen 44) ist hinsichtlich eines Entspannens der Konzentration des elektrischen Feldes und hinsichtlich eines Verbesserns einer Stehspannung („withstand voltage“) wirksam.
  • Die Vielzahl von Tiefwannenregionen 44 sind vorzugsweise so gebildet, dass sie eine konstante Tiefe haben. Es kann unterdrückt werden, dass die Stehspannung (beispielsweise eine elektrostatische Durchschlagfestigkeit) der SiC-Halbleiterschicht 2 durch die jeweiligen Tiefwannenregionen 44 eingeschränkt wird, und folglich kann eine Verbesserung der Stehspannung geeignet erreicht werden. Die Umfangsrandwannenregionen 45 zeigen die gleichen Wirkungen wie die Tiefwannenregionen 44.
  • Durch Verwendung der Source-Gräben 31 können die Tiefwannenregionen 44 geeignet in vergleichsweise tiefen Regionen der SiC-Halbleiterschicht 2 gebildet werden. Auch können die Tiefwannenregionen 44 entlang der Source-Gräben 31 gebildet werden und folglich kann das Auftreten einer Variation hinsichtlich der Tiefe der Vielzahl von Tiefwannenregionen 44 geeignet unterdrückt werden.
  • Ferner sind bei dieser Ausführungsform Abschnitte der Hochkonzentrationsregion 10 in Regionen zwischen zueinander benachbarten der Vielzahl von Tiefwannenregionen 44 angeordnet. Hierdurch kann ein JFET-(Übergangs-Feldeffektransistor)-Widerstand in den Regionen zwischen den zueinander benachbarten der Vielzahl von Tiefwannenregionen 44 reduziert werden.
  • Ferner sind bei dieser Ausführungsform die Bodenabschnitte der jeweiligen Tiefwannenregionen 44 in der Hochkonzentrationsregion 10 positioniert. Hierdurch können Strompfade in lateralen Richtungen parallel zu der ersten Hauptfläche 3 in Regionen der Hochkonzentrationsregion 10 direkt unterhalb der jeweiligen Tiefwannenregionen 44 gebildet werden. Demzufolge kann ein Stromausbreitungswiderstand („current spreading resistance“) reduziert werden. Die Niedrigkonzentrationsregion 11 erhöht die Stehspannung der SiC-Halbleiterschicht 2 in einer derartigen Struktur.
  • Unter Bezugnahme auf 10 hat die aktive Region 12 eine aktive Hauptfläche 51, die einen Abschnitt der ersten Hauptfläche 3 bildet. Die aktive Hauptfläche 51 und eine äußere Hauptfläche 52 sind jeweils entlang von c-Ebenen des SiC-Monokristalls angeordnet. Die aktive Hauptfläche 51 und die äußere Hauptfläche 52 haben jeweils Off-Winkel, die in Bezug auf die (0001)-Ebene des SiC-Monokristalls in der [11-20]-Richtung geneigt sind.
  • Die äußere Region 13 weist die äußere Hauptfläche 52 auf, die einen Abschnitt der ersten Hauptfläche 3 bildet. Die äußere Hauptfläche 52 ist mit den Seitenflächen 5A bis 5D verbunden. Die äußere Region 13 ist gebildet durch Graben („digging“) in die Drift-Region 8 (SiC-Epitaxialschicht 9), und zwar in Richtung hin zu der Seite der zweiten Hauptfläche 4. Die äußere Hauptfläche 52 wird somit in einer Region gebildet, die in Bezug auf die aktive Hauptfläche 51 hin zu der Seite der zweiten Hauptfläche 4 ausgenommen bzw. zurückversetzt ist. Die Hauptfläche 52 ist in Bezug auf die Bodenwände der Gate-Gräben 21 vorzugsweise auf der Seite der zweiten Hauptfläche 4 positioniert.
  • Bei dieser Ausführungsform ist die äußere Hauptfläche 52 bei einer Tiefenposition gebildet, die im Wesentlichen gleich jener der Bodenwände der jeweiligen Source-Gräben 31 ist. Die äußere Hauptfläche 52 ist im Wesentlichen an der gleichen Ebene wie die Bodenwände der jeweiligen Source-Gräben 31 positioniert. Die äußere Hauptfläche 52 kann in einem Bereich von nicht weniger als 0 µm und nicht mehr als 1 µm hin zu der Seite der zweiten Hauptfläche 4 positioniert sein, und zwar in Bezug auf die Bodenwände der jeweiligen Source-Gräben 31. Die äußere Hauptfläche 52 legt die Hochkonzentrationsregion 10 frei.
  • Bei dieser Ausführungsform ist die aktive Region 12 als ein aktiver Mesa 53 gebildet, der durch die äußere Region 13 in eine Mesa-Form abgegrenzt ist. Der aktive Mesa 53 steht gegenüber der äußeren Hauptfläche 52 nach oben vor. Der aktive Mesa 53 beinhaltet aktive Seitenwände 54, die die aktive Hauptfläche 51 und die äußere Hauptfläche 52 verbinden. Die aktiven Seitenwände 54 grenzen eine Grenzregion zwischen der aktiven Region 12 und der äußeren Region 13 ab. Die erste Hauptfläche 3 ist gebildet durch die aktive Hauptfläche 51, die äußere Hauptfläche 52 und die aktiven Seitenwände 54.
  • Bei dieser Ausführungsform erstrecken sich die aktiven Seitenwände 54 entlang der Normalenrichtung Z hin zu der aktiven Hauptfläche 51 (äußeren Hauptfläche 52). Die aktiven Seitenwände 54 sind durch m-Ebenen und a-Ebenen des SiC-Monokristalls gebildet. Die aktiven Seitenwände 54 können geneigte Flächen haben, die von der aktiven Hauptfläche 51 hin zu der äußeren Hauptfläche 52 nach unten geneigt sind. Die aktiven Seitenwände 54 legen die Hochkonzentrationsregion 10 frei. Die aktiven Seitenwände 54 können die Körperregion 41 freilegen.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Dioden-Region 55 vom p+-Typ, die in einem Flächenschichtabschnitt der äußeren Hauptfläche 52 gebildet ist. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ der Dioden-Region 55 überschreitet den Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 41. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Dioden-Region 55 ist ggf. nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Dioden-Region 55 kann im Wesentlichen gleich dem Spitzenwert der Verunreinigungskonzentration vom p-Typ der Kontaktregionen 43 sein.
  • Die Dioden-Region 55 ist in der Hochkonzentrationsregion 10 gebildet. Die Dioden-Region 55 ist in einer Region zwischen den aktiven Seitenwänden 54 und den Seitenflächen 5A bis 5D gebildet. Die Dioden-Region 55 ist mit Abständen von den aktiven Seitenwänden 54 und den Seitenflächen 5A bis 5D gebildet. Die Dioden-Region 55 erstreckt sich als ein Band entlang der aktiven Region 12, und zwar in einer Draufsicht. Bei dieser Ausführungsform ist die Dioden-Region 55 in eine Ringform (genauer gesagt in eine Endlosform) gebildet, die in der Draufsicht die aktive Region 12 umgibt.
  • Die Dioden-Region 55 ist in Bezug auf die Bodenwände der Gate-Gräben 21 auf der Seite der zweiten Hauptfläche 4 positioniert. Ein Bodenabschnitt der Dioden-Region 55 ist in Bezug auf die Bodenwände der jeweiligen Source-Gräben 31 auf der Seite der zweiten Hauptfläche 4 positioniert. Der Bodenabschnitt der Dioden-Region 55 kann bei einer Tiefenposition gebildet sein, die im Wesentlichen gleich jener der Bodenabschnitte der Kontaktregionen 43 ist.
  • Der Bodenabschnitt der Dioden-Region 55 kann im Wesentlichen an der gleichen Ebene wie die Bodenabschnitte der Kontaktregionen 43 positioniert sein. Der Bodenabschnitt der Dioden-Region 55 kann in Bezug auf die Bodenabschnitte der Kontaktregionen 43 auf der Seite der zweiten Hauptfläche 4 positioniert sein. Der Bodenabschnitt der Dioden-Region 55 kann in einem Bereich von nicht weniger als 0 µm und nicht mehr als 1 µm hin zu der Seite der zweiten Hauptfläche 4 positioniert sein, und zwar in Bezug auf die Bodenabschnitte der Kontaktregionen 43.
  • Die Dioden-Region 55 bildet einen pn-Übergangsabschnitt, und zwar zusammen mit der Hochkonzentrationsregion 10. Eine Diode mit pn-Übergang , die die Dioden-Region 55 als eine Anode und die Hochkonzentrationsregion 10 als eine Kathode hat, wird hierdurch gebildet.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine äußere Wannenregion vom p-Typ 56, die in einem Flächenschichtabschnitt der äußeren Hauptfläche 52 gebildet ist. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ der äußeren Wannenregion 56 ist ggf. nicht kleiner als 1,0×1017 cm-3 und nicht größer als 1,0×1015 cm-3. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ der äußeren Wannenregion 56 kann kleiner sein als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Dioden-Region 55. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ der äußeren Wannenregion 56 kann im Wesentlichen gleich dem Spitzenwert der Verunreinigungskonzentration vom p-Typ der Tiefwannenregionen 44 sein.
  • Die äußere Wannenregion 56 ist in einer Draufsicht in einer Region zwischen den aktiven Seitenwänden 54 und der Dioden-Region 55 gebildet. Die äußere Wannenregion 56 erstreckt sich als ein Band entlang der aktiven Region 12. Bei dieser Ausführungsform ist die äußere Wannenregion 56 in eine Ringform (genauer gesagt eine Endlosform) gebildet, die in der Draufsicht die aktive Region 12 umgibt.
  • Die äußere Wannenregion 56 ist in der Hochkonzentrationsregion 10 gebildet. Die äußere Wannenregion 56 ist in Bezug auf die Bodenwände der Gate-Gräben 21 auf der Seite der zweiten Hauptfläche 4 positioniert. Ein Bodenabschnitt der äußeren Wannenregion 56 ist in Bezug auf die Bodenwände der jeweiligen Source-Gräben 31 auf der Seite der zweiten Hauptfläche 4 positioniert. Der Bodenabschnitt der äußeren Wannenregion 56 ist in Bezug auf den Bodenabschnitt der Dioden-Region 55 auf der Seite der zweiten Hauptfläche 4 positioniert. Der Bodenabschnitt der äußeren Wannenregion 56 kann bei einer Tiefenposition gebildet sein, die im Wesentlichen gleich jener der Bodenabschnitte der Tiefwannenregionen 44 ist.
  • Innere Umfangsränder der äußeren Wannenregion 56 bedecken Eck- bzw. Kantenabschnitte, die die aktiven Seitenwände 54 und die äußere Hauptfläche 52 verbinden. Die inneren Umfangsränder der äußeren Wannenregion 56 erstrecken sich ferner entlang der aktiven Seitenwände 54 und sind mit der Körperregion 41 verbunden. Die inneren Umfangsränder der äußeren Wannenregion 56 können mit Abständen von den aktiven Seitenwänden 54 hin zu der Seite der Dioden-Region 55 gebildet sein.
  • Äußere Umfangsränder der äußeren Wannenregion 56 bedecken die Dioden-Region 55 ausgehend von der Seite der zweiten Hauptfläche 4. Die äußere Wannenregion 56 ist elektrisch mit der Dioden-Region 55 verbunden. Die äußere Wannenregion 56 bildet einen Abschnitt der Diode mit pn-Übergang. Die äußeren Umfangsränder der äußeren Wannenregion 56 können mit Abständen von der Dioden-Region 55 hin zu den Seiten der aktiven Seitenwand 54 gebildet sein.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine FL-Struktur 57 (Feldbegrenzungsstruktur), die in einem Flächenschichtabschnitt der äußeren Hauptfläche 52 gebildet ist. Die FL-Struktur 57 ist in einer Draufsicht in einer Region zwischen der Dioden-Region 55 und den Seitenflächen 5A bis 5D gebildet. Bei dieser Ausführungsform ist die FL-Struktur 57 mit Abständen von den Seitenflächen 5A bis 5D hin zu der Seite der Dioden-Region 55 gebildet. Die FL-Struktur 57 ist in der Hochkonzentrationsregion 10 gebildet.
  • Die FL-Struktur 57 beinhaltet eine oder eine Vielzahl von (beispielsweise nicht weniger als zwei und nicht mehr als 20) FL-Regionen 58 vom p-Typ (Feldbegrenzungsregionen). Bei dieser Ausführungsform beinhaltet FL-Struktur 57 eine FL-Regionsgruppe, die fünf FL-Regionen 58A, 58B, 58C, 58D und 58E aufweist. Die FL-Regionen 58A bis 58E sind entlang einer Richtung weg von der Dioden-Region 55 in dieser Reihenfolge mit Abständen voneinander gebildet.
  • Die FL-Regionen 58A bis 58E erstrecken sich jeweils als Bänder entlang der Umfangsränder der aktiven Region 12, und zwar in einer Draufsicht. Genauer gesagt sind die FL-Regionen 58A bis 58E jeweils in Ringformen (genauer gesagt Endlosformen) gebildet, die in einer Draufsicht die aktive Region 12 umgeben. Jede der FL-Regionen 58A bis 58E wird auch als eine FLR-Region (Feldbegrenzungsringregion) bezeichnet.
  • Gesamtheiten der FL-Regionen 58A bis 58E bzw. die FL-Regionen 58A bis 58E insgesamt sind in Bezug auf die Bodenwände der Gate-Gräben 21 auf der Seite der zweiten Hauptfläche 4 positioniert. Bodenabschnitte der FL-Regionen 58A bis 58E sind in Bezug auf den Bodenabschnitt der Dioden-Region 55 auf der Seite der zweiten Hauptfläche 4 positioniert. Die Bodenabschnitte der FL-Regionen 58A bis 58E sind in Bezug auf die Bodenwände der Source-Gräben 31 auf der Seite der zweiten Hauptfläche 4 positioniert. Die FL-Region 58A auf einer innersten Seite aus den FL-Regionen 58A bis 58E bedeckt die Dioden-Region 55 ausgehend von der Seite der zweiten Hauptfläche 4. Die FL-Region 58A ist daher elektrisch mit der Dioden-Region 55 verbunden. Die FL-Region 58A kann einen Abschnitt der Diode mit pn-Übergang bilden.
  • Die FL-Struktur 57 entspannt eine Konzentration eines elektrischen Feldes in der äußeren Region 13. Die Anzahl, die Breiten, die Tiefen, die Verunreinigungskonzentrationen vom p-Typ etc. der FL-Regionen 58 können beliebige verschiedene Werte annehmen, und zwar gemäß dem zu entspannenden elektrischen Feld. Die FL-Struktur 57 kann eine oder eine Vielzahl von FL-Regionen 58 beinhalten, die in der Region zwischen den aktiven Seitenwänden 54 und der Dioden-Region 55 gebildet sind, und zwar in der Draufsicht.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine äußere Isolierschicht 61, die die äußere Hauptfläche 52 bedeckt. Die äußere Isolierschicht 61 kann Siliciumoxid enthalten. Die äußere Isolierschicht 61 kann einen weiteren Isolierfilm aus Siliciumnitrid etc. enthalten. Bei dieser Ausführungsform ist die äußere Isolierschicht 61 aus dem gleichen Isoliermaterialtyp wie die Gate-Isolierschichten 22 gebildet.
  • Die äußere Isolierschicht 61 ist als ein Film entlang der aktiven Seitenwände 54 und der äußeren Hauptfläche 52 gebildet. Auf der aktiven Hauptfläche 51 ist die äußere Isolierschicht 61 kontinuierlich ausgebildet mit den bzw. grenzt unmittelbar an die Gate-Isolierschichten 22 (dritte Regionen 26). In der äußeren Region 13 bedeckt die äußere Isolierschicht 61 die Dioden-Region 55, die äußere Wannenregion 56 und die FL-Struktur 57.
  • Umfangsränder der äußeren Isolierschicht 61 liegen an den Seitenflächen 5A bis 5D frei. Bei dieser Ausführungsform sind die Umfangsränder der äußeren Isolierschicht 61 kontinuierlich ausgebildet mit den Seitenflächen 5A bis 5D. Die Umfangsränder der äußeren Isolierschicht 61 können gegenüber den Seitenflächen 5A bis 5D mit Abständen nach innen gebildet sein. In diesem Fall legt die äußere Isolierschicht 61 die äußere Hauptfläche 52 frei.
  • Das SiC-Halbleiterbauteil 1 beinhaltet ferner eine Seitenwandstruktur 62, die die aktiven Seitenwände 54 bedeckt. Die Seitenwandstruktur 62 schützt und verstärkt den aktiven Mesa 53 gegenüber der Seite der äußeren Region 13. Ferner bildet die Seitenwandstruktur 62 eine Niveaudifferenzmoderierende Struktur, die eine Niveaudifferenz moderiert bzw. ausgleicht, die zwischen der aktiven Hauptfläche 51 und der äußeren Hauptfläche 52 gebildet ist.
  • Wenn eine obere Schichtstruktur (Deckschicht), die die Grenzregion zwischen der aktiven Region 12 und der äußeren Region 13 bedeckt, gebildet wird, bedeckt die obere Schichtstruktur die Seitenwandstruktur 62. Die Seitenwandstruktur 62 verbessert die Flachheit der oberen Schichtstruktur. Die Seitenwandstruktur 62 kann eine geneigte Fläche haben, die ausgehend von der aktiven Hauptfläche 51 hin zu der äußeren Hauptfläche 52 nach unten geneigt ist. Die Niveaudifferenz kann geeignet durch die geneigte Fläche der Seitenwandstruktur 62 ausgeglichen bzw. moderiert werden.
  • Die geneigte Fläche der Seitenwandstruktur 62 kann in eine gekrümmte Form gebildet sein, die hin zu der Seite der SiC-Halbleiterschicht 2 ausgenommen bzw. zurückversetzt ist. Die geneigte Fläche der Seitenwandstruktur 62 kann in eine Form gebildet sein, die hin zu einer Seite entgegengesetzt zu der SiC-Halbleiterschicht 2 gekrümmt ist. Die geneigte Fläche der Seitenwandstruktur 62 kann sich als eine a-Ebene ausgehend von der Seite der aktiven Hauptfläche 51 hin zu der Seite der äußeren Hauptfläche 52 erstrecken.
  • Die Seitenwandstruktur 62 ist entlang der aktiven Seitenwände 54 gebildet. Bei dieser Ausführungsform ist die Seitenwandstruktur 62 in eine Ringform (genauer gesagt eine Endlosform) gebildet, die in der Draufsicht die aktive Region 12 umgibt. Die Seitenwandstruktur 62 beinhaltet vorzugsweise ein Polysilicium (Polysilicium vom p-Typ bei dieser Ausführungsform). In diesem Fall kann die Seitenwandstruktur 62 zu der gleichen Zeit gebildet werden, wie die Gate-Elektroden 23 und die Source-Elektroden 33.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Zwischenschicht-Isolierschicht 63 (Isolierschicht), die an der ersten Hauptfläche 3 gebildet ist. Die Zwischenschicht-Isolierschicht 63 kann Siliciumoxid oder Siliciumnitrid enthalten. Die Zwischenschicht-Isolierschicht 63 kann wenigstens eines aus einer USG-(undotiertes Silicatglas)-Schicht, einer PSG-(Phosphorsilicatglas)-Schicht und einer BPSG-(Borphosphorsilicatglas)-Schicht als ein Beispiel eines Siliciumoxids enthalten. Bei dieser Ausführungsform hat die Zwischenschicht-Isolierschicht 63 eine laminierte Struktur, die eine erste Isolierschicht 64 und eine zweite Isolierschicht 65 aufweist. Die erste Isolierschicht 64 ist aus einer USG-Schicht aufgebaut.
  • Die zweite Isolierschicht 65 ist aus einer BPSG-Schicht aufgebaut.
  • Die Zwischenschicht-Isolierschicht 63 bedeckt die aktive Region 12 und die äußere Region 13. Die Zwischenschicht-Isolierschicht 63 ist als ein Film entlang der aktiven Hauptfläche 51 und der äußeren Hauptfläche 52 gebildet. In der Grenzregion zwischen der aktiven Region 12 und der äußeren Region 13 ist die Zwischenschicht-Isolierschicht 63 entlang der Seitenwandstruktur 62 gebildet. Die Zwischenschicht-Isolierschicht 63 bildet einen Abschnitt der oberen Schichtstruktur, der die Seitenwandstruktur 62 bedeckt.
  • Umfangsränder der Zwischenschicht-Isolierschicht 63 liegen an den Seitenflächen 5A bis 5D frei. Die Umfangsränder der Zwischenschicht-Isolierschicht 63 sind kontinuierlich ausgebildet mit den Seitenflächen 5A bis 5D. Die Umfangsränder der Zwischenschicht-Isolierschicht 63 können gegenüber den Seitenflächen 5A bis 5D mit Abständen nach innen gebildet sein. In diesem Fall legt die Zwischenschicht-Isolierschicht 63 die äußere Hauptfläche 52 (äußere Isolierschicht 61) frei.
  • In der aktiven Region 12 bedeckt die Zwischenschicht-Isolierschicht 63 die Source-Regionen 42. Ferner bedeckt die Zwischenschicht-Isolierschicht 63 die Kontaktregionen 43. Genauer gesagt bedeckt die Zwischenschicht-Isolierschicht 63 gesamte Flächeninhalte bzw. Flächen der Source-Regionen 42 in einer Schnittansicht entlang der zweiten Richtung Y. Die Zwischenschicht-Isolierschicht 63 bedeckt gesamte Flächeninhalte bzw. Flächen der Source-Regionen 42 in der Draufsicht. Die Zwischenschicht-Isolierschicht 63 bedeckt gesamte Flächen bzw. Flächeninhalte der Kontaktregionen 43 in einer Schnittansicht. Die Zwischenschicht-Isolierschicht 63 bedeckt gesamte Flächen bzw. Flächeninhalte der Kontaktregionen 43 in einer Draufsicht.
  • Sogar noch genauer gesagt kreuzt bzw. quert die Zwischenschicht-Isolierschicht 63 in der aktiven Region 12 die ersten Grabenabschnitte 34 der Source-Gräben 31 und bedeckt die Source-Elektroden 33. Auf der ersten Hauptfläche 3 bedeckt die Zwischenschicht-Isolierschicht 63 die Seitenwandkontaktabschnitte 39 der Source-Elektroden 33.
  • Die Zwischenschicht-Isolierschicht 63 weist ein Gate-Loch 66, Source-Löcher 67 und ein Dioden-Loch 68 auf. Das Gate-Loch 66 legt die Gate-Verdrahtung 28 in der aktiven Region 12 frei. Das Gate-Loch 66 kann als ein Band gebildet sein, das entlang der Gate-Verdrahtung 28 orientiert ist. Ein Öffnungsrandabschnitt des Gate-Lochs 66 ist in eine Form gebildet, die hin zu einem Inneren des Gate-Lochs 66 gekrümmt ist.
  • Die Source-Löcher 67 legen die Source-Elektroden 33 in der aktiven Region 12 frei. Die Source-Löcher 67 können als Bänder gebildet sein, die sich entlang der Graben-Source-Strukturen 30 erstrecken. Ein Öffnungsrandabschnitt von jedem Source-Loch 67 ist in eine Form geformt, die hin zu einem Inneren des Source-Lochs 67 gekrümmt ist.
  • Genauer gesagt sind die Source-Löcher 67 im Inneren von Regionen gebildet, die von den Seitenwänden der Source-Gräben 31 (erste Grabenabschnitte 34) umgeben sind, und zwar in einer Draufsicht. Die Source-Löcher 67 legen die Source-Elektroden 33 mit Abständen hin zu inneren Seiten der Source-Gräben 31 frei, und zwar ausgehend von den Seitenwänden der Source-Gräben 31 (erste Grabenabschnitte 34). Die Source-Löcher 67 legen nur die Source-Elektroden 33 frei.
  • In den Elektrodenflächen der Source-Elektroden 33 sind Ausnehmungen 69 gebildet, die hin zu Bodenwänden der Source-Gräben 31 zurückversetzt sind. Die Ausnehmungen 69 können als Bänder gebildet sein, die sich entlang der Graben-Source-Strukturen 30 erstrecken. Die Ausnehmungen 69 sind im Inneren der Regionen gebildet, die von den Seitenwänden der Source-Gräben 31 (erste Grabenabschnitte 34) umgeben sind, und zwar in der Draufsicht.
  • Die Ausnehmungen 69 sind gegenüber den Seitenwänden der Source-Gräben 31 (erste Grabenabschnitte 34) mit Abständen hin zu Innenseiten der Source-Gräben 31 gebildet. Die Ausnehmungen 69 legen die zweiten Niedrigwiderstandsschichten 40 frei. Die Ausnehmungen 69 können die zweiten Niedrigwiderstandsschichten 40 durchdringen. Die Source-Löcher 67 stehen in Kommunikation mit den Ausnehmungen 69 der Source-Elektroden 33.
  • Das Dioden-Loch 68 legt die Dioden-Region 55 in der äußeren Region 13 frei. Das Dioden-Loch 68 kann als ein Band (insbesondere als eine Endlosform) gebildet sein, das sich entlang der Dioden-Region 55 erstreckt. Das Dioden-Loch 68 kann die äußere Wannenregion 56 und/oder die FL-Struktur 57 freilegen. Ein Öffnungsrandabschnitt des Dioden-Lochs 68 ist in eine Form geformt, die hin zu einem Inneren des Dioden-Lochs 68 gekrümmt ist.
  • Das SiC-Halbleiterbauteil 1 weist die Gate-Hauptflächenelektrode 71 auf, die auf der ersten Hauptfläche 3 gebildet ist. Genauer gesagt ist die Gate-Hauptflächenelektrode 71 auf der Zwischenschicht-Isolierschicht 63 gebildet. An die Gate-Hauptflächenelektrode 71 wird eine Gate-Spannung angelegt. Die Gate-Spannung ist ggf. nicht kleiner als 10 V und nicht größer als 50 V (beispielsweise etwa 30 V).
  • Die Gate-Hauptflächenelektrode 71 ist in der aktiven Region 12 gebildet. Die Gate-Hauptflächenelektrode 71 weist ein Gate-Pad 72 und einen Gate-Finger bzw. -arm 73 auf. Das Gate-Pad 72 ist in einer Region auf der Seite der ersten Seitenfläche 5A gebildet, und zwar in einer Draufsicht gesehen. Genauer gesagt ist das Gate-Pad 72 entlang einer Region entlang eines zentralen Abschnittes der ersten Seitenfläche 5A gebildet, und zwar in der Draufsicht. Das Gate-Pad 72 kann in einer Region eines Eckabschnittes gebildet sein, der beliebige zwei der Seitenflächen 5A bis 5D miteinander verbindet, und zwar in der Draufsicht. Das Gate-Pad 72 kann in der Draufsicht in eine viereckige Form gebildet sein.
  • Der Gate-Finger 73 ist gegenüber dem Gate-Pad 72 herausgeführt und erstreckt sich als ein Band entlang der Umfangsränder der aktiven Region 12. Bei dieser Ausführungsform ist der Gate-Finger 73 entlang der ersten Seitenfläche 5A, der dritten Seitenfläche 5C und der vierten Seitenfläche 5D gebildet und grenzt eine innere Seite der aktiven Region 12 aus drei Richtungen ab.
  • Der Gate-Finger 73 hat ein Paar von offenen bzw. freien Enden 74 und 75. Das Paar von offenen Enden 74 und 75 sind in einer Region gegenüberliegend dem Gate-Pad 72 quer über die innere Seite der aktiven Region 12 hinweg gebildet. Bei dieser Ausführungsform sind das Paar von offenen Enden 74 und 75 in einer Region entlang der zweiten Seitenfläche 5B gebildet, und zwar in der Draufsicht.
  • Der Gate-Finger 73 tritt in das Gate-Loch 66 von oberhalb der Zwischenschicht-Isolierschicht 63 ein. Der Gate-Finger 73 ist elektrisch mit der Gate-Verdrahtung 28 innerhalb des Gate-Lochs 66 verbunden. Ein elektrisches Signal von dem Gate-Pad 72 wird hierdurch über den Gate-Finger 73 zu den Gate-Elektroden 23 und der Gate-Verdrahtung 28 übertragen.
  • Die Gate-Hauptflächenelektrode 71 beinhaltet ein leitfähiges Material, das sich von jener der Gate-Elektroden 23 (Gate- Verdrahtung 28) unterscheidet. Genauer gesagt ist die Gate-Hauptflächenelektrode 71 aus einem Metallmaterial aufgebaut. Das heißt, bei dieser Ausführungsform ist die Gate-Hauptflächenelektrode 71, die aus dem Metallmaterial aufgebaut ist, elektrisch mit den Gate-Elektroden 23 (Gate-Verdrahtung 28) verbunden, die aus dem leitfähigen Polysilicium aufgebaut sind.
  • Die Gate-Hauptflächenelektrode 71 hat eine laminierte Struktur mit einer ersten Barriereschicht 76 und einer ersten Hauptkörperschicht 77, die in dieser Reihenfolge ausgehend von der Seite der SiC-Halbleiterschicht 2 aus laminiert sind. Die erste Barriereschicht 76 beinhaltet vorzugsweise wenigstens eine aus einer Ti-Schicht und einer TiN-Schicht. Die erste Barriereschicht 76 weist vorzugsweise eine laminierte Struktur auf, die eine Ti-Schicht und eine TiN-Schicht beinhaltet, die in dieser Reihenfolge ausgehend von der Seite der SiC-Halbleiterschicht 2 aus laminiert sind. Die erste Barriereschicht 76 kann eine Einzelschichtstruktur haben, die aus einer Ti-Schicht oder einer TiN-Schicht aufgebaut ist.
  • Eine Dicke der ersten Barriereschicht 76 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 6 µm. Die Dicke der ersten Barriereschicht 76 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 6 µm.
  • Die erste Hauptkörperschicht 77 hat einen Widerstandswert, der kleiner ist als ein Widerstandswert der ersten Barriereschicht 76. Die erste Hauptkörperschicht 77 weist wenigstens eine aus einer reinen Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht auf. Eine Dicke der ersten Hauptkörperschicht 77 überschreitet die Dicke der ersten Barriereschicht 76. Die Dicke der ersten Hauptkörperschicht 77 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 10 µm. Die Dicke der ersten Hauptkörperschicht 77 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm, oder nicht kleiner als 8 µm und nicht größer als 10 µm.
  • Das SiC-Halbleiterbauteil 1 weist die Source-Hauptflächenelektrode 81 auf, die auf der ersten Hauptfläche 3 gebildet ist, und zwar mit Abständen von der Gate-Hauptflächenelektrode 71. Genauer gesagt ist die Source-Hauptflächenelektrode 81 auf der Zwischenschicht-Isolierschicht 63 gebildet. An die Source-Hauptflächenelektrode 81 wird eine Source-Spannung angelegt. Die Source-Spannung kann eine Referenzspannung (zum Beispiel eine Erdungs-Spannung bzw. GND-Spannung) sein.
  • Die Source-Hauptflächenelektrode 81 ist in der aktiven Region 12 und der äußeren Region 13 gebildet. Die Source-Hauptflächenelektrode 81 beinhaltet ein Source-Pad 82, eine Source-Verdrahtung 83 und einen Source-Koppelabschnitt 84. Das Source-Pad 82 ist in der aktiven Region 12 gebildet, und zwar mit Abständen von der Gate-Hauptflächenelektrode 71. Das Source-Pad 82 ist in einer Draufsicht in eine C-Form gebildet, derart, dass eine Region der C-Form bedeckt wird, die von der Gate-Hauptflächenelektrode 71 abgegrenzt wird.
  • Das Source-Pad 82 beinhaltet Source-Verbindungselektroden 85 und eine Source-Bedeckungselektrode 86. Die Source-Verbindungselektroden 85 sind in die Source-Löcher 67 eingebettet. Die Source-Verbindungselektroden 85 sind innerhalb der Source-Löcher 67 mit den Source-Elektroden 33 verbunden. Die Source-Verbindungselektroden 85 sind innerhalb der Source-Löcher 67 nur mit den Source-Elektroden 33 verbunden.
  • Die Source-Bedeckungselektrode 86 bedeckt die Zwischenschicht-Isolierschicht 63, und zwar in einer Region außerhalb der Source-Löcher 67. Bei dieser Ausführungsform ist die Source-Bedeckungselektrode 86 einstückig mit den Source-Verbindungselektroden 85 gebildet. Das Source-Pad 82 ist hierdurch elektrisch mit der Körperregion 41, den Source-Regionen 42 und den Kontaktregionen 43 verbunden, und zwar über die Source-Elektroden 33.
  • Die Source-Verdrahtung 83 ist in der äußeren Region 13 gebildet. Die Source-Verdrahtung 83 erstreckt sich als ein Band entlang der aktiven Region 12. Die Source-Verdrahtung 83 ist in eine Ringform (genauer gesagt eine Endlosform) gebildet, die in der Draufsicht die aktive Region 12 umgibt. Die Source-Verdrahtung 83 tritt in das Dioden-Loch 68 von oberhalb der Zwischenschicht-Isolierschicht 63 ein. Die Source-Verdrahtung 83 ist elektrisch mit der Dioden-Region 55 innerhalb des Dioden-Lochs 68 verbunden.
  • Der Source-Koppelabschnitt 84 verbindet das Source-Pad 82 und die Source-Verdrahtung 83. Der Source-Koppelabschnitt 84 quert bzw. kreuzt die offenen Enden 74 und 75 des Gate-Fingers 73 ausgehend von dem Source-Pad 82 und ist mit der Source-Verdrahtung 83 verbunden. Der Source-Koppelabschnitt 84 kreuzt bzw. quert die Seitenwandstruktur 62 ausgehend von der aktiven Region 12 und ist hin zu der äußeren Region 13 herausgeführt. Der Source-Koppelabschnitt 84 bildet einen Abschnitt der oberen Schichtstruktur, die die Seitenwandstruktur 62 bedeckt.
  • Die Source-Hauptflächenelektrode 81 weist ein leitfähiges Material auf, das sich von jenem der Source-Elektroden 33 unterscheidet. Genauer gesagt ist die Source-Hauptflächenelektrode 81 aus einem Metallmaterial aufgebaut. Das heißt, bei dieser Ausführungsform ist die Source-Hauptflächenelektrode 81, die aus dem Metallmaterial aufgebaut ist, elektrisch mit den Source-Elektroden 33 verbunden, die aus dem leitfähigen Polysilicium aufgebaut sind.
  • Die Source-Hauptflächenelektrode 81 weist eine laminierte Struktur auf, die eine zweite Barriereschicht 87 und eine zweite Hauptkörperschicht 88 beinhaltet, die in dieser Reihenfolge ausgehend von der Seite der SiC-Halbleiterschicht 2 aus laminiert sind. Die zweite Barriereschicht 87 beinhaltet vorzugsweise wenigstens eine aus einer Ti-Schicht und einer TiN-Schicht. Die zweite Barriereschicht 87 hat vorzugsweise eine laminierte Struktur mit einer Ti-Schicht und einer TiN-Schicht, die in dieser Reihenfolge ausgehend von der Seite der SiC-Halbleiterschicht 2 aus laminiert sind. Die zweite Barriereschicht 87 kann eine Einzelschichtstruktur haben, die aus einer Ti-Schicht oder einer TiN-Schicht aufgebaut ist.
  • Eine Dicke der zweiten Barriereschicht 87 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 6 µm. Die Dicke der zweiten Barriereschicht 87 ist ggf. nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 6 µm.
  • Die zweite Hauptkörperschicht 88 hat einen Widerstandswert, der kleiner ist als ein Widerstandswert der zweiten Barriereschicht 87. Die zweite Hauptkörperschicht 88 beinhaltet wenigstens eine aus einer reinen Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht. Eine Dicke der zweiten Hauptkörperschicht 88 überschreitet die Dicke der zweiten Barriereschicht 87. Die Dicke der zweiten Hauptkörperschicht 88 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 10 µm. Die Dicke der zweiten Hauptkörperschicht 88 ist ggf. nicht kleiner als 0,05 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm.
  • Aufgrund seiner Struktur beinhaltet der MISFET, der in der aktiven Region 12 gebildet ist, einen parasitären Transistor vom npn-Typ. Wenn ein Avalanche-Strom, der in der äußeren Region 13 erzeugt wird, in die aktive Region 12 hineinfließt, wird der parasitäre Transistor in einen eingeschalteten Zustand geschaltet. In diesem Fall wird der Betrieb des MISFET instabil aufgrund eines Latchup. Bei dem SiC-Halbleiterbauteil 1 wird die Struktur der Source-Hauptflächenelektrode 81 daher dazu verwendet, um eine Avalanche-Strom-absorbierende Struktur zu bilden.
  • Der Avalanche-Strom, der in der äußeren Region 13 erzeugt wird, wird durch die Source-Verdrahtung 83 über die Dioden-Region 55 absorbiert. Der von der Source-Verdrahtung 83 absorbierte Avalanche-Strom erreicht das Source-Pad 82 über den Source-Koppelabschnitt 84. Wenn ein Anschlussdraht wie ein Bond-Draht etc. elektrisch mit dem Source-Pad 82 verbunden ist, erreicht der Avalanche-Strom das Äußere bzw. die Außenseite über den Anschlussdraht. Das Ansteuern des parasitären Transistors aufgrund des Avalanche-Stroms kann hierdurch unterdrückt werden. Ein Latchup kann somit unterdrückt werden und daher kann die Stabilität des MISFET verbessert werden.
  • Das SiC-Halbleiterbauteil 1 weist eine Isolierschicht 91 auf, die auf der Zwischenschicht-Isolierschicht 63 gebildet ist. In 2 ist die Isolierschicht 91 durch eine Schraffur gezeigt. Umfangsränder der Isolierschicht 91 sind gegenüber den Seitenflächen 5A bis 5D mit Abständen nach innen gebildet. Die Isolierschicht 91 legt hierdurch Umfangsränder der SiC-Halbleiterschicht 2 (genauer gesagt der Zwischenschicht-Isolierschicht 63) frei, und zwar in einer Draufsicht.
  • Die Umfangsränder der Isolierschicht 91 grenzen eine Trennstraße („dicing street“) DS ab, und zwar zusammen mit den Seitenflächen 5A bis 5D. Durch die Trennstraße DS wird es nicht notwendig, die Isolierschicht 91 physikalisch zu schneiden bzw. zu trennen, wenn das SiC-Halbleiterbauteil 1 von einem SiC-Wafer abgetrennt bzw. abgeschnitten wird. Das SiC-Halbleiterbauteil 1 kann hierdurch störungsfrei von dem SiC-Wafer herausgeschnitten werden und zur gleichen Zeit können ein Abschälen und eine Verschlechterung der Isolierschicht 91 unterdrückt werden. Demzufolge können Schutzobjekte, wie die SiC-Halbleiterschicht 2, die Gate-Hauptflächenelektrode 71, die Source-Hauptflächenelektrode 81, etc. geeignet durch die Isolierschicht 91 geschützt werden.
  • Eine Breite der Trennstraße DS ist ggf. nicht kleiner als 1 µm und nicht größer als 25 µm. Die Breite der Trennstraße DS ist eine Breite in einer Richtung senkrecht zu einer Richtung, in der sich die Trennstraße DS erstreckt. Die Breite der Trennstraße DS ist ggf. nicht kleiner als 1 µm und nicht größer als 5 µm, nicht kleiner als 5 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 15 µm, nicht kleiner als 15 µm und nicht größer als 20 µm oder nicht kleiner als 20 µm und nicht größer als 25 µm.
  • Die Isolierschicht 91 bedeckt selektiv die Gate-Hauptflächenelektrode 71 und die Source-Hauptflächenelektrode 81. Die Isolierschicht 91 hat eine Gate-Pad-Öffnung 92 und eine Source-Pad-Öffnung 93. Die Gate-Pad-Öffnung 92 legt das Gate-Pad 72 frei. Die Source-Pad-Öffnung 93 legt das Source-Pad 82 frei. Eine Ebenenform der Gate-Pad-Öffnung 92 ist beliebig. Eine Ebenenform der Source-Pad-Öffnung 93 ist beliebig.
  • Bei dieser Ausführungsform hat die Isolierschicht 91 eine laminierte Struktur mit einer Passivierungsschicht 94 und einer Harzschicht 95, die in dieser Reihenfolge ausgehend von der Seite der SiC-Halbleiterschicht 2 aus laminiert sind. Die Passivierungsschicht 94 kann wenigstens eine aus einer Siliciumoxidschicht und einer Siliciumnitridschicht enthalten. Die Passivierungsschicht 94 kann eine laminierte Struktur haben, bei der eine Siliciumoxidschicht und eine Siliciumnitridschicht in einer beliebigen Reihenfolge laminiert sind. Die Passivierungsschicht 94 kann eine Einzelschichtstruktur, die aus einer Siliciumoxidschicht oder einer Siliciumnitridschicht aufgebaut ist, aufweisen. Die Passivierungsschicht 94 beinhaltet vorzugsweise ein isolierendes Material, das sich von jenem der Zwischenschicht-Isolierschicht 63 unterscheidet. Bei dieser Ausführungsform hat die Passivierungsschicht 94 eine Einzelschichtstruktur, die aus einer Siliciumnitridschicht aufgebaut ist.
  • Die Passivierungsschicht 94 ist als ein Film entlang der Zwischenschicht-Isolierschicht 63 gebildet. Die Passivierungsschicht 94 bedeckt die aktive Region 12 und die äußere Region 13, und zwar quer über die Zwischenschicht-Isolierschicht 63. Die Passivierungsschicht 94 quert die Seitenwandstruktur 62 ausgehend von der aktiven Region 12 und ist zu der äußeren Region 13 herausgeführt. Die Passivierungsschicht 94 bildet einen Abschnitt der oberen Schichtstruktur, die die Seitenwandstruktur 62 bedeckt.
  • Die Passivierungsschicht 94 hat eine erste Gate-Öffnung 96 und eine erste Source-Öffnung 97. Die erste Gate-Öffnung 96 legt das Gate-Pad 72 frei. Die erste Source-Öffnung 97 legt das Source-Pad 82 frei. Eine Ebenenform der ersten Gate-Öffnung 96 ist beliebig. Eine Ebenenform der ersten Source-Öffnung 97 ist beliebig.
  • Eine Dicke der Passivierungsschicht 94 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 20 µm. Die Dicke der Passivierungsschicht 94 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 5 µm, nicht kleiner als 5 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 15 µm oder nicht kleiner als 15 µm und nicht größer als 20 µm.
  • Die Harzschicht 95 kann ein lichtempfindliches Harz enthalten. Das lichtempfindliche Harz kann von einem Negativtyp oder von einem Positivtyp sein. Die Harzschicht 95 kann wenigstens ein Material von einem Polyimid, einem Polyamid und einem Polybenzoxazol enthalten. Bei dieser Ausführungsform beinhaltet die Harzschicht 95 Polybenzoxazol.
  • Die Harzschicht 95 ist als ein Film entlang einer Hauptfläche der Passivierungsschicht 94 gebildet. Die Harzschicht 95 quert die Seitenwandstruktur 62 ausgehend von der aktiven Region 12 und ist hin zu der äußeren Region 13 herausgeführt. Die Harzschicht 95 bildet einen Abschnitt der oberen Schichtstruktur, die die Seitenwandstruktur 62 bedeckt. Bei dieser Ausführungsform legen Umfangsränder der Harzschicht 95 Umfangsränder der Passivierungsschicht 94 frei. Die Umfangsränder der Isolierschicht 91 sind durch die Umfangsränder der Harzschicht 95 und die Umfangsränder der Passivierungsschicht 94 gebildet. Die Harzschicht 95 kann die Umfangsränder der Passivierungsschicht 94 bedecken.
  • Die Harzschicht 95 weist eine zweite Gate-Öffnung 98 und eine zweite Source-Öffnung 99 auf. Die zweite Gate-Öffnung 98 steht in Kommunikation mit der ersten Gate-Öffnung 96 der Passivierungsschicht 94 und bildet mit der ersten Gate-Öffnung 96 die Gate-Pad-Öffnung 92. Die zweite Source-Öffnung 99 steht in Kommunikation mit der ersten Source-Öffnung 97 der Passivierungsschicht 94 und bildet mit der ersten Source-Öffnung 97 die Source-Pad-Öffnung 93.
  • Innere Wände der zweiten Gate-Öffnung 98 können bündig mit inneren Wänden der ersten Gate-Öffnung 96 gebildet sein. Die inneren Wände der zweiten Gate-Öffnung 98 können in einer Draufsicht außerhalb der ersten Gate-Öffnung 96 positioniert sein. Die inneren Wände der zweiten Gate-Öffnung 98 können in einer Draufsicht innerhalb der ersten Gate-Öffnung 96 positioniert sein. Das heißt, die Harzschicht 95 kann die inneren Wände der ersten Gate-Öffnung 96 bedecken.
  • Innere Wände der zweiten Source-Öffnung 99 können bündig mit inneren Wänden der ersten Source-Öffnung 97 gebildet sein. Die inneren Wände der zweiten Source-Öffnung 99 können in einer Draufsicht außerhalb der ersten Source-Öffnung 97 positioniert sein. Die inneren Wände der zweiten Source-Öffnung 99 können in einer Draufsicht innerhalb der ersten Source-Öffnung 97 positioniert sein. Das heißt, die Harzschicht 95 kann die inneren Wände der ersten Source-Öffnung 97 bedecken.
  • Eine Dicke der Harzschicht 95 ist ggf. nicht kleiner als 1 µm und nicht größer als 50 µm. Die Dicke der Harzschicht 95 ist ggf. nicht kleiner als 1 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 30 µm, nicht kleiner als 30 µm und nicht größer als 40 µm oder nicht kleiner als 40 µm und nicht größer als 50 µm.
  • Das SiC-Halbleiterbauteil 1 weist eine unebene Struktur 101 auf, die in der äußeren Hauptfläche 52 gebildet ist. Genauer gesagt, weist die unebene Struktur 101 eine Unebenheit auf, die gebildet ist unter Verwendung der Zwischenschicht-Isolierschicht 63, die die äußere Hauptfläche 52 bedeckt. Sogar noch genauer gesagt, weist die unebene Struktur 101 ein Verankerungsloch 102 auf, das in der Zwischenschicht-Isolierschicht 63 gebildet ist.
  • Das Verankerungsloch 102 wird gebildet durch Graben in einen Abschnitt der Zwischenschicht-Isolierschicht 63, der die äußere Region 13 bedeckt. Das Verankerungsloch 102 kann in einer Region zwischen der Dioden-Region 55 und den Seitenflächen 5A bis 5D gebildet sein, und zwar in Draufsicht gesehen. Bei dieser Ausführungsform ist das Verankerungsloch 102 in einer Region zwischen der FL-Struktur 57 und den Seitenflächen 5A bis 5D gebildet, und zwar in der Draufsicht.
  • Das Verankerungsloch 102 kann durch die Zwischenschicht-Isolierschicht 63 abgegrenzt sein. Bei dieser Ausführungsform legt das Verankerungsloch 102 die äußere Hauptfläche 52 frei. Das Verankerungsloch 102 kann in der äußeren Hauptfläche 52 hin zu der zweiten Hauptfläche 4 ausgegraben bzw. eingegraben sein. Ein Öffnungsrandabschnitt des Verankerungslochs 102 ist in eine Form gebildet bzw. geformt, die hin zu einem Inneren des Verankerungslochs 102 gekrümmt ist.
  • Das Verankerungsloch 102 erstreckt sich als ein Band entlang der aktiven Region 12, und zwar in der Draufsicht. Bei dieser Ausführungsform ist das Verankerungsloch 102 in eine Ringform (genauer gesagt eine Endlosform) gebildet, die in der Draufsicht die aktive Region 12 umgibt. Die Anzahl der Verankerungslöcher 102 ist beliebig. Ein einzelnes Verankerungsloch 102 kann in der Zwischenschicht-Isolierschicht 63 gebildet sein, oder es können eine Vielzahl von Verankerungslöchern 102 in der Zwischenschicht-Isolierschicht 63 gebildet sein.
  • Die Harzschicht 95 weist einen Verankerungsabschnitt 103 auf, der an dem Verankerungsloch 102 angreift. Bei dieser Ausführungsform greift die Harzschicht 95 über die Passivierungsschicht 94 an dem Verankerungsloch 102 an. Genauer gesagt tritt die Passivierungsschicht 94 von oberhalb der Zwischenschicht-Isolierschicht 63 in das Verankerungsloch 102 ein. Die Passivierungsschicht 94 kontaktiert die äußere Hauptfläche 52 innerhalb des Verankerungsloches 102. Eine Ausnehmung 104, die hin zu dem Verankerungsloch 102 ausgenommen bzw. zurückversetzt ist, ist in einem Abschnitt der Hauptfläche der Passivierungsschicht 94 gebildet, der das Verankerungsloch 102 bedeckt.
  • Ein Abschnitt der Harzschicht 95 bildet den Verankerungsabschnitt 103 innerhalb der Ausnehmung 104 der Passivierungsschicht 94. Eine Verbindungsfestigkeit der Harzschicht 95 in Bezug auf die erste Hauptfläche 3 kann hierdurch verbessert werden, und hierdurch kann ein Abschälen der Harzschicht 95 geeignet unterdrückt werden.
  • Das SiC-Halbleiterbauteil 1 weist eine Drain-Elektrode 105 auf, die an der zweiten Hauptfläche 4 der SiC-Halbleiterschicht 2 gebildet ist. Die Drain-Elektrode 105 ist elektrisch mit der Drain-Region 6 verbunden. Die Drain-Elektrode 105 beinhaltet wenigstens eine aus einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht und einer Al-Schicht. Die Drain-Elektrode 105 weist vorzugsweise eine Ti-Schicht auf, die mit der zweiten Hauptfläche 4 einen Ohm'schen Kontakt bildet.
  • Die Drain-Elektrode 105 weist vorzugsweise eine laminierte Struktur auf, die wenigstens eine Ti-Schicht, eine Ni-Schicht und eine Au-Schicht beinhaltet, die in dieser Reihenfolge ausgehend von der Seite der zweiten Hauptfläche 4 laminiert sind. Sogar noch genauer gesagt weist die Drain-Elektrode 105 eine laminierte Struktur auf, die eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht und eine Ag Schicht beinhaltet, die in dieser Reihenfolge ausgehend von der Seite der zweiten Hauptfläche 4 laminiert sind. Vorzugsweise ist eine Pd-Schicht zwischen der Ni-Schicht und der Au-Schicht angeordnet. Eine Al-Schicht kann an jeder beliebigen Schicht in der laminierten Struktur angeordnet sein.
  • Wie eben beschrieben, haben die Source-Elektroden 33 bei dem SiC-Halbleiterbauteil 1 die Seitenwandkontaktabschnitte 39, die an den Seitenwandfensterabschnitten 36 freigelegt sind. Die Source-Regionen 42 sind elektrisch mit den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 verbunden, die an den Seitenwänden der Source-Gräben 31 innerhalb der SiC-Halbleiterschicht 2 freigelegt sind. Die Source-Regionen 42 können hierdurch geeignet innerhalb der SiC-Halbleiterschicht 2 Source-geerdet werden.
  • Bei dem SiC-Halbleiterbauteil 1 ist die Körperregion 41 ferner elektrisch mit den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 verbunden, die an den Seitenwänden der Source-Gräben 31 innerhalb der SiC-Halbleiterschicht 2 freigelegt sind. Die Körperregion 41 kann hierdurch geeignet innerhalb der SiC-Halbleiterschicht 2 Source-geerdet sein.
  • Bei dem SiC-Halbleiterbauteil 1 sind ferner die Kontaktregionen 43 zwischen der Körperregion 41 und den Seitenwandkontaktabschnitten 39 angeordnet, und zwar in Flächenschichtabschnitten der ersten Hauptfläche 3. Die Kontaktregionen 43 sind elektrisch mit den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 verbunden, die an den Seitenwänden der Source-Gräben 31 innerhalb der SiC-Halbleiterschicht 2 freigelegt sind. Die Kontaktregionen 43 können hierdurch geeignet innerhalb der SiC-Halbleiterschicht 2 Source-geerdet werden.
  • Ferner sind bei dem SiC-Halbleiterbauteil 1 die Source-Regionen 42 innerhalb der SiC-Halbleiterschicht 2 Source-geerdet, und daher kann die Zwischenschicht-Isolierschicht 63 gebildet werden, die auf der ersten Hauptfläche 3 die Source-Regionen 42 bedeckt. Ferner kann die Zwischenschicht-Isolierschicht 63 gebildet werden, die die gesamten Flächen bzw. Flächenbereiche der Source-Regionen 42 in einer Schnittansicht bedeckt. Auch kann die Zwischenschicht-Isolierschicht 63 gebildet werden, die die gesamten Flächen bzw. Flächeninhalte der Source-Regionen 42 in einer Draufsicht bedeckt. Ferner kann die Zwischenschicht-Isolierschicht 63 gebildet werden, die auf der ersten Hauptfläche 3 die Seitenwandkontaktabschnitte 39 der Source-Elektroden 33 bedeckt.
  • Bei dem SiC-Halbleiterbauteil 1 sind die Source-Regionen 42 ferner innerhalb der SiC-Halbleiterschicht 2 Source-geerdet, und daher kann eine Öffnungsbreite der Source-Löcher 67, die die Source-Elektroden 33 freilegen, schmaler bzw. enger ausgebildet werden. Eine Ausrichtungsgrenze („alignment margin“) der Source-Löcher 67 kann hierdurch verbreitert bzw. aufgeweitet werden. Das heißt, es kann das SiC-Halbleiterbauteil 1 bereitgestellt werden, das robust ist gegenüber positionsmäßigen Abweichungen der Source-Löcher 67.
  • Ferner können bei dem SiC-Halbleiterbauteil 1 die Source-Löcher 67 gebildet werden, die nur die Source-Elektroden 33 freilegen, und zur gleichen Zeit können die Source-Verbindungselektroden 85 gebildet werden, die nur mit den Source-Elektroden 33 verbunden sind. Demzufolge können die Source-Regionen 42 geeignet Source-geerdet werden und zur gleichen Zeit kann eine Variation elektrischer Charakteristika aufgrund von positionsmäßigen Abweichungen der Source-Verbindungselektroden 85 (Source-Löcher 67) geeignet unterdrückt werden.
  • Die Source-Elektroden 33 sind vorzugsweise aus einem anderen leitfähigen Material als einem Metallmaterial aufgebaut. Die Source-Elektroden 33 sind insbesondere bevorzugt aus einem leitfähigen Polysilicium aufgebaut. Die Source-Hauptflächenelektrode 81 ist vorzugsweise aus einem leitfähigen Material aufgebaut, das sich von jenem der Source-Elektroden 33 unterscheidet. Die Source-Hauptflächenelektrode 81 ist insbesondere bevorzugt aus einem Metallmaterial aufgebaut.
  • Mit einer derartigen Struktur können die Source-Elektroden 33 geeignet in den Source-Gräben 31 eingebettet werden, und zur gleichen Zeit kann die Source-Hauptflächenelektrode 81 geeignet mit den Source-Elektroden 33 verbunden werden. Eine derartige Struktur ist insbesondere wirksam in einem Fall, bei dem die Öffnungsbreite der Source-Gräben 31 etwa die gleiche ist wie die Öffnungsbreite der Gate-Gräben 21 und bei dem die Source-Gräben 31 die zweite Tiefe D2 haben, die die ersten Tiefe D1 der Gate-Gräben 21 überschreitet.
  • Ein Metallmaterial kann auch in den Source-Gräben 31 eingebettet werden. In diesem Fall ergibt sich jedoch für die Tiefe der Source-Gräben 31 eine Beschränkung, und zur gleichen Zeit müssen die Source-Gräben 31 mit einer Öffnungsbreite gebildet werden, die die Öffnungsbreite der Gate-Gräben 21 stark überschreitet. Hierbei muss dem Punkt Beachtung geschenkt werden, dass ein Konflikt mit der Anforderung besteht, das SiC-Halbleiterbauteil 1 mit einer hohen Stehspannung und kompakt auszubilden. Bei dem SiC-Halbleiterbauteil 1 kann ein derartiges Problem gelöst werden.
  • Die 11A bis 11S sind vergrößerte Schnittansichten eines Beispiels eines Verfahrens zum Herstellen des SiC-Halbleiterbauteils 1, das in 1 gezeigt ist. Die 11A bis 11S sind vergrößerte Ansichten der Region, die 8 entspricht.
  • Zunächst wird unter Bezugnahme auf 11A ein SiC-Wafer 111 vom n+-Typ bereitgestellt bzw. vorbereitet, bei dem es sich um eine Basis der Drain-Region 6 (SiC-Halbleitersubstrat 7) handeln soll. Als Nächstes wird eine SiC-Epitaxialschicht 112, bei der es sich um eine Basis der Drift-Region 8 (SiC-Epitaxialschicht 9) handeln soll, auf einer Hauptfläche des SiC-Wafers 111 gebildet. Die SiC-Epitaxialschicht 112 wird durch ein Epitaxialwachstumsverfahren auf der Hauptfläche des SiC-Wafers 111 gebildet.
  • Bei diesem Schritt wird die SiC-Epitaxialschicht 112 gebildet, die die Hochkonzentrationsregion 10 und die Niedrigkonzentrationsregion 11 aufweist, und zwar durch Einstellen einer Dotiermenge einer Verunreinigung vom n-Typ. Die SiC-Halbleiterschicht 2, die die Drain-Region 6 und die Drift-Region 8 beinhaltet, wird hierdurch gebildet. Nachstehend wird eine Beschreibung vorgenommen unter Verwendung der SiC-Halbleiterschicht 2, der ersten Hauptfläche 3 und der zweiten Hauptfläche 4.
  • Als Nächstes wird unter Bezugnahme auf 11B die Körperregion 41 vom p-Typ in einem Flächenschichtabschnitt der ersten Hauptfläche 3 gebildet. Die Körperregion 41 wird in einer gesamten Fläche des Flächenschichtabschnittes der ersten Hauptfläche 3 gebildet. Die Körperregion 41 wird gebildet durch Einführen einer Verunreinigung vom p-Typ in die erste Hauptfläche 3. Als Nächstes wird eine Source-Region 42 vom n+-Typ in einem Flächenschichtabschnitt der Körperregion 41 gebildet. Die Source-Region 42 wird in einer Region des Flächenschichtabschnittes der Körperregion 41 gebildet, in der die Kanäle des MISFET zu bilden sind. Die Source-Region 42 wird gebildet durch Einführen einer Verunreinigung vom n-Typ in den Flächenschichtabschnitt der Körperregion 41.
  • Als Nächstes wird unter Bezugnahme auf 11C eine harte Maske 113 mit einem vorbestimmten Muster auf der ersten Hauptfläche 3 gebildet. Die harte Maske 113 weist eine Vielzahl von Öffnungen 114 auf, die Regionen der ersten Hauptfläche 3 freilegen, in denen die Gate-Gräben 21, die Source-Gräben 31 und die äußere Region 13 zu bilden sind. Die harte Maske 113 kann Siliciumoxid aufweisen. Die harte Maske 113 kann durch ein CVD-(chemische Dampfabscheidungs)-Verfahren oder durch ein Wärmeoxidationsbehandlungsverfahren gebildet werden. In diesem Schritt wird die harte Maske 113 durch ein Wärmeoxidationsbehandlungsverfahren gebildet.
  • Als Nächstes werden unnötige Abschnitte der SiC-Epitaxialschicht 112 durch ein Ätzverfahren über die harte Maske 113 entfernt. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trocken-Ätzverfahren. Die Gate-Gräben 21 und die Source-Gräben 31 werden hierdurch in der aktiven Region 12 gebildet. Auch wird die äußere Region 13 gebildet, die in Bezug auf die aktive Region 12 hin zu der Seite der zweiten Hauptfläche 4 zurückversetzt ist. Die harte Maske 113 wird anschließend entfernt.
  • Als Nächstes wird unter Bezugnahme auf 11D eine Maske 115, die ein vorbestimmtes Muster hat, auf der ersten Hauptfläche 3 gebildet. Die Maske 115 weist eine Vielzahl von Öffnungen 116 auf, die die Source-Gräben 31 und die äußere Region 13 freilegen. Bei diesem Schritt hat die Maske 115 eine laminierte Struktur, die eine Polysilicium-Schicht 117 und eine Isolierschicht 118 beinhaltet. Die Isolierschicht 118 weist Siliciumoxid auf. Die Polysilicium-Schicht 117 kann durch ein CVD-Verfahren gebildet werden. Die Isolierschicht 118 kann durch ein CVD-Verfahren oder durch ein Wärmeoxidationsbehandlungsverfahren gebildet werden. In diesem Schritt wird die Isolierschicht 118 durch ein Wärmeoxidationsbehandlungsverfahren gebildet, das an der Polysilicium-Schicht 117 durchgeführt wird.
  • Als Nächstes werden unnötige Abschnitte der SiC-Epitaxialschicht 112 über die Maske 115 durch ein Ätzverfahren entfernt. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trocken-Ätzverfahren. Die Source-Gräben 31 und die äußere Region 13 werden hierdurch weiter hin zu der zweiten Hauptfläche 4 ausgegraben.
  • Als Nächstes werden unter Bezugnahme auf 11E die Tiefwannenregionen 44, die Umfangsrandwannenregionen 45 und die äußere Wannenregion 56 in Flächenschichtabschnitten der ersten Hauptfläche 3 gebildet. Die Tiefwannenregionen 44, die Umfangsrandwannenregionen 45 und die äußere Wannenregion 56 werden durch Einführen einer Verunreinigung vom p-Typ in die erste Hauptfläche 3 gebildet. Die Verunreinigung vom p-Typ wird in die äußere Hauptfläche 52 über eine Ionenimplantierungsmaske eingeführt. Die Verunreinigung vom p-Typ kann in die äußere Hauptfläche 52 über die Maske 115 eingeführt werden, und zwar zusätzlich zu der Ionenimplantierungsmaske.
  • Als Nächstes werden die Vielzahl von FL-Regionen 58 (bzw. wird die FL-Struktur 57) in Flächenschichtabschnitten der ersten Hauptfläche 3 (äußere Hauptfläche 52) gebildet. Die Vielzahl von FL-Strukturen 57 werden gebildet durch Einführen einer Verunreinigung vom p-Typ in die erste Hauptfläche 3. Die Verunreinigung vom p-Typ wird in die äußere Hauptfläche 52 über eine Ionenimplantierungsmaske eingeführt.
  • Als Nächstes werden unter Bezugnahme auf 11F die Kontaktregionen 43 und die Dioden-Region 55 in Flächenschichtabschnitten der ersten Hauptfläche 3 gebildet. Die Kontaktregionen 43 und die Dioden-Region 55 werden gebildet durch Einführen einer Verunreinigung vom p-Typ in die erste Hauptfläche 3. Die Verunreinigung vom p-Typ wird in die erste Hauptfläche 3 über eine Ionenimplantierungsmaske eingeführt.
  • Als Nächstes wird unter Bezugnahme auf 11G eine Basis-Isolierschicht 119 auf der ersten Hauptfläche 3 gebildet, die die Basis sein soll für die Gate-Isolierschichten 22, die Source-Isolierschichten 32 und die äußere Isolierschicht 61. Die Basis-Isolierschicht 119 kann Siliciumoxid enthalten.
  • Die Basis-Isolierschicht 119 kann durch ein CVD-Verfahren oder durch ein Wärmeoxidationsbehandlungsverfahren gebildet werden. Von der Basis-Isolierschicht 119 werden Abschnitte, die die Seitenwände der Gate-Gräben 21 bedecken, und Abschnitte, die die Seitenwände der Source-Gräben 31 bedecken, dünner gebildet als andere Abschnitte. Auch werden von der Basis-Isolierschicht 119 Abschnitte, die die Öffnungsrandabschnitte der Gate-Gräben 21 bedecken, und Abschnitte, die die Öffnungsrandabschnitte der Source-Gräben 31 bedecken, dicker als andere Abschnitte gebildet.
  • Die Basis-Isolierschicht 119, die eine derartige Struktur hat, wird gebildet durch Einstellen von Bedingungen bzw. Randbedingungen des CVD-Verfahrens oder des Wärmeoxidationsbehandlungsverfahrens. Beispielsweise sollten vorbestimmte Randbedingungen, wie eine Gasströmungsrate, ein Gastyp, ein Gasverhältnis, eine Gasversorgungszeit, eine Temperatur, etc., des CVD-Verfahrens oder des Wärmeoxidationsbehandlungsverfahrens eingestellt werden.
  • Als Nächstes wird unter Bezugnahme auf 11H eine erste Polysilicium-Schicht 120, die eine Basis sein soll für die Gate-Elektroden 23, die Gate-Verdrahtung 28 und die Source-Elektroden 33, auf der ersten Hauptfläche 3 gebildet. Die erste Polysilicium-Schicht 120 füllt die Gate-Gräben 21 und die Source-Gräben 31 und bedeckt die erste Hauptfläche 3.
  • Die erste Polysilicium-Schicht 120 kann durch ein CVD-Verfahren gebildet werden. Das CVD-Verfahren kann ein LP-CVD-(Niedrigdruck-CVD)-Verfahren sein. Die erste Polysilicium-Schicht 120 ist aus einem leitfähigen Polysilicium aufgebaut, dem Leitfähigkeit mittels einer Verunreinigung vom p-Typ erteilt ist. Die Verunreinigung vom p-Typ kann in die erste Polysilicium-Schicht 120 zur gleichen Zeit wie das CVD-Verfahren dotiert werden oder kann separat nach dem CVD-Verfahren dotiert werden.
  • Als Nächstes werden unter Bezugnahme auf 11I nicht notwendige Abschnitte der ersten Polysilicium-Schicht 120 entfernt. Die nicht notwendigen Abschnitte der ersten Polysilicium-Schicht 120 werden entfernt bis die Basis-Isolierschicht 119 freiliegt. Die nicht notwendigen Abschnitte der ersten Polysilicium-Schicht 120 können durch ein Ätzverfahren entfernt werden. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Die Gate-Elektroden 23, die Gate-Verdrahtung 28 und die Source-Elektroden 33 werden hierdurch gebildet.
  • Bei diesem Schritt verbleibt ein Abschnitt der ersten Polysilicium-Schicht 120 in einem Zustand, bei dem er an den aktiven Seitenwänden 54 angebracht ist. Die Seitenwandstruktur 62, die den Abschnitt der ersten Polysilicium-Schicht 120 beinhaltet, wird hierdurch gebildet. Die Seitenwandstruktur 62 ist selbstausrichtend in Bezug auf die aktive Hauptfläche 51 gebildet.
  • Als Nächstes wird unter Bezugnahme auf 11J eine Resist-Maske 121 mit einem vorbestimmten Muster auf der ersten Hauptfläche 3 gebildet. Die Resist-Maske 121 hat Öffnungen 122, die die Source-Gräben 31, Abschnitte der Source-Regionen 42 und die Kontaktregionen 43 freilegt, und bedeckt Regionen neben diesen.
  • Als Nächstes werden unnötige Abschnitte der Source-Isolierschichten 32 und unnötige bzw. nicht notwendige Abschnitte der Source-Elektroden 33 durch ein Ätzverfahren über die Resist-Maske 121 entfernt. Bei diesem Schritt werden auch Abschnitte der SiC-Epitaxialschicht 112 entfernt. Die Source-Gräben 31, die jeweils den ersten Grabenabschnitt 34 und den zweiten Grabenabschnitt 35 haben, werden hierdurch gebildet. Ferner werden die Seitenwandfensterabschnitte 36, die die ersten Grabenabschnitte 34 der Source-Gräben 31 freilegen, in der Source-Isolierschicht 32 gebildet. Die Resist-Maske 121 wird anschließend entfernt.
  • Als Nächstes wird unter Bezugnahme auf 11K eine zweite Polysilicium-Schicht 123, bei der es sich um eine Basis handeln soll für die Source-Elektroden 33, auf der ersten Hauptfläche 3 gebildet. Die zweite Polysilicium-Schicht 123 füllt die ersten Grabenabschnitte 34 der Source-Gräben 31 und bedeckt die erste Hauptfläche 3.
  • Die zweite Polysilicium-Schicht 123 kann durch ein CVD-Verfahren gebildet sein. Das CVD-Verfahren kann ein LP-CVD-(Niedrigdruck-CVD)-Verfahren sein. Die zweite Polysilicium-Schicht 123 ist aus einem leitfähigen Polysilicium aufgebaut, dem durch eine Verunreinigung vom p-Typ Leitfähigkeit erteilt bzw. vermittelt ist. Die Verunreinigung vom p-Typ kann in die zweite Polysilicium-Schicht 123 zur gleichen Zeit wie das CVD-Verfahren dotiert werden, oder kann separat nach dem CVD-Verfahren dotiert werden.
  • Als Nächstes werden unter Bezugnahme auf 11L nicht notwendige Abschnitte der zweiten Polysilicium-Schicht 123 entfernt. Die nicht notwendigen Abschnitte der zweiten Polysilicium-Schicht 123 werden entfernt, bis die erste Hauptfläche 3 freigelegt ist. Die nicht notwendigen Abschnitte der zweiten Polysilicium-Schicht 123 können durch ein Ätzverfahren entfernt werden. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Die Source-Elektroden 33 werden hierdurch erneut gebildet.
  • Bei diesem Schritt verbleibt ein Abschnitt der zweiten Polysilicium-Schicht 123 in einem Zustand, bei dem sie an den aktiven Seitenwänden 54 angebracht ist. Die Seitenwandstruktur 62, die den Abschnitt der zweiten Polysilicium-Schicht 123 beinhaltet, wird hierdurch gebildet. Die Seitenwandstruktur 62 wird selbstausrichtend in Bezug auf die aktive Hauptfläche 51 gebildet.
  • Als Nächstes wird unter Bezugnahme auf 11M eine Metallschicht 124, die die Gate-Elektroden 23, die Gate-Verdrahtung 28 und die Source-Elektroden 33 bedeckt, auf der ersten Hauptfläche 3 gebildet. Die Metallschicht 124 beinhaltet ein Metallmaterial, das dazu in der Lage ist, mit dem Polysilicium vom p-Typ zu policidieren („polyciding“). Die Metallschicht 124 kann wenigstens eines von Mo, W, Ni, Co und Ti beinhalten. Die Metallschicht 124 kann durch ein CVD-Verfahren, ein Sputter-Verfahren und/oder ein DampfabscheidungsVerfahren gebildet werden.
  • Als Nächstes werden Polycid-Schichten vom p-Typ in Flächenschichtabschnitten der Gate-Elektroden 23, einem Flächenschichtabschnitt der Gate-Verdrahtung 28 und Flächenschichtabschnitten der Source-Elektrode bzw. Source-Elektroden 33 gebildet, und zwar durch Durchführen eines Wärmebehandlungsverfahrens an der Metallschicht 124. Das Wärmebehandlungsverfahren kann ein RTA-(schnelles Wärmetemper)-Verfahren („rapid thermal annealing“) sein. Die Polycid-Schichten vom p-Typ, die wenigstens eines von TiSi, TiSi2, NiSi, CoSi, CoSi2, MoSi2 und WSi2 beinhalten, werden hierdurch gebildet. Die erste Niedrigwiderstandsschicht 29 und die zweiten Niedrigwiderstandsschichten 40 werden durch die Polycid-Schichten vom p-Typ gebildet.
  • Als Nächstes werden unter Bezugnahme auf 11N nichtreagierte Abschnitte („unreacted portions“) der Metallschicht 124 entfernt. Die nicht-reagierten Abschnitte der Metallschicht 124 können durch ein Ätzverfahren entfernt werden. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein.
  • Wenn die erste Niedrigwiderstandsschicht 29 und die zweiten Niedrigwiderstandsschichten 40 TiSi oder CoSi beinhalten, kann ein Wärmebehandlungsverfahren erneut auf die erste Niedrigwiderstandsschicht 29 und die zweiten Niedrigwiderstandsschichten 40 angewendet werden, und zwar nach dem Entfernen der nicht-reagierten Abschnitte der Metallschicht 124. Das Wärmebehandlungsverfahren, das an der ersten Niedrigwiderstandsschicht 29 und den zweiten Niedrigwiderstandsschichten 40 durchzuführen ist, kann ein RTA-Verfahren sein. Das TiSi kann hierdurch zu TiSi2 modifiziert werden, und das CoSi kann zu CoSi2 modifiziert werden.
  • Als Nächstes wird unter Bezugnahme auf 11O die Zwischenschicht-Isolierschicht 63 auf der ersten Hauptfläche 3 gebildet. Die Zwischenschicht-Isolierschicht 63 bedeckt die aktive Region 12 und die äußere Region 13 insgesamt. Die Zwischenschicht-Isolierschicht 63 beinhaltet die erste Isolierschicht 64 und die zweite Isolierschicht 65. Die erste Isolierschicht 64 ist aus einer USG-Schicht aufgebaut. Die zweite Isolierschicht 65 ist aus einer BPSG-Schicht aufgebaut. Die erste Isolierschicht 64 und die zweite Isolierschicht 65 können durch ein CVD-Verfahren gebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 11P eine Resist-Maske 125, die ein vorbestimmtes Muster hat, auf der Zwischenschicht-Isolierschicht 63 gebildet. Die Resist-Maske 125 weist eine Vielzahl von Öffnungen 126 auf, die Regionen freilegen, bei denen das Gate-Loch 66, die Source-Löcher 67, das Dioden-Loch 68 und das Verankerungsloch 102 zu bilden sind.
  • Als Nächstes werden nicht notwendige Abschnitte der Zwischenschicht-Isolierschicht 63 durch ein Ätzverfahren über die Resist-Maske 125 entfernt. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trocken-Ätzverfahren. Das Gate-Loch 66, die Source-Löcher 67, das Dioden-Loch 68 und das Verankerungsloch 102 werden hierdurch gebildet.
  • Hiernach kann an der Zwischenschicht-Isolierschicht 63 ein Wärmebehandlungsverfahren durchgeführt werden. Der Öffnungsrandabschnitt des Gate-Lochs 66, die Öffnungsrandabschnitte der Source-Löcher 67, der Öffnungsrandabschnitt des Dioden-Lochs 68 und der Öffnungsrandabschnitt des Verankerungslochs 102 werden hierdurch in gekrümmte Formen abgerundet bzw. rundlich ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 11Q eine Basis-Barriereschicht 127, bei der es sich um eine Basis der ersten Barriereschicht 76 und der zweiten Barriereschicht 87 handeln soll, auf der Zwischenschicht-Isolierschicht 63 gebildet. Die Basis-Barriereschicht 127 weist eine laminierte Struktur einschließlich einer Ti-Schicht und einer TiN-Schicht auf, die ausgehend von der Seite der Zwischenschicht-Isolierschicht 63 in dieser Reihenfolge laminiert sind. Die Ti-Schicht und die TiN-Schicht können jeweils durch ein Sputter-Verfahren gebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 11R eine Basis-Hauptkörperschicht 128, bei der es sich um eine Basis der ersten Hauptkörperschicht 77 und der zweiten Hauptkörperschicht 88 handeln soll, auf der Basis-Barriereschicht 127 gebildet. Die Basis-Hauptkörperschicht 128 weist wenigstens eine Schicht aus einer reinen Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht auf. Die Basis-Hauptkörperschicht 128 kann durch ein Sputter-Verfahren gebildet werden.
  • Als Nächstes werden nicht notwendige Abschnitte der laminierten Struktur, die die Basis-Barriereschicht 127 und die Basis-Hauptkörperschicht 128 beinhaltet, durch ein Ätzverfahren über eine (nicht gezeigte) Resist-Maske entfernt. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trocken-Ätzverfahren. Die Gate-Hauptflächenelektrode 71 und die Source-Hauptflächenelektrode 81 werden hierdurch gebildet.
  • Als Nächstes wird die Isolierschicht 91 auf der Zwischenschicht-Isolierschicht 63 gebildet. Die Isolierschicht 91 hat die laminierte Struktur, die die Passivierungsschicht 94 und die Harzschicht 95 beinhaltet. Die Passivierungsschicht 94 kann durch ein CVD-Verfahren gebildet werden. Die Harzschicht 95 kann durch Beschichten der Passivierungsschicht 94 mit einem lichtempfindlichen Harz gebildet werden. Als Nächstes wird die Harzschicht 95 selektiv freigelegt bzw. belichtet und hiernach entwickelt. Die zweite Gate-Öffnung 98, die zweite Source-Öffnung 99 und die Trennstraße DS werden hierdurch in der Harzschicht 95 gebildet.
  • Als Nächstes werden Abschnitte der Passivierungsschicht 94, die an der zweiten Gate-Öffnung 98, der zweiten Source-Öffnung 99 und der Trennstraße DS freiliegen, entfernt. Die nicht notwendigen Abschnitte der Passivierungsschicht 94 können durch ein Ätzverfahren über die Harzschicht 95 entfernt werden. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein.
  • Die erste Gate-Öffnung 96, die erste Source-Öffnung 97 und die Trennstraße DS werden hierdurch in der Passivierungsschicht 94 gebildet. Die erste Gate-Öffnung 96 grenzt die Gate-Pad-Öffnung 92 ab, und zwar zusammen mit der Gate-Öffnung 98. Die erste Source-Öffnung 97 grenzt die Source-Pad-Öffnung 93 ab, und zwar zusammen mit der zweiten Source-Öffnung 99.
  • Als Nächstes wird unter Bezugnahme auf 11S die Drain-Elektrode 105 an der zweiten Hauptfläche 4 gebildet. Die Drain-Elektrode 105 beinhaltet eine aus einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht und einer Al-Schicht. Die Ti-Schicht, die Ni-Schicht, die Pd-Schicht, die Au-Schicht, die Ag-Schicht und/oder die Al-Schicht können durch ein Sputter-Verfahren, ein Dampfabscheidungsverfahren, ein CVD-Verfahren und/oder ein Plattierungs-Verfahren gebildet werden.
  • Die zweite Hauptfläche 4 kann vor dem Schritt des Bildens der Drain-Elektrode 105 geschliffen werden. Die SiC-Halbleiterschicht 2 kann hierdurch auf eine gewünschte Dicke dünner gemacht werden. Ferner kann eine Temper-Behandlung bzw. Glühbehandlung („annealing treatment“) durch ein Laserbestrahlungsverfahren an der geschliffenen zweiten Hauptfläche 4 durchgeführt werden.
  • Anschließend wird die SiC-Halbleiterschicht 2 entlang der Trennstraße DS getrennt bzw. geschnitten. Eine Vielzahl von SiC-Halbleiterbauteilen 1 wird hierdurch aus einem einzelnen SiC-Wafer 111 ausgeschnitten bzw. herausgetrennt. Das SiC-Halbleiterbauteil 1 wird durch Schritte gebildet, die die obigen Schritte beinhalten.
  • 12 ist eine vergrößerte Ansicht einer Region entsprechend 8 und ist ein Diagramm, das teilweise ein SiC-Halbleiterbauteil 131 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Nachstehend sind Strukturen, die den Strukturen entsprechen, die in Bezug auf das SiC-Halbleiterbauteil 1 beschrieben worden sind, mit den gleichen Bezugszeichen versehen, und eine Beschreibung hiervon wird weggelassen.
  • Unter Bezugnahme auf 12 haben bei dieser Ausführungsform die Source-Isolierschichten 32 jeweils einen Bodenwand-Fensterabschnitt 132, der die Bodenwand des entsprechenden Source-Grabens 31 freilegt. Bei dieser Ausführungsform legt der Bodenwand-Fensterabschnitt 132 einen zentralen Abschnitt der Bodenwand mit Abständen von den Seitenwänden des Source-Grabens 31 frei. Der Bodenwand-Fensterabschnitt 132 kann die Seitenwände und die Bodenwand des Source-Grabens 31 auf der Bodenwandseite des Source-Grabens 31 freilegen.
  • Bei dieser Ausführungsform hat die Bodenwand des Source-Grabens 31 eine Ausnehmung 133, die hin zu der Seite der zweiten Hauptfläche 4 ausgenommen bzw. zurückversetzt ist. Die Ausnehmung 133 legt den zentralen Abschnitt der Bodenwand mit Abständen von den Seitenwänden des Source-Grabens 31 frei. Der Bodenwand-Fensterabschnitt 132 steht in Verbindung mit der Ausnehmung 133.
  • Die Source-Elektroden 33 haben jeweils einen Bodenwand-Kontaktabschnitt 134 in Kontakt mit der Bodenwand (Ausnehmung 133) des Source-Grabens 31, und zwar freigelegt an dem Bodenwand-Fensterabschnitt 132. Ein Abschnitt von jeder Kontaktregion 43, der die Bodenwand des Source-Grabens 31 bedeckt, ist elektrisch mit dem Bodenwand-Kontaktabschnitt 134 der entsprechenden Source-Elektrode 33 verbunden.
  • Jede Tiefwannenregion 44 beinhaltet Abschnitte, die elektrisch mit dem Bodenwand-Kontaktabschnitt 134 der entsprechenden Source-Elektrode 33 verbunden sind, und zwar über die Kontaktregionen 43 an der Bodenwand des entsprechenden Source-Grabens 31. Jede Tiefwannenregion 44 beinhaltet einen Abschnitt, der elektrisch mit dem Bodenwand-Kontaktabschnitt 134 der Source-Elektrode 33 verbunden ist, und zwar an der Bodenwand des Source-Grabens 31.
  • Bei dem oben beschriebenen SiC-Halbleiterbauteil 131 lassen sich die gleichen Wirkungen aufzeigen wie jene Wirkungen, die für das SiC-Halbleiterbauteil 1 beschrieben worden sind. Auch bei dem SiC-Halbleiterbauteil 131 haben die Source-Elektroden 33 jeweils den Seitenwandkontaktabschnitt 39, der an dem Seitenwandfensterabschnitt 36 freiliegt, und haben den Bodenwand-Kontaktabschnitt 134, der an dem Bodenwand-Fensterabschnitt 132 freiliegt. Die Kontaktregionen 43 sind elektrisch mit den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 an den Öffnungsseiten der Source-Gräben 31 verbunden und sind elektrisch mit den Bodenwand-Kontaktabschnitten 134 der Source-Elektroden 33 an den Bodenwandseiten der Source-Gräben 31 verbunden.
  • Wenn eine negative Drain-Source-Spannung VGS über die Source-Elektroden 33 und die Drain-Elektrode 105 angelegt wird, führt der MISFET einen Betrieb im dritten Quadranten („thirdquadrant operation“) durch. In dem Betrieb im dritten Quadranten fließt ein Vorwärtsstrom durch die Diode mit pn-Übergang, die durch die Körperregion 41 (Tiefwannenregionen 44) gebildet ist. Der Vorwärtsstrom fließt von den Source-Elektroden 33 hin zu der Drain-Elektrode 105 und ist folglich in Bezug auf den MISFET ein Umkehrstrom bzw. Sperrstrom („reverse current“).
  • Der Vorwärtsstrom der Diode mit pn-Übergang fließt von den Seitenwandkontaktabschnitten 39 der Source-Elektroden 33 in die Drift-Region 8 hinein, und zwar über die Seitenwandfensterabschnitte 36, und zur gleichen Zeit fließt er von den Bodenwand-Kontaktabschnitten 134 der Source-Elektroden 33 in die Drift-Region 8 hinein, und zwar über die Bodenwand-Fensterabschnitte 132. Strompfade des Vorwärtsstroms der Diode mit pn-Übergang werden hierdurch vergrößert und ein Einschalt-Widerstand („on resistance“) kann folglich reduziert werden. Demzufolge werden die Vorwärts-Charakteristika der Diode mit pn-Übergang verbessert.
  • Bei dieser Ausführungsform wurde ein Beispiel beschrieben, bei dem die Ausnehmungen 133 der Source-Gräben 31 durch die Kontaktregionen 43 bedeckt sind. Es können jedoch Source-Gräben 31 gebildet werden, die die Ausnehmungen 133 nicht haben. Auch können Ausnehmungen 133 gebildet werden, die die Kontaktregionen 43 durchdringen. In anderen Worten können Kontaktregionen 43 gebildet werden, die Seitenwände der Ausnehmungen 133 bedecken und Bodenwände der Ausnehmungen 133 freilegen.
  • Die 13A bis 13H sind vergrößerte Schnittansichten eines Beispiels eines Verfahrens zum Herstellen des SiC-Halbleiterbauteils 131, das in 12 gezeigt ist.
  • Unter Bezugnahme auf 13A wird die SiC-Halbleiterschicht 2 in dem Zustand, bei dem die Basis-Isolierschicht 119 gebildet ist, über die Schritte der 11A bis 11G vorbereitet.
  • Als Nächstes wird unter Bezugnahme auf 13B eine Basis-Polysilicium-Schicht 135, bei der es sich um eine Basis bzw. Grundlage der Gate-Elektroden 23 und der Source-Elektroden 33 handeln soll, auf der ersten Hauptfläche 3 gebildet. Die Basis-Polysilicium-Schicht 135 wird als ein Film entlang der inneren Wände der Gate-Gräben 21, der inneren Wände der Source-Gräben 31 und der ersten Hauptfläche 3 gebildet.
  • Die Basis-Polysilicium-Schicht 135 kann durch ein CVD-Verfahren gebildet werden. Das CVD-Verfahren kann ein LP-CVD (Niedrigdruck-CVD)-Verfahren sein. Die Basis-Polysilicium-Schicht 135 ist aus einem leitfähigen Polysilicium aufgebaut, dem mittels einer Verunreinigung vom p-Typ eine Leitfähigkeit erteilt ist. Die Verunreinigung vom p-Typ kann in die Basis-Polysilicium-Schicht 135 zur gleichen Zeit wie das CVD-Verfahren dotiert werden, oder kann separat nach dem CVD-Verfahren dotiert werden.
  • Als Nächstes werden unter Bezugnahme auf 13C nicht notwendige Abschnitte der Basis-Polysilicium-Schicht 135 entfernt. Die nicht notwendigen Abschnitte der Basis-Polysilicium-Schicht 135 sind die Abschnitte, die sich parallel zu der ersten Hauptfläche 3 erstrecken. Die nicht notwendigen Abschnitte der Basis-Polysilicium-Schicht 135 können durch ein Ätzverfahren entfernt werden. Das Ätzverfahren ist vorzugsweise ein anisotropes Trocken-Ätzverfahren. Das Trocken-Ätzverfahren kann ein RIE-(reaktives Ionenätz)-Verfahren sein.
  • Abschnitte der Basis-Polysilicium-Schicht 135 verbleiben daher in einem Zustand, bei dem sie die Seitenwände der Gate-Gräben 21 bedecken und die Bodenwände der Gate-Gräben 21 freilegen. Auch verbleiben Abschnitte der Basis-Polysilicium-Schicht 135 in einem Zustand, bei dem sie die Seitenwände der Source-Gräben 31 bedecken und die Bodenwände der Source-Gräben 31 freilegen.
  • Als Nächstes wird unter Bezugnahme auf 13D eine Resist-Maske 136 mit einem vorbestimmten Muster auf der ersten Hauptfläche 3 gebildet. Die Resist-Maske 136 hat Öffnungen 137, die die Source-Gräben 31 freilegen, und bedeckt Regionen neben diesen..
  • Als Nächstes werden Abschnitte der Basis-Isolierschicht 119, die an der Polysilicium-Schicht 135 im Inneren der Source-Gräben 31 freiliegen, durch ein Ätzverfahren über die Resist-Maske 136 entfernt. Das Ätzverfahren ist vorzugsweise ein anisotropes Trocken-Ätzverfahren. Das Trocken-Ätzverfahren kann ein RIE-Verfahren sein.
  • Die Bodenwand-Fensterabschnitte 132, die die Bodenwände der Source-Gräben 31 freilegen, werden hierdurch an Abschnitten der Basis-Isolierschicht 119 gebildet, die die Bodenwände der Source-Gräben 31 bedecken. Bei diesem Schritt werden Abschnitte der SiC-Epitaxialschicht 112, die an den Bodenwand-Fensterabschnitten 132 freiliegen, ebenfalls entfernt. Die Ausnehmungen 133 in Verbindung mit den Bodenwand-Fensterabschnitten 132 werden hierdurch an den Bodenwänden der Source-Gräben 31 gebildet. Die Resist-Maske 136 wird anschließend entfernt.
  • Als Nächstes wird unter Bezugnahme auf 13E die erste Polysilicium-Schicht 120, bei der es sich um die Basis der Gate-Elektroden 23, der Gate-Verdrahtung 28 und der Source-Elektroden 33 handeln soll, auf der ersten Hauptfläche 3 gebildet. Die erste Polysilicium-Schicht 120 füllt die Gate-Gräben 21 und die Source-Gräben 31 und bedeckt die erste Hauptfläche 3. Die erste Polysilicium-Schicht 120 ist integral bzw. einstückig mit der Basis-Polysilicium-Schicht 135 im Inneren der Gate-Gräben 21 und der Source-Gräben 31 gebildet.
  • Die erste Polysilicium-Schicht 120 kann durch ein CVD-Verfahren gebildet werden. Das CVD-Verfahren kann ein LP-CVD (Niedrigdruck-CVD)-Verfahren sein. Die erste Polysilicium-Schicht 120 ist aus einem leitfähigen Polysilicium aufgebaut, dem mittels einer Verunreinigung vom p-Typ eine Leitfähigkeit erteilt ist. Die Verunreinigung vom p-Typ kann in die erste Polysilicium-Schicht 120 zu der gleichen Zeit wie das CVD-Verfahren dotiert werden, oder kann separat nach dem CVD-Verfahren dotiert werden.
  • Als Nächstes werden unter Bezugnahme auf 13F nicht notwendige Abschnitte der ersten Polysilicium-Schicht 120 entfernt. Die nicht notwendigen Abschnitte der ersten Polysilicium-Schicht 120 werden entfernt, bis die Basis-Isolierschicht 119 freiliegt. Die nicht notwendigen Abschnitte der ersten Polysilicium-Schicht 120 können durch ein Ätzverfahren entfernt werden. Das Ätzverfahren kann ein Nass-Ätzverfahren und/oder ein Trocken-Ätzverfahren sein. Die Gate-Elektroden 23, die Gate-Verdrahtung 28 und die Source-Elektroden 33 werden hierdurch gebildet.
  • Bei diesem Schritt verbleibt ein Abschnitt der ersten Polysilicium-Schicht 120 in einem Zustand, bei dem er an den aktiven Seitenwänden 54 angebracht ist. Die Seitenwandstruktur 62, die den Abschnitt der ersten Polysilicium-Schicht 120 beinhaltet, wird hierdurch gebildet. Die Seitenwandstruktur 62 wird selbstausrichtend in Bezug auf die aktive Hauptfläche 51 gebildet.
  • Anschließend werden die gleichen Schritte wie jene der 11J bis 11S durchgeführt, um das SiC-Halbleiterbauteil 131 zu bilden.
  • 14 ist eine vergrößerte Ansicht einer Region entsprechend 8 und ist ein Diagramm, das teilweise ein SiC-Halbleiterbauteil 141 gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Nachstehend sind Strukturen, die den Strukturen entsprechen, die in Bezug auf das SiC-Halbleiterbauteil 1 beschrieben worden sind, mit den gleichen Bezugszeichen versehen, und eine Beschreibung hiervon wird weggelassen.
  • Unter Bezugnahme auf 14 haben die Graben-Source-Strukturen 30 bei dieser Ausführungsform nicht die Source-Isolierschichten 32. Die Source-Elektroden 33 weisen jeweils einen ersten Seitenwandkontaktabschnitt 142, einen zweiten Seitenwandkontaktabschnitt 143 und einen Bodenwand-Kontaktabschnitt 145 im Inneren des entsprechenden Source-Grabens 31 auf.
  • Der erste Seitenwandkontaktabschnitt 142 kontaktiert die Seitenwände des ersten Grabenabschnittes 34. Der zweite Seitenwandkontaktabschnitt 143 kontaktiert die Seitenwände des zweiten Grabenabschnittes 35. Der Bodenwand-Kontaktabschnitt 145 kontaktiert die Bodenwand des Source-Grabens 31. Jede Kontaktregion 43 ist elektrisch mit dem ersten Seitenwandkontaktabschnitt 142, dem zweiten Seitenwandkontaktabschnitt 143 und dem Bodenwand-Kontaktabschnitt 145 der entsprechenden Source-Elektrode 33 verbunden.
  • Jede Tiefwannenregion 44 beinhaltet Abschnitte, die elektrisch mit dem ersten Seitenwandkontaktabschnitt 142, dem zweiten Seitenwandkontaktabschnitt 143 und dem Bodenwand-Kontaktabschnitt 145 der entsprechenden Source-Elektrode 33 verbunden sind, und zwar über die Kontaktregionen 43. Jede Tiefwannenregion 44 beinhaltet einen Abschnitt, der elektrisch mit dem ersten Seitenwandkontaktabschnitt 142, dem zweiten Seitenwandkontaktabschnitt 143 und dem Bodenwand-Kontaktabschnitt 145 der Source-Elektrode 33 verbunden ist.
  • Bei dem oben beschriebenen SiC-Halbleiterbauteil 141 lassen sich die gleichen Wirkungen wie jene Wirkungen aufzeigen, die für das SiC-Halbleiterbauteil 1 beschrieben worden sind. Bei dem SiC-Halbleiterbauteil 141 beinhalten die Source-Elektroden 33 zudem jeweils den ersten Seitenwandkontaktabschnitt 142, den zweiten Seitenwandkontaktabschnitt 143 und den Bodenwand-Kontaktabschnitt 145. Die Kontaktregionen 43 sind elektrisch mit dem ersten Seitenwandkontaktabschnitt 142, dem zweiten Seitenwandkontaktabschnitt 143 und dem Bodenwand-Kontaktabschnitt 145 der Source-Elektrode 33 verbunden.
  • Wenn eine negative Drain-Source-Spannung VGS über die Source-Elektroden 33 und die Drain-Elektrode 105 angelegt wird, führt der MISFET einen Betrieb im dritten Quadranten durch. In dem Betrieb im dritten Quadranten fließt ein Vorwärtsstrom durch die Diode mit pn-Übergang, die durch die Körperregion 41 (Tiefwannenregionen 44) gebildet ist. Der Vorwärtsstrom fließt von den Source-Elektroden 33 hin zu der Drain-Elektrode 105 und stellt folglich in Bezug auf den MISFET einen Rückwärts- bzw. Sperrstrom dar.
  • Der Vorwärtsstrom der Diode mit pn-Übergang fließt von den Seitenwandkontaktabschnitten 39 bzw. 142 der Source-Elektroden 33 in die Drift-Region 8, und zwar über die Seitenwandfensterabschnitte 36, und zur gleichen Zeit fließt er von den Bodenwand-Kontaktabschnitten 134 bzw. 145 der Source-Elektroden 33 in die Drift-Region 8, und zwar über die Bodenwand-Fensterabschnitte 132. Die Strompfade des Vorwärtsstroms der Diode mit pn-Übergang werden hierdurch vergrößert, und der Einschaltwiderstand kann folglich reduziert werden. Demzufolge können die Vorwärtscharakteristika der Diode mit pn-Übergang verbessert werden.
  • Die 15A und 15B sind vergrößerte Schnittansichten eines Beispiels eines Verfahrens zum Herstellen des SiC-Halbleiterbauteils 141, das in 14 gezeigt ist.
  • Unter Bezugnahme auf 15A wird die SiC-Halbleiterschicht 2 in dem Zustand, bei dem die erste Polysilicium-Schicht 120 in die Gate-Gräben 21 und die Source-Gräben 31 eingebettet ist, vorbereitet, und zwar über die Schritte der 11A bis 11I.
  • Als Nächstes wird unter Bezugnahme auf 15B die Resist-Maske 121 mit dem vorbestimmten Muster auf der ersten Hauptfläche 3 gebildet. Die Resist-Maske 121 hat Öffnungen 122, die die Source-Gräben 31, Abschnitte der Source-Regionen 42 und die Kontaktregionen 43 freilegen, und bedeckt Regionen neben diesen.
  • Als Nächstes werden Abschnitte der ersten Polysilicium-Schicht 120, die in die Source-Gräben 31 eingebettet sind, gesamthaft entfernt, und zwar durch ein Ätzverfahren über die Resist-Maske 121. In diesem Schritt werden auch die Source-Isolierschichten 32 gesamthaft entfernt. Auch werden bei diesem Schritt Abschnitte der SiC-Epitaxialschicht 112 entfernt. Die Source-Gräben 31, die jeweils den ersten Grabenabschnitt 34 und den zweiten Grabenabschnitt 35 haben, werden hierdurch gebildet.
  • Hiernach werden die gleichen Schritte wie jene der 11K bis 11S durchgeführt, um das SiC-Halbleiterbauteil 141 zu bilden.
  • 16 ist eine vergrößerte Ansicht einer Region entsprechend 8 und ist ein Diagramm, das teilweise ein SiC-Halbleiterbauteil 151 gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Nachstehend sind Strukturen, die den Strukturen entsprechen, die in Bezug auf das SiC-Halbleiterbauteil 1 beschrieben worden sind, mit den gleichen Bezugszeichen versehen, und eine Beschreibung hiervon wird weggelassen.
  • Bei dieser Ausführungsform beinhaltet das Source-Pad 82 die Source-Verbindungselektroden 85 und die Source-Bedeckungselektrode 86, die einstückig aus dem gleichen Metallmaterial gebildet sind. Andererseits, und zwar unter Bezugnahme auf 16, beinhaltet das Source-Pad 82 gemäß dem SiC-Halbleiterbauteil 151 die Source-Verbindungselektroden 85 und die Source-Bedeckungselektrode 86, die als separate Körper aus voneinander unterschiedlichen Metallmaterialien gebildet sind.
  • Genauer gesagt ist jede Source-Verbindungselektrode 85 aus einer Stopfen-Elektrode („plug electrode“) 152 aufgebaut. Die Stopfen-Elektrode 152 ist insbesondere aus einer Wolfram-Stopfen-Elektrode aufgebaut, die eine Barriereschicht 153 und eine Wolfram-Schicht 154 beinhaltet, die ausgehend von der Seite des Source-Loches 67 in dieser Reihenfolge laminiert sind.
  • Die Barriereschicht 153 ist als ein Film entlang einer inneren Wand des Source-Loches 67 und einer Elektrodenfläche der entsprechenden Source-Elektrode 33 gebildet. Die Barriereschicht 153 grenzt einen Ausnehmungsraum im Inneren des Source-Loches 67 ab. Die Barriereschicht 153 weist vorzugsweise eine laminierte Struktur einschließlich einer Ti-Schicht und einer TiN-Schicht auf, die ausgehend von der Innenwandseite des Source-Loches 67 in dieser Reihenfolge laminiert sind. Die Barriereschicht 153 kann eine Einzelschichtstruktur haben, die aus einer Ti-Schicht oder aus einer TiN-Schicht aufgebaut ist. Die Wolfram-Schicht 154 ist in das Source-Loch 67 über die Barriereschicht 153 eingebettet.
  • Die Source-Bedeckungselektrode 86 weist eine laminierte Struktur einschließlich der zweiten Barriereschicht 87 und der zweiten Hauptkörperschicht 88 auf. Die Source-Bedeckungselektrode 86 bedeckt die Zwischenschicht-Isolierschicht 63 und die Source-Verbindungselektroden 85. Die Source-Bedeckungselektrode 86 ist elektrisch mit den Source-Elektroden 33 über die Source-Verbindungselektroden 85 verbunden.
  • Bei dem oben beschriebenen SiC-Halbleiterbauteil 151 lassen sich die gleichen Wirkungen wie jene Wirkungen aufzeigen, die für das SiC-Halbleiterbauteil 1 beschrieben worden sind. Bei dem SiC-Halbleiterbauteil 151 sind zudem die Source-Verbindungselektroden 85, die aus den Stopfen-Elektroden 152 aufgebaut sind, in den Source-Löchern 67 eingebettet. Hierdurch kann die Öffnungsbreite der Source-Löcher 67 schmaler ausgebildet werden, und zur gleichen Zeit können die Source-Verbindungselektroden 85 geeignet in den Source-Löchern 67 mit schmaler Breite eingebettet werden. Die Source-Verbindungselektroden 85 können hierdurch geeignet mit den Source-Elektroden 33 verbunden werden. Die Struktur des SiC-Halbleiterbauteils 151 kann auch auf das SiC-Halbleiterbauteil 131 gemäß der zweiten bevorzugten Ausführungsform und auf das SiC-Halbleiterbauteil 141 gemäß der dritten bevorzugten Ausführungsform angewandt werden.
  • Die bevorzugten Ausführungsformen der vorliegenden Erfindung können in noch weiteren Ausführungsformen implementiert werden.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem die erste Niedrigwiderstandsschicht 29 und die zweiten Niedrigwiderstandsschichten 40 gebildet werden. Es kann jedoch eine Struktur angewendet werden, bei der eine von den beiden oder beide von der ersten Niedrigwiderstandsschicht 29 und den zweiten Niedrigwiderstandsschichten 40 nicht gebildet ist oder nicht gebildet werden.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem die Gate-Elektroden 23 und die Gate-Verdrahtung 28 ein Polysilicium vom p-Typ aufweisen, das mit einer Verunreinigung vom p-Typ dotiert ist. Wenn eine Zunahme der Gate-Schwellenspannung Vth jedoch nicht im Vordergrund steht, können die Gate-Elektroden 23 und die Gate-Verdrahtung 28 ein Polysilicium vom n-Typ enthalten, das mit einer Verunreinigung vom n-Typ dotiert ist, und zwar anstelle des Polysiliciums vom p-Typ.
  • In diesem Fall kann die erste Niedrigwiderstandsschicht 29 durch Silicidieren, und zwar mittels eines Metallmaterials, von Abschnitten der Gate-Elektroden 23 (Polysilicium vom n-Typ) gebildet werden, die Flächenschichtabschnitte bilden. Das heißt, die erste Niedrigwiderstandsschicht 29 kann ein Polycid vom n-Typ aufweisen. Im Falle einer derartigen Struktur kann ein Gate-Widerstand reduziert werden. Es versteht sich, dass die erste Niedrigwiderstandsschicht 29 nicht gebildet werden muss.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem die Source-Elektroden 33 gebildet werden, die ein Polysilicium vom p-Typ enthalten, das mit einer Verunreinigung vom p-Typ dotiert ist. Anstelle des Polysiliciums vom p-Typ kann jedoch ein Polysilicium vom n-Typ enthalten sein, das mit einer Verunreinigung vom n-Typ dotiert ist.
  • In diesem Fall können die zweiten Niedrigwiderstandsschichten 40 durch Silicidieren, und zwar mittels eines Metallmaterials, von Abschnitten der Source-Elektroden 33 (Polysilicium vom n-Typ) gebildet werden, die Flächenschichtabschnitte bilden. Das heißt, die zweiten Niedrigwiderstandsschichten 40 können ein Polycid vom n-Typ aufweisen. Es versteht sich, dass die zweiten Niedrigwiderstandsschichten 40 nicht gebildet werden müssen.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem die Source-Elektroden 33 gebildet werden, die Polysilicium vom p-Typ aufweisen, das mit einer Verunreinigung vom p-Typ dotiert ist. Es können jedoch Source-Elektroden 33, die jeweils aus einer laminierten Struktur aus einem Polysilicium vom p-Typ und einem Polysilicium vom n-Typ aufgebaut sind, gebildet werden, und zwar durch Bilden der ersten Polysilicium-Schicht 120, die aus einem p-Typ aufgebaut ist, und durch Bilden der zweiten Polysilicium-Schicht 123, die aus einem n-Typ aufgebaut ist.
  • In diesem Fall können die zweiten Niedrigwiderstandsschichten 40 durch Silicidieren, und zwar mittels eines Metallmaterials, von Abschnitten gebildet werden, die Flächenschichtabschnitte bilden. Das heißt, die zweiten Niedrigwiderstandsschichten 40 können ein Polycid vom n-Typ aufweisen. Es versteht sich, dass die zweiten Niedrigwiderstandsschichten 40 nicht gebildet werden müssen.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem die Isolierschicht 91 die laminierte Struktur hat, die die Passivierungsschicht 94 und die Harzschicht 95 aufweist. Die Isolierschicht 91 kann jedoch eine Einzelschichtstruktur haben, die aus der Passivierungsschicht 94 oder aus der Harzschicht 95 aufgebaut ist.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem die erste Richtung X die m-Achsenrichtung ([1-100]-Richtung) des SiC-Monokristalls ist und bei dem die zweite Richtung Y die a-Achsenrichtung ([11-20]-Richtung) des SiC-Monokristalls ist. Es kann jedoch eine Ausführungsform angewendet werden, bei der die erste Richtung X die a-Achsenrichtung ([11-20]-Richtung) des SiC-Monokristalls ist und bei der die zweite Richtung Y die m-Achsenrichtung ([1-100]-Richtung) des SiC-Monokristalls ist.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem ein MISFET als ein Beispiel eines Transistors vom Typ mit isoliertem Gate gebildet wurde. Anstelle der Drain-Region 6 vom n+-Typ kann jedoch eine Kollektor-Region vom p+-Typ angewendet werden. Bei dieser Struktur kann ein IGBT (Bipolartransistor mit isoliertem Gate) anstelle eines MISFET vorgesehen werden. In diesem Fall ist in jeder der oben beschriebenen bevorzugten Ausführungsformen die „Source“ des MISFET zu ersetzen durch einen „Emitter“ des IGBT und der „Drain“ des MISFET ist zu ersetzen durch einen „Kollektor“ des IGBT.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen kann eine Struktur angewendet werden, bei der die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte invertiert sind. Das heißt, ein Abschnitt vom p-Typ kann zu einem n-Typ gemacht werden, und ein Abschnitt vom n-Typ kann zu einem p-Typ gemacht werden.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, das die SiC-Halbleiterschicht 2 enthält, die aus einem SiC-Monokristall aufgebaut ist. In jeder der oben beschriebenen bevorzugten Ausführungsformen kann jedoch eine Si-Halbleiterschicht, die aus einem Si-Monokristall aufgebaut ist, anstelle der SiC-Halbleiterschicht 2 angewendet werden.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung mit der Nr. 2019-096289 , die am 22. Mai 2019 beim Japanischen Patentamt eingereicht wurde, und der gesamte Offenbarungsgehalt dieser Anmeldung ist vorliegend durch Bezugnahme enthalten.
  • Obgleich die bevorzugten Ausführungsformen der vorliegenden Erfindung in Detail beschrieben worden sind, handelt es sich hierbei lediglich um spezifische Beispiele, die dazu verwendet werden, um die technischen Inhalte der vorliegenden Erfindung zu verdeutlichen, und die vorliegende Erfindung sollte nicht so interpretiert werden, dass sie auf diese spezifischen Beispiele eingeschränkt ist, und der Schutzbereich der vorliegenden Erfindung ist lediglich durch die beigefügten Ansprüche eingeschränkt.
  • Bezugszeichenliste
    • 1
    SiC-Halbleiterbauteil
    2
    SiC-Halbleiterschicht
    3
    erste Hauptfläche
    21
    Gate-Graben
    22
    Gate-Isolierschicht
    23
    Gate-Elektrode
    31
    Source-Graben
    32
    Source-Isolierschicht
    33
    Source-Elektrode
    34
    erster Grabenabschnitt
    35
    zweiter Grabenabschnitt
    36
    Seitenwandfensterabschnitt
    39
    Seitenwandkontaktabschnitt
    41
    Körperregion
    42
    Source-Region
    43
    Kontaktregion
    44
    Tiefwannenregion
    67
    Source-Loch
    69
    Ausnehmung
    85
    Source-Verbindungselektrode
    91
    Isolierschicht
    131
    SiC-Halbleiterbauteil
    132
    Bodenwandfensterabschnitt
    134
    Bodenwandkontaktabschnitt
    151
    SiC-Halbleiterbauteil
    D1
    erste Tiefe von Gate-Graben
    D2
    zweite Tiefe von Source-Graben
    W1
    erste Breite von erstem Grabenabschnitt
    W2
    zweite Breite von zweitem Grabenabschnitt
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2016/006696 A1 [0003]
    • JP 2019096289 [0290]

Claims (24)

  1. SiC-Halbleiterbauteil mit: einer SiC-Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche hat; einem Source-Graben, der in der Hauptfläche gebildet ist und der eine Seitenwand und eine Bodenwand aufweist; einer Source-Elektrode, die in dem Source-Graben eingebettet ist und die einen Seitenwandkontaktabschnitt in Kontakt mit einer Region der Seitenwand des Source-Grabens aufweist, und zwar an einer Öffnungsseite des Source-Grabens; einer Körperregion eines zweiten Leitfähigkeitstyps, die in einer Region eines Flächenschichtabschnitte der Hauptfläche entlang des Source-Grabens gebildet ist; und einer Source-Region des ersten Leitfähigkeitstyps, die elektrisch mit dem Seitenwandkontaktabschnitt der Source-Elektrode in einem Flächenschichtabschnitt der Körperregion verbunden ist.
  2. SiC-Halbleiterbauteil nach Anspruch 1, wobei die Körperregion elektrisch mit dem Seitenwandkontaktabschnitt der Source-Elektrode elektrisch verbunden ist.
  3. SiC-Halbleiterbauteil nach Anspruch 1 oder 2, ferner mit: einer Isolierschicht, die die Source-Region auf der Hauptfläche bedeckt.
  4. SiC-Halbleiterbauteil nach Anspruch 3, wobei die Isolierschicht den Seitenwandkontaktabschnitt der Source-Elektrode auf der Hauptfläche bedeckt.
  5. SiC-Halbleiterbauteil nach Anspruch 3 oder 4, wobei die Isolierschicht eine gesamte Fläche der Source-Region in einer Schnittansicht bedeckt.
  6. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 3 bis 5, wobei die Isolierschicht eine gesamte Fläche der Source-Region in einer Draufsicht bedeckt.
  7. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 3 bis 6, mit: einem Source-Loch, das in der Isolierschicht gebildet ist und das die Source-Elektrode freilegt; und einer Source-Verbindungselektrode, die in dem Source-Loch eingebettet ist und die mit der Source-Elektrode verbunden ist.
  8. SiC-Halbleiterbauteil nach Anspruch 7, wobei die Source-Verbindungselektrode ein leitfähiges Material aufweist, das sich von der Source-Elektrode unterscheidet.
  9. SiC-Halbleiterbauteil nach Anspruch 7 oder 8, wobei das Source-Loch nur die Source-Elektrode freilegt und die Source-Verbindungselektrode nur mit der Source-Elektrode innerhalb des Source-Lochs verbunden ist.
  10. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 7 bis 9, wobei die Source-Elektrode eine Elektrodenfläche mit einer Ausnehmung aufweist, die hin zu der Bodenwand des Source-Grabens ausgenommen ist, und wobei das Source-Loch sich in Kommunikation bzw. in Verbindung befindet mit der Ausnehmung der Source-Elektrode.
  11. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 10, wobei die Source-Elektrode aus einem anderen leitfähigen Material als ein Metallmaterial aufgebaut ist.
  12. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 11, wobei die Source-Elektrode aus einem leitfähigen Polysilicium aufgebaut ist.
  13. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 12, wobei die Source-Elektrode aus einem leitfähigen Polysilicium vom p-Typ aufgebaut ist.
  14. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 13, wobei der Source-Graben einen ersten Grabenabschnitt, der an der Öffnungsseite mit einer ersten Breite gebildet ist, und einen zweiten Graben bzw. Grabenabschnitt aufweist, der an der Bodenwandseite mit einer zweiten Breite gebildet ist, die kleiner ist als die erste Breite, und wobei der Seitenwandkontaktabschnitt der Source-Elektrode gegenüber dem ersten Grabenabschnitt freiliegt.
  15. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 14, ferner mit: einer Kontaktregion des zweiten Leitfähigkeitstyps, die zwischen der Source-Region und dem Seitenwandkontaktabschnitt der Source-Elektrode angeordnet ist, derart, dass sie elektrisch mit dem Seitenwandkontaktabschnitt der Source-Elektrode in dem Flächenschnittabschnitt der Körperregion verbunden ist und eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps hat, die eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps der Körperregion übertrifft.
  16. SiC-Halbleiterbauteil nach Anspruch 15, wobei eine Vielzahl der Kontaktregionen mit Abständen entlang des Source-Grabens gebildet sind.
  17. SiC-Halbleiterbauteil nach Anspruch 15 oder 16, wobei die Kontaktregion zwischen der Körperregion und dem Seitenwandkontaktabschnitt der Source-Elektrode angeordnet ist.
  18. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 15 bis 17, wobei die Kontaktregion die Seitenwand und die Bodenwand des Source-Grabens bedeckt.
  19. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 15 bis 18, ferner mit: einer Tiefenwannenregion des zweiten Leitfähigkeitstyps, die entlang des Source-Grabens in einer Region unterhalb der Körperregion in einem Flächenschichtabschnitt der Hauptfläche gebildet ist und die eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps hat, die kleiner ist als die Verunreinigungskonzentration des zweiten Leitfähigkeitstyps der Kontaktregion.
  20. SiC-Halbleiterbauteil nach Anspruch 19, wobei die Tiefenwannenregion die Seitenwand und die Bodenwand des Source-Grabens bedeckt.
  21. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 20, ferner mit: einem Gate-Graben, der in der Hauptfläche gebildet ist; einer Gate-Isolierschicht, die an einer Innenwand des Gate-Grabens gebildet ist; und einer Gate-Elektrode, die über die Gate-Isolierschicht in dem Gate-Graben eingebettet ist.
  22. SiC-Halbleiterbauteil nach Anspruch 21, wobei der Gate-Graben eine erste Tiefe hat und wobei der Source-Graben eine zweite Tiefe hat, die die erste Tiefe übertrifft.
  23. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 22, ferner mit: einer Source-Isolierschicht, die einen Seitenwandfensterabschnitt aufweist, der die Seitenwand des Source-Grabens in einer Region an der Öffnungsseite des Source-Grabens freilegt und der die Seitenwand und die Bodenwand des Source-Grabens bedeckt; und wobei der Seitenwandkontaktabschnitt der Source-Elektrode die Seitenwand des Source-Grabens kontaktiert, die gegenüber dem Seitenwandfensterabschnitt freiliegt.
  24. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 22, ferner mit: einer Source-Isolierschicht, die einen Seitenwandfensterabschnitt hat, der eine Region an der Öffnungsseite des Source-Grabens an der Seitenwand des Source-Grabens freilegt, und einen Bodenwand-Fensterabschnitt hat, der die Bodenwand des Source-Grabens freilegt, und die wenigstens die Seitenwand des Source-Grabens bedeckt; und wobei die Source-Elektrode über die Source-Isolierschicht in dem Source-Graben eingebettet ist und den Seitenwandkontaktabschnitt in Kontakt mit der Seitenwand des Source-Grabens hat, der gegenüber dem Seitenwandfensterabschnitt freiliegt, und einen Bodenwand-Kontaktabschnitt in Kontakt mit der Bodenwand des Source-Grabens hat, der gegenüber dem Bodenwand-Fensterabschnitt freiliegt.
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