JP6914190B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。
特許文献１は、半導体基板と、半導体基板に形成された第１溝と、第１溝内のダミーゲート電極およびゲート電極と、半導体基板に形成されたソース用のｎ＋型半導体領域およびチャネル形成用のｐ型半導体領域と、半導体基板に形成された第２溝と、第２溝の底部のｐ＋型半導体領域と、ｎ＋型半導体領域およびｐ＋型半導体領域に接続されたソースメタルとを含む、半導体装置を開示している。
特開２００６−２０２９３１号公報
トレンチ型ＭＩＳＦＥＴでは、ゲート絶縁膜は、特許文献１に記載されているように、熱酸化によって形成されることが一般的である。
しかしながら、熱酸化のみでゲート絶縁膜を形成するやり方では、熱酸化応力によってトレンチ底部の膜厚が薄くなり易い。トレンチ底部の膜厚が薄くては、電界が集中し易いトレンチ底部の耐圧を確保することが困難であり、また、リーク電流も発生し易くなる。一方、トレンチ底部の膜厚を厚くするために熱酸化時間を長くすると、逆に、トレンチ側壁の膜厚が希望値よりも厚くなり、デバイスの特性に影響を与える恐れがある。
本発明の一実施形態は、ＭＩＳ構造の耐圧を向上できると共にリーク電流を低減でき、デバイスの静電破壊耐量（ＥＳＤ耐量）を向上させることができる半導体装置およびその製造方法を提供する。
本発明の一実施形態は、半導体層にゲートトレンチを形成する工程と、前記ゲートトレンチの内面に熱酸化膜を形成し、その後、当該熱酸化膜上に堆積絶縁膜を堆積することによって、当該堆積絶縁膜および前記熱酸化膜からなる部分を少なくとも前記ゲートトレンチの底部に有する第１絶縁膜を形成する工程と、前記第１絶縁膜の形成後、前記ゲートトレンチにゲート電極を埋設する工程と、前記ゲートトレンチの側方に、ソース層、ボディ層およびドレイン層を形成する工程とを含む、半導体装置の製造方法を提供する。
この構成によれば、少なくともゲートトレンチの底部の第１絶縁膜が熱酸化膜および熱酸化膜ではない堆積絶縁膜で形成されるので、トレンチ底部における熱酸化応力の影響を軽減することができる。これにより、トレンチ底部の第１絶縁膜を厚膜化し易くなるので、ＭＩＳ構造の耐圧を向上できると共にリーク電流を低減でき、デバイスの静電破壊耐量（ＥＳＤ耐量）を向上させることができる。
上記の方法によって製造された半導体装置は、半導体層と、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチの内面に配置された第１絶縁膜と、前記第１絶縁膜を介して前記ゲートトレンチに配置されたゲート電極と、前記ゲートトレンチの側方に配置されたソース層、ボディ層およびドレイン層とを含み、前記第１絶縁膜は、少なくとも前記ゲートトレンチの底部において前記ゲートトレンチの内面から膜厚方向に、第１部分および前記第１部分よりも膜の緻密度が低い第２部分を含んでいてもよい。
つまり、相対的に膜の緻密度が高い第１部分が熱酸化膜に由来し、第１部分よりも膜の緻密度が低い第２部分が堆積絶縁膜に由来する。第１部分と第２部分との間には、明確に定義できる膜界面が存在していても存在していなくてもよい。なお、膜の緻密度は、たとえば、共通のエッチングガスまたはエッチング液で当該絶縁膜をエッチングし、そのときのエッチングレートの差に基づいて判別することができる。
本発明の一実施形態では、前記熱酸化膜および前記堆積絶縁膜は、前記熱酸化膜の方が薄く形成される。
これにより、トレンチ底部における熱酸化応力の影響を一層軽減することができる。
本発明の一実施形態では、前記熱酸化膜が４００Å〜８００Åの厚さで形成され、前記堆積絶縁膜が２００Å〜５００Åの厚さで形成される。
本発明の一実施形態は、前記堆積絶縁膜の形成後、電極材料を前記ゲートトレンチの深さ方向途中まで埋設する工程と、前記電極材料よりも上側の前記第１絶縁膜を選択的にエッチングして除去することによってライン絶縁膜を形成する工程と、前記第１絶縁膜のエッチングによって現れた前記ゲートトレンチの露出側面を、ゲート絶縁膜で覆う工程とを含む。
この構成によれば、トレンチ側面のボディ層（チャネル形成部）に対向するゲート絶縁膜の厚さを、トレンチ底部のライン絶縁膜の厚さから切り分けて設計できるので、トレンチ底部のライン絶縁膜の厚さに関係なく、良好なチャネル特性を実現することができる。
本発明の一実施形態では、前記ゲートトレンチの露出側面は、熱酸化によって前記ゲート絶縁膜に覆われる。
この構成によれば、トレンチ側面のボディ層（チャネル形成部）に良質な膜を形成することができる。
本発明の一実施形態では、前記堆積絶縁膜は、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、またはＰＶＤ（Physical Vapor Deposition：物理気相成長）法によって形成される。
本発明の一実施形態は、前記ゲートトレンチにおいて、前記ゲート電極の下方に配置された埋め込み電極をさらに含み、前記第１絶縁膜は、前記ゲート電極を覆い、前記ゲート電極と前記埋め込み電極を絶縁分離するゲート絶縁膜と、前記埋め込み電極を覆うライン絶縁膜とを含み、前記第１絶縁膜の第１部分および前記第２部分は、前記ライン絶縁膜に設けられている。
本発明の一実施形態は、前記ゲート絶縁膜は、前記ゲートトレンチの内面から膜厚方向全体に亘って、前記第１部分と同程度の緻密度を有している。
本発明の一実施形態は、前記ゲート絶縁膜と前記ライン絶縁膜との境界部の膜厚が、前記ゲート絶縁膜の膜厚の７５％以上である。
本発明の一実施形態では、前記第１絶縁膜は、酸化シリコンからなる。
本発明の一実施形態では、前記ゲート電極は、ポリシリコンからなる。
本発明の一実施形態は、前記ゲートトレンチと間隔を空けて前記半導体層に形成されたフィールドプレートトレンチと、第２絶縁膜を介して前記フィールドプレートトレンチに配置されたフィールドプレートとをさらに含み、前記第２絶縁膜は、少なくとも前記フィールドプレートトレンチの底部において前記フィールドプレートトレンチの内面から膜厚方向に、第１部分および前記第１部分よりも膜の緻密度が低い第２部分を含む。
本発明の一実施形態は、前記フィールドプレートは、上下に絶縁分離された上部フィールドプレートおよび下部フィールドプレートを含み、前記第２絶縁膜の前記第１部分および前記第２部分は、前記第２絶縁膜の前記下部フィールドプレートを覆う部分に設けられている。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の半導体装置の断面図（Ａ−Ａ断面）である。 図３は、トレンチの部分拡大図である。 図４は、図１の半導体装置の断面図（Ｂ−Ｂ断面）である。 図５は、前記半導体装置の回路図である。 図６Ａは、前記半導体装置の製造工程の一部を示す図である。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図６Ｅは、図６Ｄの次の工程を示す図である。 図６Ｆは、図６Ｅの次の工程を示す図である。 図６Ｇは、図６Ｆの次の工程を示す図である。 図６Ｈは、図６Ｇの次の工程を示す図である。 図６Ｉは、図６Ｈの次の工程を示す図である。 図６Ｊは、図６Ｉの次の工程を示す図である。 図６Ｋは、図６Ｊの次の工程を示す図である。 図６Ｌは、図６Ｋの次の工程を示す図である。 図７Ａは、半導体装置の第２構造を示す図である。 図７Ｂは、半導体装置の第１構造を示す図である。 図８は、コンタクト深さと、ゲート閾値電圧Ｖｔｈおよびオン抵抗との相関関係の説明のための図である。 図９は、コンタクト深さとゲート閾値電圧Ｖｔｈとの相関関係の説明のための図である。 図１０は、第１構造および第３構造のオン抵抗の比較のための図である。 図１１は、第１構造および第３構造のアバランシェ耐量の比較のための図である。 図１２は、第２構造および第３構造の耐圧の比較のための図である。 図１３は、第２構造および第３構造のＥＳＤ耐量の比較のための図である。 図１４は、第２構造および保護ダイオードの耐圧の比較のための図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、本発明の半導体層の一例としての半導体基板２を有している。半導体基板２は、平面視四角形状である。半導体基板２の表面には、たとえば金属材料（Ａｌ等）からなる電極膜３が形成されている。電極膜３は、ソースメタル４およびゲートメタル５を含んでいてもよい。ソースメタル４が半導体基板２の中央部のほぼ全域を覆うように形成され、ゲートメタル５が半導体基板２の周縁部に形成されている。ソースメタル４およびゲートメタル５は、パッシベーション膜６２で覆われている。ソースメタル４およびゲートメタル５の一部は、それぞれ、ソースパッド６およびゲートパッド７として、パッシベーション膜６２から露出している。ボンディングワイヤ等（図示せず）の接合部材は、当該ソースパッド６およびゲートパッド７に接合されてもよい。
ソースメタル４とゲートメタル５との間には、電極膜３の材料が選択的に除去された境界部８が設定されている。境界部８は、図１に示すようにゲートメタル５を取り囲んでいてもよいし、ゲートメタル５の周縁の一部に沿う直線状であってもよい。
半導体基板２上には、ＭＩＳＦＥＴの単位セルが多数形成されたアクティブ領域９と、アクティブ領域９以外の非アクティブ領域１０とが設定されていてもよい。アクティブ領域９は、ソースメタル４のソースパッド６の下方領域に配置されていてもよい。一方、非アクティブ領域１０は、ゲートメタル５の下方領域および当該領域から境界部８を跨ってソースメタル４のソースパッド６外の下方領域まで延びていてもよい。
次に、アクティブ領域９および非アクティブ領域１０の断面構造について説明する。
図２は、図１の半導体装置１の断面図（Ａ−Ａ断面）であって、アクティブ領域９の断面を示している。図３は、トレンチ１１，１２の部分拡大図である。なお、図３では、説明に必要な構成要素のみを示している。
半導体装置１は、半導体基板２を含む。半導体基板２は、たとえば、シリコン基板であってよい。半導体基板２は、ベース基板と、当該ベース基板上のエピタキシャル層を含んでいてもよい。
半導体基板２には、ゲートトレンチ１１およびフィールドプレートトレンチ１２が形成されている。たとえば、複数のゲートトレンチ１１がストライプ状に形成されており、隣り合うゲートトレンチ１１の間にＭＩＳＦＥＴの単位セル１３が定義されている。フィールドプレートトレンチ１２は、各単位セル１３に一つずつ、ゲートトレンチ１１に平行に形成されていてもよい。ゲートトレンチ１１とフィールドプレートトレンチ１２は、同じ深さを有している。フィールドプレートトレンチ１２を挟んで隣り合うゲートトレンチ１１のピッチＰ１は、たとえば、１．０μｍ〜３．０μｍであってよい。また、ゲートトレンチ１１とフィールドプレートトレンチ１２とのピッチＰ２は、たとえば、０．４μｍ〜２．０μｍであってよい。
各単位セル１３には、ｎ＋型ソース層１４、ｐ−型ボディ層１５およびｎ−型ドレイン層１６等の不純物領域が形成されている。ｎ＋型ソース層１４、ｐ−型ボディ層１５およびｎ−型ドレイン層１６は、半導体基板２の表面から裏面へ向かう厚さ方向に、この順に整列して配置されている。これにより、ゲートトレンチ１１およびフィールドプレートトレンチ１２の双方の側面には、各開口端から順にｎ＋型ソース層１４、ｐ−型ボディ層１５およびｎ−型ドレイン層１６が露出している。ｎ−型ドレイン層１６は、ゲートトレンチ１１およびフィールドプレートトレンチ１２の下方領域にも広がっており、ＭＩＳＦＥＴのドリフト層を構成している。
各不純物領域の濃度について補足する。ｎ＋型ソース層１４の不純物濃度は、たとえば、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３であり、ｐ−型ボディ層１５の不純物濃度は、たとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であり、ｎ−型ドレイン層１６の不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。
ゲートトレンチ１１の内面には、ゲート絶縁膜１７が形成されており、このゲート絶縁膜１７を介して、ゲートトレンチ１１にはゲート電極１８が埋設されている。ゲート絶縁膜１７は、たとえば酸化シリコンからなり、ゲート電極１８は、たとえばポリシリコンからなる。
ゲート電極１８は、ゲートトレンチ１１の側面のｐ−型ボディ層１５にチャネルを形成するための電極であり、ゲート絶縁膜１７を介して、ｎ＋型ソース層１４、ｐ−型ボディ層１５およびｎ−型ドレイン層１６に対向している。
この実施形態では、ゲートトレンチ１１においてゲート電極１８の下方に、埋め込み電極２１が埋設されている。埋め込み電極２１とゲート電極１８とは、ゲート絶縁膜１７の底部１９によって上下に絶縁分離されている。埋め込み電極２１は、たとえばポリシリコンからなる。また、埋め込み電極２１とゲートトレンチ１１の内面との間には、たとえば酸化シリコンからなる、ライン絶縁膜２３が介在されている。ライン絶縁膜２３は、ゲートトレンチ１１の内面に沿って形成され、その上端においてゲート絶縁膜１７と一体化されている。埋め込み電極２１は、ゲート絶縁膜１７（底部１９）およびライン絶縁膜２３で覆われることによって、外部から電気的にフローティングされていてもよいし、ソースメタル４と同電位（グランド電位）であってもよい。なお、この実施形態では、ゲート絶縁膜１７およびライン絶縁膜２３を合せたものが、本発明の第１絶縁膜の一例として示されている。
図３に示すように、ライン絶縁膜２３は、ゲートトレンチ１１の内面から膜厚方向に、第１部分２４および第１部分２４よりも膜の緻密度が低い第２部分２５を含んでいてもよい。第１部分２４と第２部分２５との間には、明確に定義できる膜界面が存在していてもよいし、存在していなくてもよい。図３では、仮想界面２６を破線で示している。なお、膜の緻密度は、たとえば、共通のエッチングガスまたはエッチング液で当該ライン絶縁膜２３をエッチングし、そのときのエッチングレートの差に基づいて判別することができる。たとえば、酸化シリコンからなるライン絶縁膜２３については、フッ酸（ＨＦ）を使用すればよい。
一方、ゲート絶縁膜１７は、ゲートトレンチ１１の内面から膜厚方向全体に亘って、ライン絶縁膜２３の第１部分２４と同程度の緻密度を有していてもよい。また、ゲート絶縁膜１７は、ゲートトレンチ１１の開口端まで延び、さらに、半導体基板２の表面に形成されていてもよい。
ライン絶縁膜２３の膜厚ｔ１は、ゲート絶縁膜１７の膜厚ｔ２よりも厚くてもよい。たとえば、ライン絶縁膜２３の底部の膜厚ｔ１が５０ｎｍ〜１５０ｎｍであり、ゲート絶縁膜１７の膜厚ｔ２が２０ｎｍ〜１００ｎｍであってもよい。また、ゲート絶縁膜１７とライン絶縁膜２３との境界部２７の膜厚ｔ３は、ゲート絶縁膜１７の膜厚ｔ２の７５％以上であってもよく、たとえば、１５ｎｍ〜１５０ｎｍであってもよい。
フィールドプレートトレンチ１２の内面には、絶縁膜２８が形成されており、この絶縁膜２８を介して、フィールドプレートトレンチ１２には本発明の上部フィールドプレートの一例としてのフィールドプレート２９が埋設されている。絶縁膜２８は、たとえば酸化シリコンからなり、フィールドプレート２９は、たとえばポリシリコンからなる。
このフィールドプレート２９は、後述するようにソースメタル４と電気的に接続され、ソース電位とされる。したがって、ドレイン側に負のバイアス電圧が印加（逆バイアス）され、かつ拡散電流が少数キャリア注入と高い逆回復電荷Ｑｒｒを生じる第３象限（ドレインーボディ接合が順方向バイアス）での動作において、ゲート電極１８によって提供されるものに加えて、フィールドプレート２９がドレインからソースへの多数キャリアチャネル電流路を形成する。そのため、フィールドプレート２９とゲート電極１８との組み合わせは、少数キャリア拡散電流と逆回復電荷Ｑｒｒ両方の減少効果がある。したがって、第３象限での動作において、フィールドプレート２９は、追加のゲート−ドレインキャパシタンスＣｇｄの不利益のない追加ゲートとして動作する。また、上記の逆バイアスでの動作において、フィールドプレート２９は、ｐ−型ボディ層１５の電界を減少させることができる。これにより、パンチスルーブレークダウンの実質的なリスクなく、より短いチャネル長が可能になり、さらにオン抵抗やゲート電荷を低減することもできる。さらに、ゲートトレンチ１１、フィールドプレートトレンチ１２、およびｎ−型ドレイン層１６の容量性カップリングが、オフ状態でソース−ドレイン電圧が増加するため、より高速でｎ−型ドレイン層１６を空乏化させる。低いＣｇｄおよびソース−ドレイン電圧の増加に伴うその低下率が速いため、ゲート−ドレイン電荷がより低くなる。
絶縁膜２８は、その上端がフィールドプレートトレンチ１２の深さ方向途中に位置していてもよい。たとえば、図２に示すように、フィールドプレートトレンチ１２の側面のｐ−型ボディ層１５の深さ位置にあってもよい。これにより、フィールドプレート２９と、ｐ−型ボディ層１５およびその上のｎ＋型ソース層１４との間に、隙間３７が形成されている。隙間３７の厚さ（幅）ｔ４は、絶縁膜２８の厚さｔ５と同程度であってもよい。フィールドプレート２９は、隙間３７を介してｐ−型ボディ層１５の一部に対向している一方、絶縁膜２８を介してｐ−型ボディ層１５の一部およびｎ−型ドレイン層１６に対向している。また、フィールドプレート２９は、半導体基板２の表面に対して、ゲート電極１８の上面よりも低い位置に上面を有していてもよい。フィールドプレート２９の上面位置は、たとえば、ｎ＋型ソース層１４とｐ−型ボディ層１５との境界よりも下方であってもよく、ｐ−型ボディ層１５の厚さ方向途中であってもよい。
隙間３７の底部は、フィールドプレートトレンチ１２の深さ方向において、ｐ−型ボディ層１５の途中にある。これにより、隙間３７にソースコンタクト６３（後述）が入り込んだときに、ソースコンタクト６３をｐ−型ボディ層１５に確実に接続して、ｐ−型ボディ層１５とソースメタル４とを電気的に接続できる。一方、ソースコンタクト６３とｎ−型ドレイン層１６との接触が阻止されるので、ｎ−型ドレイン層１６とソースメタル４との間の短絡を防止できる。
この実施形態では、フィールドプレートトレンチ１２においてフィールドプレート２９の下方に、本発明の下部フィールドプレートの一例としての埋め込みフィールドプレート３２が埋設されている。埋め込みフィールドプレート３２とフィールドプレート２９とは、絶縁膜２８の底部３０によって上下に絶縁分離されている。埋め込みフィールドプレート３２は、たとえばポリシリコンからなる。また、埋め込みフィールドプレート３２とフィールドプレートトレンチ１２の内面との間には、たとえば酸化シリコンからなる、ライン絶縁膜３４が介在されている。ライン絶縁膜３４は、フィールドプレートトレンチ１２の内面に沿って形成され、その上端において絶縁膜２８と一体化されている。埋め込みフィールドプレート３２は、絶縁膜２８の底部（３０）およびライン絶縁膜３４で覆われることによって、外部から電気的にフローティングされていてもよいし、ソースメタル４と同電位（グランド電位）であってもよい。なお、この実施形態では、絶縁膜２８およびライン絶縁膜３４を合せたものが、本発明の第２絶縁膜の一例として示されている。
ライン絶縁膜３４は、フィールドプレートトレンチ１２の内面から膜厚方向に、第１部分３５および第１部分３５よりも膜の緻密度が低い第２部分３６を含んでいてもよい。なお、後述するようにゲート絶縁膜１７および絶縁膜２８、ならびにライン絶縁膜２３およびライン絶縁膜３４は、それぞれ、同一工程で形成される。そのため、ゲート絶縁膜１７および絶縁膜２８の膜の構成、ならびにライン絶縁膜２３およびライン絶縁膜３４の膜の構成は、ほぼ同じである。したがって、第１部分３５および第２部分３６の構成、および絶縁膜２８およびライン絶縁膜３４の膜厚に関しては、図３のゲート絶縁膜１７およびライン絶縁膜２３の各構成要素にカッコ書きで符号を併記し、具体的な説明を省略する。
フィールドプレートトレンチ１２の内面のｎ−型ドレイン層１６には、ｐ−−型層３８が形成されている。ｐ−−型層３８は、その上部でｐ−型ボディ層１５（後述するｐ＋型ボディコンタクト層４０）に電気的に接続されており、当該接続位置からフィールドプレートトレンチ１２の内面全域（側面および底面）に形成されていてもよい。これにより、半導体基板２においてフィールドプレートトレンチ１２の直下には、ｐ−−型層３８とｎ−型ドレイン層１６とのｐｎ接合によってボディダイオード３９が形成されている。なお、半導体基板２中のボディダイオードは、ｐ−型ボディ層１５とｎ−型ドレイン層１６とのｐｎ接合によって構成されていてもよい。また、ｐ−−型層３８の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３であってもよい。
フィールドプレートトレンチ１２の内面のｐ−型ボディ層１５には、ｐ＋型ボディコンタクト層４０が形成されている。ｐ＋型ボディコンタクト層４０は、フィールドプレートトレンチ１２の側面に沿って、隙間３７および絶縁膜２８の間に跨っている。ｐ＋型ボディコンタクト層４０の不純物濃度は、たとえば、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３であってもよい。
半導体基板２上には、層間絶縁膜４１が形成されている。層間絶縁膜４１は、下側の窒化シリコン膜４２および上側の酸化シリコン膜４３を含んでいてもよい。層間絶縁膜４１は、ゲート電極１８の上面と半導体基板２の表面との高低差によって形成された凹部４４に入り込んでいる。また、層間絶縁膜４１には、フィールドプレートトレンチ１２を露出させるコンタクトホール４５が形成されている。
層間絶縁膜４１上には、ソースメタル４が形成されている。ソースメタル４は、コンタクトホール４５に埋め込まれたソースコンタクト６３に接続されている。ソースメタル４およびソースコンタクト６３を合わせて、ソース電極２０と称してもよい。ソースコンタクト６３は、たとえばタングステン（Ｗ）プラグからなり、露出したフィールドプレートトレンチ１２に入り込んでいる。フィールドプレートトレンチ１２内のソースコンタクト６３は、隙間３７を介してｐ＋型ボディコンタクト層４０に電気的に接続されている。このように、ソース電極２０のコンタクトホール４５内の部分を、層間絶縁膜４１上のメタル（この実施形態ではＡｌ）よりも埋め込み性に優れるメタル（この実施形態ではＷ）を用いることで、隙間３７のように幅が比較的狭い空間に対しても、良好に埋め込むことができる。
一方、フィールドプレートトレンチ１２にもゲートトレンチ１１と同様に、フィールドプレート２９の上面と半導体基板２の表面との高低差によって凹部４６が形成されている。凹部４６は、コンタクトホール４５に対して自己整合的に形成されていてもよい。これにより、凹部４６は、コンタクトホール４５の内面と段差なく滑らかに連なる側面６４を有していてもよい。側面６４は、たとえば、開口端部からｎ＋型ソース層１４の厚さ方向途中まで径が狭まる第１面６５と、当該第１面６５よりも深い部分に、フィールドプレートトレンチ１２の底部とほぼ同じ幅の第２面６６とを有していてもよい。ソースコンタクト６３は、この凹部４６の側面６４において、両側のｎ＋型ソース層１４に一括して接触している。一方、凹部４６の底部は、フィールドプレート２９の上面および隙間３７で構成されている。
図４は、図１の半導体装置１の断面図（Ｂ−Ｂ断面）であって、非アクティブ領域１０の断面を示している。図５は、半導体装置１の回路図である。
非アクティブ領域１０において半導体基板２上には、絶縁膜４７が形成されている。絶縁膜４７は、たとえば酸化シリコンからなる。この絶縁膜４７は、図２のゲート絶縁膜１７の延長部で構成されていてもよい。つまり、ゲート絶縁膜１７と同一工程で形成される膜であってもよい。
絶縁膜４７上には、ｎ＋型半導体膜４８が形成されている。ｎ＋型半導体膜４８は、たとえばｎ＋型ポリシリコンからなる。このｎ＋型半導体膜４８は、図２のゲート電極１８の延長部で構成されていてもよい。つまり、ゲート電極１８と同一工程で形成される膜であってもよい。ｎ＋型半導体膜４８は、境界部８を介してソースメタル４およびゲートメタル５の間に跨っており、ソースメタル４およびゲートメタル５に対向している。
半導体基板２上には、ｎ＋型半導体膜４８を覆うように層間絶縁膜４１が形成されている。ソースメタル４およびゲートメタル５は、それぞれ、層間絶縁膜４１を通過するコンタクト４９，５０によってｎ＋型半導体膜４８に電気的に接続されている。コンタクト４９，５０は、それぞれ、単数であってもよいし、複数であってもよい。コンタクト４９，５０は、たとえばタングステン（Ｗ）プラグからなり、図２のソースコンタクト６３と同一工程で形成されるプラグであってもよい。
ｎ＋型半導体膜４８には、保護ダイオード５１が形成されている。保護ダイオード５１は、双方向ダイオードによって構成されており、たとえば、ｎ＋型半導体膜４８にｐ＋型領域５２が間隔を空けて複数配置されることによって形成されている。これにより、保護ダイオード５１の形成領域においては、ｎ＋型領域（ｎ＋型半導体膜４８の一部）とｐ＋型領域５２が横方向に沿って交互に配置されている。
保護ダイオード５１は、コンタクト４９とコンタクト５０との間において、境界部８の下方領域に配置されている。これにより、コンタクト４９とコンタクト５０との間が保護ダイオード５１（双方向ダイオード）によって隔てられるので、通常時における短絡が防止される。そして、この保護ダイオード５１を含めた半導体装置１の電気的な接続関係を示したものが、図５の回路図である。
次に、半導体装置１の製造方法を説明する。
図６Ａ〜図６Ｌは、半導体装置１の製造工程の一部を工程順に示す図である。
半導体装置１を製造するには、たとえば、図６Ａに示すように、ウエハ状態の半導体基板２が準備される。半導体基板２は、ｎ−型シリコン基板であり、半導体装置１のｎ−型ドレイン層１６を形成する。そして、酸化シリコンからなるハードマスク５３を介して、半導体基板２が選択的にエッチングされる。これにより、半導体基板２のゲートトレンチ１１およびフィールドプレートトレンチ１２が同時に形成されると共に、単位セル１３が区画される。
次に、図６Ｂに示すように、ハードマスク５３が除去された後、ゲートトレンチ１１を覆うマスク５４（たとえば、レジスト膜等）が形成される。このマスク５４を介して、フィールドプレートトレンチ１２の内面に、ｐ型不純物イオンが注入される。これにより、ｐ−−型層３８が形成される。ｐ型不純物イオンとしては、たとえば、Ｂ（ホウ素），Ａｌ（アルミニウム）等を挙げることができる。
次に、図６Ｃに示すように、半導体基板２が熱酸化処理されることによって、ゲートトレンチ１１およびフィールドプレートトレンチ１２の各内面、および半導体基板２の表面に熱酸化膜５５が形成される。熱酸化膜５５の厚さは、たとえば、４００Å〜８００Åであってもよい。この熱酸化膜５５は、比較的緻密度が高い膜であり、主に、図３に示すライン絶縁膜２３の第１部分２４およびライン絶縁膜３４の第１部分３５を形成する。
次に、図６Ｄに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法やＰＶＤ（Physical Vapor Deposition：物理気相成長）法によって、熱酸化膜５５上に酸化シリコンを堆積させる。これにより、熱酸化膜５５上に堆積絶縁膜５６が形成される。堆積絶縁膜５６の厚さは、たとえば、２００Å〜５００Åであってもよい。この堆積絶縁膜５６は、熱酸化膜５５に比べて緻密度が低い膜であり、主に、図３に示すライン絶縁膜２３の第２部分２５およびライン絶縁膜３４の第２部分３６を形成する。堆積絶縁膜５６の形成によって、ゲートトレンチ１１およびフィールドプレートトレンチ１２の内面は、熱酸化膜５５および堆積絶縁膜５６の積層膜からなる絶縁膜５７で覆われる。なお、図６Ｅ以下では、熱酸化膜５５および堆積絶縁膜５６を示さないで、これらが一体となった絶縁膜５７として説明する。
次に、図６Ｅに示すように、半導体基板２上に、ポリシリコンからなる電極材料５８を堆積させる。電極材料５８は、ゲートトレンチ１１およびフィールドプレートトレンチ１２を完全に埋め戻すと共に、半導体基板２の表面を覆う。この後、電極材料５８に、ｎ型不純物イオンを注入し、熱処理によって拡散させる（ドライブイン）。ｎ型不純物イオンとしては、たとえば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。
次に、図６Ｆに示すように、電極材料５８がエッチングされる。電極材料５８のエッチングは、エッチング面がゲートトレンチ１１およびフィールドプレートトレンチ１２の各深さ方向途中に達するまで続けられる。これにより、ゲートトレンチ１１およびフィールドプレートトレンチ１２には、それぞれ、残った電極材料５８からなる埋め込み電極２１および埋め込みフィールドプレート３２が形成される。
次に、図６Ｇに示すように、絶縁膜５７がエッチングされる。絶縁膜５７のエッチングは、埋め込み電極２１および埋め込みフィールドプレート３２よりも上側の絶縁膜５７が除去され、エッチング面が埋め込み電極２１および埋め込みフィールドプレート３２の各上面付近に達するまで続けられる。これにより、ゲートトレンチ１１およびフィールドプレートトレンチ１２には、それぞれ、残った絶縁膜５７からなるライン絶縁膜２３およびライン絶縁膜３４が形成される。
次に、図６Ｈに示すように、半導体基板２が熱酸化処理されることによって、絶縁膜５７のエッチングによって現れたゲートトレンチ１１およびフィールドプレートトレンチ１２の露出側面、および半導体基板２の表面に熱酸化膜が形成される。この際、埋め込み電極２１および埋め込みフィールドプレート３２の各上面も酸化されて熱酸化膜が形成される。これにより、ゲート絶縁膜１７および絶縁膜２８が形成される。埋め込み電極２１および埋め込みフィールドプレート３２の上面の酸化部分は、それぞれ、ゲート絶縁膜１７の底部１９および絶縁膜２８の底部３０となる。なお、図４に示した絶縁膜４７は、この熱酸化工程によって形成されてもよい。
次に、図６Ｈに示すように、半導体基板２上に、ポリシリコンからなる電極材料５９を堆積させる。電極材料５９は、ゲートトレンチ１１およびフィールドプレートトレンチ１２を完全に埋め戻すと共に、半導体基板２の表面を覆う。この後、電極材料５９に、ｎ型不純物イオンを注入し、熱処理によって拡散させる（ドライブイン）。図４に示したｎ＋型半導体膜４８は、この工程によって形成されてもよい。
次に、図６Ｉに示すように、電極材料５９がエッチングされる。電極材料５９のエッチングは、エッチング面が半導体基板２の表面よりもややゲートトレンチ１１およびフィールドプレートトレンチ１２内に入った位置になるまで続けられる。これにより、ゲートトレンチ１１およびフィールドプレートトレンチ１２には、それぞれ、残った電極材料５９からなるゲート電極１８およびフィールドプレート２９が形成される。また、これらの上には、凹部４４，４６が形成される。
次に、図６Ｊに示すように、半導体基板２に、ｎ型不純物およびｐ型不純物が順に注入される。その後、注入された不純物イオンを、熱処理によって拡散させる（ドライブイン）。これにより、ｎ＋型ソース層１４およびｐ−型ボディ層１５が形成される。
次に、図６Ｋに示すように、たとえばＣＶＤ法によって、窒化シリコン膜４２および酸化シリコン膜４３を順に堆積させる。これにより、層間絶縁膜４１が形成される。
次に、図６Ｌに示すように、たとえば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によって、層間絶縁膜４１および絶縁膜２８がエッチングされる。これにより、コンタクトホール４５が形成されると共に、その下方に隙間３７が形成される。エッチングガスとしては、フィールドプレート２９（ポリシリコン）および半導体基板２（シリコン）に対してエッチング選択比を有するものが使用される。たとえば、層間絶縁膜４１および絶縁膜２８のエッチングには、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を用いてもよい。これにより、絶縁膜２８のエッチングが選択的に進行するので、フィールドプレート２９および半導体基板２のエッチングを抑制しながら、フィールドプレート２９と半導体基板２との間に隙間３７を良好に形成することができる。また、反応性イオンエッチングを採用することによって、絶縁膜２８という薄いエッチング対象を深くまで良好にエッチングすることができる。
この隙間３７は、エッチング前に存在していた絶縁膜２８の一部が除去され、当該除去された部分に形成されるものなので、絶縁膜２８の厚さｔ５と同程度の厚さｔ４を有するように形成される。ただし、上記のエッチング時に半導体基板２が、絶縁膜２８よりもエッチング速度は遅いものの若干エッチングされるので、実質的には、隙間３７の厚さｔ４は、絶縁膜２８の厚さｔ５よりも少し大きくなる。
また、このエッチングの際、ｎ＋型ソース層１４が凹部４６の側面から、フィールドプレート２９がその上面から、少しずつエッチングされるので、凹部４６にテーパ面（第１面６５）を含む側面６４が形成されるとともに、フィールドプレート２９の上面位置が下方に下がることとなる。
次に、図６Ｌに示すように、半導体基板２上の領域にｐ型不純物イオンが注入される。フィールドプレートトレンチ１２内においては、ｐ型不純物イオンが隙間３７を介してｐ−型ボディ層１５に注入される。これにより、ｐ＋型ボディコンタクト層４０が形成される。
この後、コンタクトホール４５にソースコンタクト６３が埋設された後、半導体基板２上の領域を覆うように電極膜３が形成され、電極膜３がパターニングされることによって、ソースメタル４およびゲートメタル５が形成される。ソースメタル４は、隙間３７に入り込んだソースコンタクト６３を介して、ｐ＋型ボディコンタクト層４０に電気的に接続される。以上の工程を経て、図１〜図４に示した半導体装置１が得られる。
次に、半導体装置１の作用効果について説明する。
図７Ａおよび図７Ｂは、前述の半導体装置１の構造（第１構造）と、半導体装置６０の構造（第２構造）との比較のための図であって、図７Ａが半導体装置６０を示し、図７Ｂが半導体装置１を示している。
まず、図７Ａの半導体装置６０は、隙間３７および凹部４６を備えていない点で、半導体装置１と異なっている。代わりに、半導体装置６０では、凹部４６の幅よりも広い凹部６１が半導体基板２の表面部に形成されている。凹部６１は、コンタクトホール４５と自己整合的に形成されていてもよい。凹部６１の底部は、フィールドプレートトレンチ１２の深さ方向においてｐ−型ボディ層１５の途中にあってもよい。端的に言えば、凹部６１は、半導体装置１の隙間３７で囲まれたフィールドプレート２９の突出部分が除去され、フィールドプレートトレンチ１２の上部の径を広げて構成されている。このような凹部６１は、たとえば、図６Ｌの工程において、フィールドプレート２９（ポリシリコン）、半導体基板２（シリコン）および絶縁膜２８（酸化シリコン）をほぼ同等なレートでエッチング可能なエッチングガスを供給すればよい。
そして、半導体装置６０では、凹部６１の底部においてもｐ−型ボディ層１５が露出しているため、半導体基板２におけるｐ＋型ボディコンタクト層４０の形成領域が、凹部６１の底部にまで広がることとなる。そのため、ｐ＋型ボディコンタクト層４０のためのｐ型不純物イオンを注入したときに、当該イオンがゲート絶縁膜１７の近辺のチャネル形成部にまで広がる場合がある。
これに対し、図７Ｂに示す半導体装置１では、半導体基板２におけるｐ＋型ボディコンタクト層４０の形成領域が、主に、絶縁膜２８のエッチングによって現れた隙間３７にあるフィールドプレートトレンチ１２の側面に限定される。そのため、ｐ＋型ボディコンタクト層４０が、フィールドプレートトレンチ１２の側面に沿って形成される。これにより、ｐ＋型ボディコンタクト層４０が、ゲート絶縁膜１７の近辺のチャネル形成部に影響することを軽減することができる。その結果、オン抵抗等の特性を犠牲にせず、ソースコンタクト６３（ソース電極２０）のコンタクト深さｄ１を深くすることによってアバランシェ耐量を向上させることができる。なお、「コンタクト深さｄ１」は、たとえば、半導体基板２の表面からｐ＋型ボディコンタクト層４０の上端までの深さを指していてもよく、たとえば、０．２μｍ〜０．６μｍであってもよい。
また、隙間３７を形成する際のエッチングの前にリソグラフィずれが生じても、エッチング対象である絶縁膜２８の位置が変わらないため、ｐ＋型ボディコンタクト層４０の形成領域がずれることはない（セルフアライメント）。これにより、ゲート閾値電圧Ｖｔｈ等の特性ばらつきを低減することもできる。
さらに、隙間３７のおかげで、ｐ型不純物イオンを注入したときに、ｐ＋型ボディコンタクト層４０が横方向（半導体基板２の表面に沿う方向）に拡がり難い。そのため、ピッチＰ２が０．５μｍ〜１．５μｍという狭ピッチの構造において、特に効果的に、チャネル形成部への影響を軽減することができる。
また、半導体装置１では、少なくともゲートトレンチ１１の底部のライン絶縁膜２３が熱酸化膜５５および堆積絶縁膜５６で形成されるので、ゲートトレンチ１１の底部における熱酸化応力の影響を軽減することができる。これにより、ゲートトレンチ１１の底部のゲート絶縁膜１７を厚膜化し易くなるので、ＭＩＳ構造の耐圧を向上できると共にリーク電流を低減でき、デバイスの静電破壊耐量（ＥＳＤ耐量）を向上させることができる。
すなわち、ソースコンタクト６３のコンタクト深さｄ１を深くしなくても、熱酸化膜５５および堆積絶縁膜５６の組み合わせによって、デバイスの耐圧を十分に向上させることができる。そのため、半導体装置６０（第２構造）においてコンタクト深さｄ１を比較的浅く形成することで、ｐ−型ボディ層１５に注入されたｐ型不純物イオンのチャネル形成部への拡散を軽減してもよい。コンタクト深さｄ１を浅くしたことによる耐圧の低下分は、熱酸化膜５５および堆積絶縁膜５６の組み合わせによって補償することができるためである。
一方、ゲートトレンチ１１の側面のｐ−型ボディ層１５（チャネル形成部）に対向するゲート絶縁膜１７は、ライン絶縁膜２３とは別工程で形成される。そのため、ゲート絶縁膜１７の厚さを、ゲートトレンチ１１の底部のライン絶縁膜２３の厚さから切り分けて設計できるので、ライン絶縁膜２３の厚さに関係なく、良好なチャネル特性を実現することができる。しかも、ゲート絶縁膜１７が熱酸化処理のみで形成されるので、ゲートトレンチ１１の側面のｐ−型ボディ層１５（チャネル形成部）に良質な膜を配置することができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１，６０の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，６０において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、フィールドプレートトレンチ１２の側面とフィールドプレート２９との間の空間は、便宜上「隙間」としているが、その幅によっては「隙間」と呼ばなくてもよい。
また、隙間３７を形成するために各単位セル１３のトレンチに埋設される要素は、フィールドプレート２９でなくてもよい。絶縁膜２８とエッチング選択比を有する要素であれば適用可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜参考発明＞
前記「発明が解決しようとする課題」として、さらに、トレンチ型ＭＩＳＦＥＴでは、アバランシェ耐量の向上のために、ボディ層のできるだけ深い位置に、不純物濃度が高いコンタクト層を形成することが好ましい。たとえば、特許文献１では、第２溝を深くまでエッチングし、その後、イオン注入によってｐ＋型領域を形成してもよい。
しかしながら、この手法では、ｐ＋型領域がゲート絶縁膜の近辺のチャネル形成部に影響し、オン抵抗が増大する場合がある。そのため、コンタクト深さを深くしてアバランシェ耐量を向上させるには、一定の犠牲を払わないといけなくなる。
また、当該コンタクト用のトレンチエッチングの際にリソグラフィずれが生じ易く、それにより、ゲート閾値電圧Ｖｔｈ等の特性ばらつきを引き起こすおそれもある。
参考発明の一実施形態は、オン抵抗等の特性を犠牲にせず、アバランシェ耐量を向上させることができるトレンチゲート型の半導体装置およびその製造方法を提供する。
参考発明の一実施形態は、半導体層と、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチの内面に配置されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに配置されたゲート電極と、前記ゲートトレンチと間隔を空けて前記半導体層に形成された凹所と、前記ゲートトレンチと前記凹所との間の部分に配置されたソース層、ボディ層およびドレイン層と、前記凹所に配置され、前記凹所の側面との間に空間を形成している埋設部と、前記凹所の側面における前記ボディ層に配置されたボディコンタクト層と、前記凹所の側面と前記埋設部との間の空間に入り込み、前記ボディコンタクト層に接続されたコンタクト電極とを含む、半導体装置を提供する（項１）。
また、参考発明の一実施形態は、半導体層にゲートトレンチおよび凹所を形成する工程と、ゲート絶縁膜を介して前記ゲートトレンチにゲート電極を埋設する工程と、犠牲膜を介して前記凹所に前記犠牲膜とエッチング選択比を有する埋設部を埋設する工程と、前記ゲートトレンチと前記凹所との間の部分に、ソース層、ボディ層およびドレイン層を形成する工程と、前記犠牲膜を選択的にエッチングすることによって、前記凹所の側面と前記埋設部との間に空間を形成する工程と、前記空間へのイオン注入によって、前記凹所の側面における前記ボディ層にボディコンタクト層を形成する工程と、前記凹所の側面と前記埋設部との間の空間に入り込むようにコンタクト電極を形成する工程とを含む、半導体装置の製造方法を提供する（項９）。
この構成によれば、半導体層におけるボディコンタクト層の形成領域が、主に、犠牲膜のエッチングによって現れた空間内にある凹所の側面に限定される。そのため、ボディコンタクト層が、凹所の側面に沿って形成される。これにより、ボディコンタクト層が、ゲート絶縁膜の近辺のチャネル形成部に影響することを軽減することができる。その結果、オン抵抗等の特性を犠牲にせず、コンタクト電極のコンタクト深さを深くすることによってアバランシェ耐量を向上させることができる。
また、空間を形成する際のエッチングの前にリソグラフィずれが生じても、エッチング対象である犠牲膜の位置が変わらないため、ボディコンタクト層の形成領域がずれることはない（セルフアライメント）。これにより、ゲート閾値電圧Ｖｔｈ等の特性ばらつきを低減することもできる。
参考発明の一実施形態は、前記ゲート絶縁膜と同一の成膜工程によって前記犠牲膜を絶縁膜として形成する工程と、前記ゲート電極と同一の成膜工程によって前記埋設部を形成する工程とを含み、前記空間を形成する工程は、前記絶縁膜を選択的にエッチングすることによって隙間を形成する工程を含んでいてもよい（項１０）。
つまり、ゲート絶縁膜および絶縁膜が同一の成膜工程で同じ厚さで形成されるので、当該絶縁膜をエッチングして現れる隙間が、ゲート絶縁膜の厚さと同程度となる（項２）。その隙間は、たとえば、２０ｎｍ〜１００ｎｍであってもよい。
参考発明の一実施形態では、前記凹所を形成する工程は、前記半導体層にフィールドプレートトレンチを形成する工程を含み、前記埋設部を形成する工程は、前記絶縁膜を介して前記フィールドプレートトレンチにフィールドプレートを埋設する工程を含んでいてもよい（項１１）。
これにより、エッチングされずに残った絶縁膜は、フィールドプレートトレンチの側面とフィールドプレートとの間の隙間の下端に連なっていてもよい（項３）。
参考発明の一実施形態では、前記犠牲膜をエッチングする工程は、反応性イオンエッチング工程を含んでいてもよい（項１２）。
これにより、犠牲膜という薄いエッチング対象を深くまで良好にエッチングすることができる。
参考発明の一実施形態では、前記フィールドプレートは、前記ゲート電極と同じ材料からなり、前記絶縁膜は、前記ゲート絶縁膜と同じ材料からなっていてもよい（項４）。
参考発明の一実施形態では、前記ゲート電極および前記フィールドプレートは、ポリシリコンからなり、前記ゲート絶縁膜および前記絶縁膜は、酸化シリコンからなっていてもよい（項５）。
参考発明の一実施形態は、前記ゲートトレンチにおいて、前記ゲート電極の下方に前記ゲート絶縁膜を隔てて配置された埋め込み電極と、前記フィールドプレートトレンチにおいて、前記フィールドプレートの下方に前記絶縁膜を隔てて配置された埋め込みフィールドプレート電極とをさらに含んでいてもよい（項６）。
参考発明の一実施形態では、前記ゲートトレンチと前記凹所とのピッチは、０．４μｍ〜２．０μｍであってもよい（項７）。
上記のように、参考発明の一実施形態では、ボディコンタクト層の形成領域が、主に、犠牲膜のエッチングによって現れた空間内にある凹所の側面に限定されるため、ボディコンタクト層が横方向（半導体層の表面に沿う方向）に拡がり難い。そのため、このような狭ピッチの構造において、特に効果的に、チャネル形成部への影響を軽減することができる。
参考発明の一実施形態では、前記コンタクト電極は、前記ソース層に電気的に接続されたソース電極を含んでいてもよい（項８）。
本出願は、２０１５年４月２７日に日本国特許庁に提出された特願２０１５−９０５７６号、および２０１５年４月２７日に日本国特許庁に提出された特願２０１５−９０５７７号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
次に、本発明を実施例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
まず、隙間３７を介するイオン注入によってｐ＋型ボディコンタクト層４０を形成したことで得られる効果について説明する。
半導体装置６０（第２構造）において、さらにゲート絶縁膜１７および絶縁膜２８を熱酸化膜の単一膜で形成したものを第３構造の半導体装置とし、この第３構造（熱酸化）について、コンタクト深さｄ１と、ゲート閾値電圧Ｖｔｈおよびオン抵抗との相関関係を調べた。結果を図８および図９に示す。
図８に示すように、コンタクト深さｄ１が深いほどオン抵抗が高いことが分かる。これは、ｐ−型ボディ層１５において、ｐ＋型ボディコンタクト層４０が支配的になり、チャネル形成部に影響を与えているためであると考えられる。これから、オン抵抗を低く維持するには、コンタクト深さｄ１を浅くする必要がある一方、コンタクト深さｄ１を深くしてアバランシェ耐量を向上させるには、オン抵抗を犠牲にしないといけないことが分かる。また、図９によれば、コンタクト深さｄ１が深いほどゲート閾値電圧Ｖｔｈが大きくなり、そのばらつきも大きくなっていることが分かる。これも図８と同じ理由により、ｐ−型ボディ層１５においてｐ＋型ボディコンタクト層４０が支配的になっているためであると考えられる。
このような背景のもと、半導体装置１では、隙間３７を介するイオン注入によってｐ＋型ボディコンタクト層４０を形成するため、ｐ−型ボディ層１５においてｐ＋型ボディコンタクト層４０が支配的になることを防止することができる。すなわち、コンタクト深さｄ１を深くしても、オン抵抗を比較的低く維持することができ、ゲート閾値電圧Ｖｔｈ等の特性ばらつきを低減することもできる。むろん、コンタクト深さｄ１を深く形成することによる、アバランシェ耐量の向上という効果を享受することもできる。
そして、上記の効果を実証するため、第１構造（半導体装置１）および第３構造に関して、オン抵抗およびアバランシェ耐量を比較した。結果を図１０および図１１に示す。なお、この第１構造では、第３構造と同様に、ゲート絶縁膜１７および絶縁膜２８が熱酸化膜の単一膜である仕様とした。
図１０および図１１から明らかなように、第１構造（熱酸化）では、第３構造（熱酸化）と比較して、オン抵抗を若干低くできつつ、アバランシェ耐量が大幅に向上していることが分かった。
次に、ライン絶縁膜２３を、熱酸化膜５５および堆積絶縁膜５６の組み合わせによって形成したことで得られる効果について説明する。
前述の半導体装置６０の構成である第２構造（熱酸化＋ＣＶＤ）および第３構造（熱酸化）の耐圧およびＥＳＤ耐量を比較した。結果を、図１２および図１３に示す。
図１２および図１３から明らかなように、第２構造（熱酸化＋ＣＶＤ）では、第３構造（熱酸化）と比較して、耐圧およびＥＳＤ耐量が共に向上していることが分かった。これにより、図１４に示すように、半導体装置６０において、保護ダイオード５１（図４参照）の耐圧を示す曲線と、ＭＩＳ構造の耐圧を示す曲線との幅Ｗ１を広げることができるので、たとえばサージや静電気等の異常電圧が発生した場合に、電流を保護ダイオード５１に優先的に流すことができる。これにより、デバイスの破壊を抑制することができる。しかも、半導体装置６０のＭＩＳ構造の耐圧を向上させて幅Ｗ１を広げているので、保護ダイオード５１の耐圧を維持することもできる。
１ 半導体装置
２ 半導体基板
３ 電極膜
４ ソースメタル
５ ゲートメタル
６ ソースパッド
７ ゲートパッド
８ パッド境界部
９ アクティブ領域
１０ 非アクティブ領域
１１ ゲートトレンチ
１２ フィールドプレートトレンチ
１３ 単位セル
１４ ｎ＋型ソース層
１５ ｐ−型ボディ層
１６ ｎ−型ドレイン層
１７ ゲート絶縁膜
１８ ゲート電極
１９ （ゲート絶縁膜）底部
２０ ソース電極
２１ 埋め込み電極
２３ ライン絶縁膜
２４ 第１部分
２５ 第２部分
２６ 仮想界面
２７ 境界部
２８ 絶縁膜
２９ フィールドプレート
３０ （絶縁膜）底部
３２ 埋め込みフィールドプレート
３４ ライン絶縁膜
３５ 第１部分
３６ 第２部分
３７ 隙間
３８ ｐ−−型層
３９ ボディダイオード
４０ ｐ＋型ボディコンタクト層
４１ 層間絶縁膜
４２ 窒化シリコン膜
４３ 酸化シリコン膜
４４ 凹部
４５ コンタクトホール
４６ 凹部
４７ 絶縁膜
４８ ｎ＋型半導体膜
４９ コンタクト
５０ コンタクト
５１ 保護ダイオード
５２ ｐ＋型領域
５３ ハードマスク
５４ マスク
５５ 熱酸化膜
５６ 堆積絶縁膜
５７ 絶縁膜
５８ 電極材料
５９ 電極材料
６０ 半導体装置
６１ 凹部
６２ パッシベーション膜
６３ ソースコンタクト
６４ （凹部）側面
６５ 第１面
６６ 第２面

Claims (8)

  1. 半導体層と、
    前記半導体層に形成されたゲートトレンチと、
    前記ゲートトレンチの内面に配置された第１絶縁膜と、
    前記第１絶縁膜を介して前記ゲートトレンチに配置されたゲート電極と、
    前記ゲートトレンチと間隔を空けて前記半導体層に形成されたフィールドプレートトレンチと、
    第２絶縁膜を介して前記フィールドプレートトレンチに配置されたフィールドプレートと、
    前記ゲートトレンチと前記フィールドプレートトレンチとの間に配置されたソース層、ボディ層およびドレイン層と、
    前記半導体層上に形成され、前記フィールドプレート、前記ソース層および前記ボディ層を露出させるコンタクトホールを有する層間絶縁膜とを含み、
    前記第１絶縁膜は、少なくとも前記ゲートトレンチの底部において前記ゲートトレンチの内面から膜厚方向に、第１部分および前記第１部分よりも膜の緻密度が低い第２部分を含み、
    前記フィールドプレートと前記ボディ層との間に隙間が形成されており、
    前記半導体層上に形成され、かつ前記コンタクトホールを介して前記フィールドプレートトレンチの前記隙間に入り込み、前記隙間において前記ボディ層に接続されたソース電極を含み、
    前記隙間は、断面視において前記フィールドプレートを挟んで対向する一対の隙間を含み、
    前記一対の隙間のそれぞれは、前記第２絶縁膜に接する先端部を有しており、当該先端部が先細りとなるようにラウンド形状に形成されており、
    前記ソース電極は、前記コンタクトホールの内面と段差なく滑らかに連なる側面であって、前記ソース層の厚さ方向途中まで径が狭まる第１面を含む側面を有している、半導体装置。
  2. 前記ゲートトレンチにおいて、前記ゲート電極の下方に配置された埋め込み電極をさらに含み、
    前記第１絶縁膜は、前記ゲート電極を覆い、前記ゲート電極と前記埋め込み電極を絶縁分離するゲート絶縁膜と、前記埋め込み電極を覆うライン絶縁膜とを含み、
    前記第１絶縁膜の第１部分および前記第２部分は、前記ライン絶縁膜に設けられている、請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜は、前記ゲートトレンチの内面から膜厚方向全体に亘って、前記第１部分と同程度の緻密度を有している、請求項２に記載の半導体装置。
  4. 前記ゲート絶縁膜と前記ライン絶縁膜との境界部の膜厚が、前記ゲート絶縁膜の膜厚の７５％以上である、請求項２または３に記載の半導体装置。
  5. 前記第１絶縁膜は、酸化シリコンからなる、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ゲート電極は、ポリシリコンからなる、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第２絶縁膜は、少なくとも前記フィールドプレートトレンチの底部において前記フィールドプレートトレンチの内面から膜厚方向に、第１部分および前記第１部分よりも膜の緻密度が低い第２部分を含む、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記フィールドプレートは、上下に絶縁分離された上部フィールドプレートおよび下部フィールドプレートを含み、
    前記第２絶縁膜の前記第１部分および前記第２部分は、前記第２絶縁膜の前記下部フィールドプレートを覆う部分に設けられている、請求項１〜７のいずれか一項に記載の半導体装置。
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