JP2022150530A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ターンオン損失を低減可能な技術を提供することを目的とする。【解決手段】半導体装置は、ドリフト層を含む半導体基板と、半導体基板に設けられたベース層、コンタクト層、及び、ソース層とを備える。ゲート部が、コンタクト層、ソース層、ベース層、及び、ドリフト層と接する第１トレンチ内に第１ゲート絶縁膜を介して設けられている。底部が側部よりもベース層から離間された凹部がゲート部に設けられている。第１絶縁部が、第１トレンチ内のゲート部の凹部内に設けられている。【選択図】図１

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
従来の半導体装置では、トレンチ内部のポリシリコンからなるゲート部の上部が半導体基板の上面よりも深く、ソース層の下部よりも浅い位置に形成されている（例えば特許文献１）。このような構成によれば、ゲート部の上部が半導体基板の上面と同じ深さにある場合に比べ、ゲート－エミッタ間容量を低減できるので、例えばターンオンの期間及びその期間の損失を低減することができる。
特開２００３－３０３９６７号公報
従来のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）では、トレンチ内部のポリシリコンからなるゲート部の上部が、半導体基板の上面よりも深く、ソース層の下部よりも浅い位置に形成されている。しかしながら、そのような構成では、ゲート絶縁膜で互いに絶縁されたゲート部とベース層との間に発生するゲート－エミッタ間容量が、依然として十分に低減できておらず、ターンオン損失が十分に低減できていないという問題があった。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、ターンオン損失を低減可能な技術を提供することを目的とする。
本開示に係る半導体装置は、上面と下面とを有し、前記上面と前記下面との間に設けられた第１導電型のドリフト層を含む半導体基板と、前記半導体基板のうち前記ドリフト層の前記上面側に設けられた第２導電型のベース層と、前記半導体基板のうち前記ドリフト層または前記ベース層の前記上面側に選択的に設けられた、前記ベース層よりも不純物濃度が高い第２導電型のコンタクト層と、前記半導体基板のうち前記ベース層の前記上面側に選択的に設けられた、前記ドリフト層よりも不純物濃度が高い第１導電型のソース層と、前記コンタクト層、前記ソース層、前記ベース層、及び、前記ドリフト層と接する第１トレンチ内に第１ゲート絶縁膜を介して設けられ、ゲート電極と電気的に接続され、底部が側部よりも前記ベース層から離間された凹部が設けられたゲート部と、前記第１トレンチ内の前記ゲート部の前記凹部内に設けられた第１絶縁部とを備える。
本開示によれば、ゲート部が、第１トレンチ内に第１ゲート絶縁膜を介して設けられ、底部が側部よりもベース層から離間された凹部がゲート部に設けられ、第１絶縁部が、第１トレンチ内のゲート部の凹部内に設けられている。このような構成によれば、ターンオン損失を低減することができる。
実施の形態１に係る半導体素子の構成を示す断面図である。 実施の形態１に係る半導体素子の構成を示す断面図である。 実施の形態１に係る半導体素子の構成を示す平面図である。 実施の形態１に係る半導体素子の構成を示す断面図である。 実施の形態１に係る半導体素子の構成を示す斜視図である。 実施の形態１に係る半導体素子の構成を示す断面図である。 実施の形態１に係る半導体素子の構成を示す断面図である。 実施の形態１に係る半導体素子の製造方法を説明するための断面図である。 実施の形態１に係る半導体素子の製造方法を説明するための断面図である。 実施の形態１に係る半導体素子の構成を示す断面図である。 距離Ｌｇとゲート－エミッタ間容量Ｃｇｅとの関係を示す図である。 実施の形態１の変形例１に係る半導体素子の構成を示す断面図である。 距離Ｌｇとゲート－コレクタ間容量Ｃｇｃとの関係を示す図である。 実施の形態１の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例５に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例５に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例５に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例６に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例７に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例８に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例８に係る半導体素子の構成を示す断面図である。 実施の形態２に係る半導体素子の構成を示す断面図である。 実施の形態２に係る半導体素子の構成を示す断面図である。 実施の形態２に係る半導体素子の構成を示す平面図である。 実施の形態２に係る半導体素子の構成を示す断面図である。 実施の形態２に係る半導体素子の製造方法を説明するための断面図である。 実施の形態２に係る半導体素子の構成を示す断面図である。 実施の形態２に係る半導体素子の製造方法を説明するための断面図である。 実施の形態２に係る半導体素子の製造方法を説明するための断面図である。 厚みｔ２とゲート－エミッタ間容量Ｃｇｅとの関係を示す図である。 実施の形態２の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態２の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態２の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態３に係る半導体素子の構成を示す断面図である。 実施の形態３に係る半導体素子の構成を示す断面図である。 実施の形態３に係る半導体素子の構成を示す平面図である。 実施の形態３に係る半導体素子の構成を示す断面図である。 実施の形態３に係る半導体素子の構成を示す平面図である。 実施の形態３の変形例に係る半導体素子の構成を示す断面図である。 実施の形態４に係る半導体素子の構成を示す断面図である。 実施の形態４に係る半導体素子の構成を示す平面図である。 実施の形態４に係る半導体素子の構成を示す断面図である。 実施の形態４に係る半導体素子の構成を示す平面図である。 実施の形態４の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態４の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態４の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態４の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態４の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態５に係る半導体素子の構成を示す断面図である。 実施の形態５に係る半導体素子の製造方法を説明するための断面図である。 実施の形態５に係る半導体素子の構成を示す断面図である。 実施の形態５に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例１に係る半導体素子の構成を示す斜視図である。 実施の形態５の変形例１に係る半導体素子の製造方法を説明するための断面図である。 実施の形態５の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例２に係る半導体素子の構成を示す斜視図である。 実施の形態５の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態５の変形例３に係る半導体素子の構成を示す斜視図である。 実施の形態５の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例４に係る半導体素子の構成を示す斜視図である。 実施の形態５の変形例５に係る半導体素子の構成を示す断面図である。 実施の形態５の変形例５に係る半導体素子の構成を示す斜視図である。 実施の形態６に係る半導体素子の構成を示す断面図である。 実施の形態６に係る半導体素子の構成を示す断面図である。 実施の形態６に係る半導体素子の構成を示す平面図である。 実施の形態６の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態６の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態６の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態６の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態６の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態６の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態６の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態６の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態６の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態７に係る半導体素子の構成を示す断面図である。 実施の形態７に係る半導体素子の構成を示す断面図である。 実施の形態７に係る半導体素子の構成を示す平面図である。 実施の形態７の変形例に係る半導体素子の構成を示す断面図である。 実施の形態７の変形例に係る半導体素子の構成を示す断面図である。 実施の形態７の変形例に係る半導体素子の構成を示す平面図である。 実施の形態８に係る半導体素子の構成を示す断面図である。 実施の形態８の変形例１に係る半導体素子の構成を示す断面図である。 実施の形態８の変形例１に係る半導体素子の構成を示す平面図である。 実施の形態８の変形例２に係る半導体素子の構成を示す断面図である。 実施の形態８の変形例２に係る半導体素子の構成を示す平面図である。 実施の形態１に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す斜視図である。 実施の形態１の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す平面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例３に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例４に係る半導体素子の構成を示す断面図である。 実施の形態１の変形例４に係る半導体素子の構成を示す斜視図である。 ｔ１３／ｔ１１とゲート－エミッタ間容量Ｃｇｅとの関係を示す図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。
また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また以下では、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
＜実施の形態１＞
図１及び図２は、本実施の形態１に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図３は、当該半導体素子の構成を示す平面図であり、図４は、当該半導体素子の構成を示す断面図である。具体的には、図１は、図３のＺ１－Ｚ１線の断面図であり、図２は、図３のＺ２－Ｚ２線の断面図であり、図４は、図３のＸ１－Ｘ１線の断面図であり、図３は、図１及び図２のＹ１－Ｙ１線の平面図である。図５は、上記半導体素子の構成を切断して示す斜視図である。
本実施の形態１では、アクティブトレンチＡとして、ゲート部１４が、半導体基板の第１トレンチ７内に、第１ゲート絶縁膜であるゲート酸化膜８を介して設けられている。ゲート部１４は、図１のゲート電極１５と電気的に接続されている。なお図を簡略化するため、図１以外の図ではゲート電極１５の図示が省略されることもある。
図３の例では、ストライプ状の第１トレンチ７が設けられているが、後述するように、第１トレンチ７と、第１トレンチ７と交差する別のトレンチとからなるメッシュ状のトレンチが設けられてもよい。
図１～図５の例では、アクティブトレンチＡのみが図示されているが、後述するように、半導体基板のトレンチ内には、エミッタ電極１と電気的に接続されたダミー部などが設けられてもよい。例えば、アクティブトレンチＡとダミートレンチＤとが交互に配列されてもよいし、アクティブトレンチＡの組とダミートレンチＤの組とが交互に配列されてもよい。アクティブトレンチＡの組に含まれるアクティブトレンチＡの数は１つでもよいし、それ以外の数であってもよい。同様に、ダミートレンチＤの組に含まれるダミートレンチＤの数は１つでもよいし、それ以外の数であってもよい。
例えば、３つのアクティブトレンチＡが配列された組と、３つのダミートレンチＤが配列された組とが交互に配列された構成であってもよいし、１アクティブトレンチと５つのダミートレンチＤが配列された組とが交互に配列された構成であってもよい。また、ダミートレンチＤに挟まれた半導体基板の領域は、エミッタ電極１と電気的に接続されないフローティング領域であってもよい。またダミートレンチＤの数は０であってもよい。
本実施の形態１では、図１においてソース層４の紙面上端、及び、図２においてコンタクト層３の紙面上端のそれぞれは、半導体基板の第１主面であり、コレクタ層１１の紙面下端は、半導体基板の第２主面である。つまり、半導体基板は、ソース層４からコレクタ層１１までの範囲である。半導体基板は、半導体素子のおもて面側の第１主面として、上面を有し、半導体素子の裏面側の第２主面として、下面を有している。
半導体基板は、上面と下面との間にｎ－型のドリフト層９を有している。ドリフト層９は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。
図１及び図２に示すように、ドリフト層９の上面側に、具体的にはベース層５とドリフト層９との間に、ドリフト層９よりもｎ型不純物の濃度が高いｎ型のキャリア蓄積層６が設けられている。キャリア蓄積層６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。キャリア蓄積層６は、ドリフト層９を含む半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物を半導体基板内に拡散させることで形成される。
キャリア蓄積層６を設けることによって、電流が流れた際の通電損失を低減することができる。ただし、通電損失の低減などが不要であれば、半導体素子は、キャリア蓄積層６が設けられずに、図１及び図２に示したキャリア蓄積層６の領域にもドリフト層９が設けられた構成であってもよい。このことから、キャリア蓄積層６とドリフト層９とを合わせてドリフト層と呼んでもよい。
半導体基板のうちキャリア蓄積層６の上面側には、ｐ型のベース層５が設けられている。ベース層５は、ｐ型不純物として例えばボロン（Ｂ）またはアルミニウム（Ａｌ）等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。
図２に示すように、半導体基板のうちベース層５の上面側には、ｐ＋型のコンタクト層３が選択的に設けられている。なお、後述するように、コンタクト層３は、半導体基板のうちベース層５ではなくドリフト層９の上面側に選択的に設けられてもよい。コンタクト層３は、ｐ型不純物として例えばＢまたはＡｌ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。なお、コンタクト層３のｐ型不純物の濃度は、ベース層５のｐ型不純物の濃度よりも高くなっている。
図１に示すように、半導体基板のうちベース層５の上面側には、ｎ型のソース層４が選択的に設けられている。本実施の形態１では、概ね、ソース層４は、コンタクト層３が設けられていない領域に設けられている。ソース層４は、ｎ型不純物として例えばＡｓまたはＰ等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。なお、ソース層４のｎ型不純物の濃度は、ドリフト層９のｎ型不純物の濃度よりも高くなっている。
ドリフト層９の下面側には、ドリフト層９よりもｎ型不純物の濃度が高いｎ型のバッファ層１０が設けられている。バッファ層１０は、半導体素子がオフ状態のときにベース層５から下面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。バッファ層１０は、例えば、リン（Ｐ）またはプロトン（Ｈ＋）の注入によって形成されてもよく、リン（Ｐ）及びプロトン（Ｈ＋）の両方の注入によって形成されてもよい。なお、半導体素子は、バッファ層１０が設けられずに、図１及び図２に示したバッファ層１０の領域にもドリフト層９が設けられた構成であってもよい。このことから、バッファ層１０とドリフト層９とを合わせてドリフト層と呼んでもよい。
バッファ層１０の下面側に、ｐ型のコレクタ層１１が設けられている。例えば、ドリフト層９と半導体基板の下面との間に、コレクタ層１１が設けられている。
図１及び図２に示すように、第１トレンチ７は、半導体基板の上面に開口を有しており、コンタクト層３、ソース層４、ベース層５、及び、ドリフト層９と接する。なお、図１及び図２の例では、第１トレンチ７は、半導体基板の上面からベース層５を貫通し、ドリフト層９に達している。
アクティブトレンチＡとして、ゲート部１４が、半導体基板の第１トレンチ７内に、ゲート酸化膜８を介して設けられている。ゲート部１４は、図２の第１ゲート部分１４ａと、第１ゲート部分１４ａよりも上方（例えばｙ方向）に突出する図１の第２ゲート部分１４ｂとを含む。第２ゲート部分１４ｂは、平面視における図３の第１トレンチ７の延在方向（例えばｚ方向）で第１ゲート部分１４ａと接続されており、図１に示すように、ゲート酸化膜８を介してソース層４及びベース層５と対向している。なお、本実施の形態１では、ゲート部１４はポリシリコンからなるが、これに限ったものではない。
図２～図５に示すように、第１トレンチ７内には、第１絶縁部である埋込絶縁部１６が設けられている。この埋込絶縁部１６については後で詳細に説明する。
図１及び図２に示すように、ゲート部１４の上には層間絶縁膜２が設けられている。半導体基板の上面のうち層間絶縁膜２が設けられていない領域の上、及び、層間絶縁膜２の上には、エミッタ電極１が設けられている。本実施の形態１では、エミッタ電極１は、ソース層４及びコンタクト層３にオーミック接触し、電気的に接続されている。
エミッタ電極１は、例えば、アルミニウムシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミ合金で構成されてもよいし、アルミ合金の電極上に、無電解めっきまたは電解めっきでめっき膜を形成した複数層の金属膜で構成されてもよい。無電解めっき、または電解めっきで形成されるめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってもよい。また、隣接する層間絶縁膜２の間等の微細な領域であって、エミッタ電極１では良好な埋め込みが得られない領域がある場合には、エミッタ電極１よりも埋込性が良好なタングステン膜を微細な領域に配置して、タングステン膜の上にエミッタ電極１を設けてもよい。
なお、層間絶縁膜２とエミッタ電極１との間にバリアメタルを設けてもよい。バリアメタルは、例えば、窒化チタンのようにチタン（Ｔｉ）を含む導電体であってもよいし、チタンとシリコン（Ｓｉ）とを合金化させたＴｉＳｉであってもよい。また、ソース層４などのｎ型の半導体層の上のみにバリアメタルを設けてもよい。バリアメタルとエミッタ電極１とを合わせてエミッタ電極と呼んでもよい。
コレクタ層１１の下面側には、コレクタ電極１２が設けられている。コレクタ電極１２は、エミッタ電極１と同様、アルミ合金で構成されてもよいし、アルミ合金とめっき膜とで構成されていてもよいし、エミッタ電極１と異なる構成であってもよい。コレクタ電極１２は、コレクタ層１１にオーミック接触し、コレクタ層１１と電気的に接続されている。
さて本実施の形態１では、ゲート部１４には凹部が設けられており、図５に示すように、第１ゲート部分１４ａは、ゲート部１４の凹部の底部を含み、第２ゲート部分１４ｂは、ゲート部１４の凹部の側部を含む。そして、凹部の底部は凹部の側部よりもベース層５から離間している。つまり、凹部の底部とベース層５との間の距離は、凹部の側部とベース層５との間の距離よりも大きくなっている。
埋込絶縁部１６は、ゲート部１４の凹部内に設けられている。なお、埋込絶縁部１６は、ゲート酸化膜８よりも厚ければ、ゲート酸化膜８の一部を含んでもよいし、ゲート酸化膜８の一部を含まなくてもよい。埋込絶縁部１６は、コンタクト層３及びベース層５と対向しており、第２ゲート部分１４ｂと埋込絶縁部１６とは、平面視における第１トレンチ７の延在方向（例えば図３のｚ方向）に沿って交互に配置されている。詳細は後述するが、埋込絶縁部１６は、ゲート－エミッタ間容量Ｃｇｅを低減することが可能となっている。
なお、図２では、埋込絶縁部１６の上部に層間絶縁膜２が設けられているが、図６に示すように、埋込絶縁部１６の上部に層間絶縁膜２が設けられなくてもよい。図６のような構成によれば、埋込絶縁部１６上にエミッタ電極１を配置できるため、エミッタ電極１と半導体基板とを電気的に接続するためのコンタクトホールの、層間絶縁膜２における配置の自由度を高めることができる。例えば、エミッタ電極１のコンタクトホールを、第１トレンチ７と第１トレンチ７との間のメサ領域に、第１トレンチ７の延在方向（例えばｚ方向）と平行にストライプ状に配置するのではなく、第１トレンチ７の延在方向と直行する方向（例えばｘ方向）にストライプ状に配置することができる。このような配置により、メサ領域の幅を小さくできるので、オン電圧を低減できる。
なお図４では、第１ゲート部分１４ａの上部と第２ゲート部分１４ｂの側部とが成す角度θは９０度であるが、埋込絶縁部１６を埋め込みやすくするために、適宜調整されてもよい。例えば、角度θは４５度以上１００度以下であってもよい。また図７及び図１２５に示すように、断面視における、第２ゲート部分１４ｂの側部の断面形状は、円弧状であってもよい。また、第１ゲート部分１４ａの上部と、第１トレンチ７の内壁とが成す角度も、埋込絶縁部１６を埋め込みやすくするために、適宜調整されてもよい。
＜製造方法＞
次に本実施の形態１に係る半導体素子の製造方法の一例について説明する。まず、ｎ－型のドリフト層９を構成する半導体基板を準備する。半導体基板には、例えば、（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたＦＺウエハ、または、ＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製されたＭＣＺウエハなどの、ｎ型不純物を含むｎ型ウエハが用いられてもよい。
半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するドリフト層９の比抵抗が４０～１２０Ω・ｃｍ程度となるように、ｎ型不純物の濃度が調整される。半導体基板を準備する工程では、半導体基板の全体がドリフト層９となっている。このような半導体基板の上面側または下面側から、ｐ型またはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型またはｎ型の半導体層が半導体基板に形成され、半導体素子が製造される。
なお図示しないが、半導体素子が設けられたセル領域の周囲には、終端領域となる領域が設けられる。以下では、半導体素子のセル領域の構成の製造方法について主として説明するが、半導体素子の終端領域については周知の製造方法により作製してよい。例えば、終端領域に耐圧保持構造としてｐ型終端ウェル層を有するＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）を形成してもよい。この場合、半導体素子のセル領域を加工する前にｐ型不純物イオンを注入してＦＬＲを形成してもよく、半導体素子のセル領域へのｐ型不純物のイオン注入と同時に、終端領域にｐ型不純物イオンを注入してＦＬＲを形成してもよい。
次に、半導体基板の上面側からリン（Ｐ）などのｎ型不純物を注入してキャリア蓄積層６を形成する。また、半導体基板の上面側からボロン（Ｂ）などのｐ型不純物を注入してベース層５を形成する。キャリア蓄積層６及びベース層５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物及びｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後にイオン注入されるため、キャリア蓄積層６及びベース層５は、半導体基板の上面側に選択的に形成される。具体的には、キャリア蓄積層６及びベース層５は、セル領域に形成され、終端領域でｐ型終端ウェル層に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成することで、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするためのマスクを、半導体基板上に形成する処理である。
次に、マスク処理によりセル領域のベース層５の上面側に選択的にｎ型不純物を注入してソース層４を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。なお、ベース層５の形成と、ソース層４の形成とに同一のマスクを用いて、マスク枚数及び写真製版工程を削減することにより、製造コストを低減してもよい。
次に、半導体基板の上面側からソース層４、ベース層５、及び、キャリア蓄積層６を貫通し、ドリフト層９に達する第１トレンチ７を形成する。セル領域において、ソース層４を貫通する第１トレンチ７の側壁の一部は、ソース層４の一部となっている。例えば、半導体基板上にマスクとなるＳｉＯ２などの酸化膜を堆積させた後、マスク処理によって当該酸化膜のうち第１トレンチ７を形成する部分に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで、第１トレンチ７が形成される。
その後、酸素を含む雰囲気中で半導体基板を加熱して第１トレンチ７の内壁及び半導体基板の上面にゲート酸化膜８を形成する。半導体基板の上面に形成されたゲート酸化膜８は、後工程で除去される。
次に、ゲート酸化膜８が形成された第１トレンチ７内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積する。それから、図８に示すように、凹部を形成する部分には、レジストまたは酸化膜などからなるマスク２０を形成し、図９に示すように、第１ゲート部分１４ａを形成する部分にはマスク２０を除去する。そして、マスク２０を用いたマスク処理により、ポリシリコンを選択的にエッチングして、ゲート部１４に凹部を形成する。つまり第１ゲート部分１４ａ及び第２ゲート部分１４ｂを形成する。
次に、マスク処理により、ボロン（Ｂ）またはアルミニウム（Ａｌ）などのｐ型不純物を選択的に注入して、コンタクト層３を形成する。コンタクト層３は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。
次に、第１トレンチ７の第１ゲート部分１４ａ上の部分に埋込絶縁部１６を形成し、少なくとも第２ゲート部分１４ｂ上に層間絶縁膜２を形成する。埋込絶縁部１６及び層間絶縁膜２は、例えば、ＳｉＯ２であってよい。
次に、半導体基板の上面及び層間絶縁膜２上にエミッタ電極１を形成する。エミッタ電極１は、例えば、スパッタリングや蒸着などのＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によってアルミシリコン合金（Ａｌ－Ｓｉ系合金）を堆積させて形成されてもよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極１を形成してもよい。エミッタ電極１をめっきで形成すると、エミッタ電極１として厚い金属膜を容易に形成できるので、エミッタ電極１の熱容量の増加により耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極１を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は、半導体基板の下面側の加工を行った後に実施してもよい。
次に、半導体基板の下面側を研削し、半導体基板を設計した所定の厚みに薄板化する。研削後の半導体基板の厚みは、例えば、８０μｍ～２００μｍであってもよい。
それから、半導体基板の下面側からｎ型不純物を注入して図１及び図２のバッファ層１０を形成する。さらに、半導体基板の下面側からｐ型不純物を注入して図１及び図２のコレクタ層１１を形成する。
バッファ層１０は、例えば、リン（Ｐ）イオンを注入して形成されてもよいし、プロトン（Ｈ＋）を注入して形成されてもよいし、プロトンとリンとの両方を注入して形成されてもよい。プロトンは比較的低い加速エネルギーで半導体基板の下面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、バッファ層１０をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すれば、リンで形成するよりも半導体基板の厚み方向に厚いバッファ層１０を形成することができる。
また、リンはプロトンよりも、ｎ型不純物として高い活性化率を有する。このため、薄板化された半導体基板であっても、リンでバッファ層１０を形成すれば、空乏層のパンチスルーを抑制することができる。半導体基板をより一層薄板化するには、プロトン及びリンの両方を注入して、プロトンがリンよりも下面から深い位置に注入されたバッファ層１０を形成することが好ましい。
コレクタ層１１は、例えば、ボロン（Ｂ）を注入して形成されてもよい。半導体基板の下面側からボロンをイオン注入した後に、下面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化してコレクタ層１１が形成される。この際、半導体基板の下面から比較的浅い位置に注入されたバッファ層１０のリンも同時に活性化される。
なお、バッファ層１０のプロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトン注入後にはプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。上述したレーザーアニールは、半導体基板の下面近傍のみを高温にできるため、プロトンを注入した後のｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、半導体基板の下面上に、図１及び図２のコレクタ電極１２を形成する。コレクタ電極１２は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成されてもよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成されてもよい。また、コレクタ電極１２は、ＰＶＤで形成した金属膜上に、無電解めっきや電解めっきの金属膜をさらに形成することによって形成されてもよい。
以上のような工程により、複数の半導体素子が、１枚のｎ型ウエハにマトリクス状に作製される。半導体素子は、レーザーダイシングやブレードダイシングにより個々に切り分けられて完成する。
＜動作＞
図１０では、図２の構造に、半導体基板の上面から、第１ゲート部分１４ａの上部までの距離Ｌｇと、ベース層５の下部までの距離Ｌｂと、キャリア蓄積層６の下部までの距離Ｌｃとが図示されている。
図１１は、距離Ｌｇを変化させた場合の、ゲート－エミッタ間容量Ｃｇｅの変化を示す図である。図１１に示すように、Ｌｇ＜Ｌｂの領域では、Ｌｇの増加に伴って急峻にＣｇｅが低下する。Ｌｇが大きくなるにつれてＣｇｅが低下していく理由は、Ｃｇｅが主にゲート部１４とベース層５との間で発生しているためであると考えられ、Ｌｇを大きくするにつれ、ベース層５からゲート部１４の第１ゲート部分１４ａが離れていくためであると考えられる。
Ｌｂ＜Ｌｇ＜Ｌｃの領域のＣｇｅは、Ｌｇ＝０のＣｇｅの値の３０％以下になり、Ｌｇの増加に伴うＣｇｅの低下が緩やかになる。Ｌｇ＞Ｌｃの領域のＣｇｅは、Ｌｇ＝０のＣｇｅの値の１０％以下と非常に小さい値になり、Ｌｇの増加に伴うＣｇｅの低下はほぼなくなる。本実施の形態１では、Ｌｇ＞Ｌｂであるため、つまり埋込絶縁部１６がベース層５と対向するため、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
ここで従来のＩＧＢＴでは、Ｃｇｅを低減するために、ゲート部１４全体を、ソース層４の下部より下側に設けると、電子供給源であるソース層４とチャネルが繋がらずオン電圧が増加する。これに対して本実施の形態１では、第２ゲート部分１４ｂがゲート酸化膜８を介してソース層４と対向するため、オン電圧の増加を抑制することができる。
＜実施の形態１のまとめ＞
以上に説明した傾向から、発明者は、ゲート－エミッタ間容量Ｃｇｅを低減するには半導体基板の上面からゲート部１４の一部を遠ざけることが有効であると考え、凹部が設けられたゲート部１４を見出した。ゲート部１４が、底部が側部よりもベース層５から離間された凹部が設けられた本実施の形態１に係る構成によれば、ゲート－エミッタ間容量Ｃｇｅを低減することができる。そして、Ｃｇｅを低減することにより、ターンオン時のコレクタ電流の時間変化であるｄＩ／ｄｔを大きくすることができ、それによってターンオン時間を短くすることができるため、ターンオン損失を小さくすることができる。
また、第２ゲート部分１４ｂがゲート酸化膜８を介してソース層４と対向する構成によれば、オン電圧の増加を抑制することができる。
＜変形例１＞
実施の形態１のようにキャリア蓄積層６が設けられた構成では、図１０のように、第１ゲート部分１４ａの上部は、キャリア蓄積層６の上部よりも下方に位置することが好ましい。そして、図１２のように、第１ゲート部分１４ａの上部は、キャリア蓄積層６の下部よりも下方に位置することがより好ましい。
＜動作＞
図１３は、距離Ｌｇを変化させた場合の、ゲート－コレクタ間容量Ｃｇｃの変化を示す図である。図１３に示すように、Ｌｇ＞Ｌｃの領域では、Ｌｇの増加に伴ってＣｇｃが増加する。Ｌｇが大きくなるにつれてＣｇｃが増加する理由は、第１ゲート部分１４ａの上部がキャリア蓄積層６の上部よりも下方に位置することで、キャリア蓄積層６内で空乏層が拡がりにくくなり、空乏化容量が小さくならないためであると考えられる。
Ｃｇｃが大きくなると、ターンオン時のコレクタとエミッタとの間の電圧の時間変化であるｄＶ／ｄｔは小さくなる。このｄＶ／ｄｔを所定の値になるように、ゲート抵抗Ｒｇを小さくすると、ｄＩ／ｄｔは大きくなる。このため、Ｃｇｃが大きくなると、ｄＩ／ｄｔを大きくすることができるため、ターンオン損失は低減できる。
一方、上述したように、Ｃｇｅが小さくなるとｄＩ／ｄｔが大きくなる。このため、ＣｇｃとＣｇｅの比であるＣｇｃ／Ｃｇｅを大きくすれば、ターンオン損失を低減することができる。本変形例１によれば、ゲート部１４に、底部が側部よりもベース層５から離間された凹部が設けられたことによりＣｇｅを小さくすることができ、第１ゲート部分１４ａの上部が、キャリア蓄積層６の下部よりも下方に位置することによりＣｇｃが大きくなる。つまり、Ｃｇｃ／Ｃｇｅを大きくすることができるので、ターンオン損失を低減することができる。
なお、以上の説明では、キャリア蓄積層６が設けられた構成について説明した。キャリア蓄積層６が設けられていない構成では、第１ゲート部分１４ａの上部が、ドリフト層９の上部よりも下方に位置するように構成すればよい。このような構成によれば、Ｃｇｅを低減することができるので、ターンオン損失を低減することができる。
＜変形例２＞
実施の形態１では、図１のように、第２ゲート部分１４ｂは、ゲート酸化膜８を介してソース層４と対向していたが、これに限ったものではない。例えば図１４に示すように、第２ゲート部分１４ｂは、ゲート酸化膜８を介してコンタクト層３と対向してもよい。
また、図１５に示すように、平面視における第１トレンチ７の延在方向（例えばｚ方向）に関して、コンタクト層３の長さをＺｐｋとし、埋込絶縁部１６の長さをＺｇとした場合に、Ｚｐｋ＞Ｚｇの関係式が成り立つように構成されてもよい。または、図１６に示すように、コンタクト層３と対向する埋込絶縁部１６内に、第２ゲート部分１４ｂが設けられてもよい。なお、図１４の構成は、図１５及び図１６のＺ３－Ｚ３線の断面の構成に相当する。
以上のような構成によれば、ターンオフ時において、図１４の第２ゲート部分１４ｂと対向するベース層５に、ｐ型のチャネルが、ドリフト層９からコンタクト層３までのホール排出の経路として形成されるため、ホールの排出を促進することができ、ラッチアップ耐量を高めることができる。
＜変形例３＞
実施の形態１では、図２のように、埋込絶縁部１６は、コンタクト層３と対向していたが、これに限ったものではない。例えば図１７に示すように、埋込絶縁部１６は、ソース層４と対向してもよい。
また、図１８に示すように、平面視における第１トレンチ７の延在方向（例えばｚ方向）に関して、コンタクト層３の長さをＺｐｋとし、埋込絶縁部１６の長さをＺｇとした場合に、Ｚｐｋ＜Ｚｇの関係式が成り立つように構成されてもよい。つまり、１つの埋込絶縁部１６に、コンタクト層３及びソース層４が対向して配置されてもよい。なお、図１７の構成は、図１８のＺ４－Ｚ４線の断面の構成に相当する。
また、図１２６～図１３１に示すようにコンタクト層３をソース層４よりも深い位置まで形成してもよい。そして、第１トレンチ７の延在方向の長さに関して、図１２７に示すように、コンタクト層３のうち、ソース層４と同じ深さに位置する部分の長さをＺｐｋとし、図１２８に示すように、ソース層４よりも深くに位置する部分の長さをＺｐｋ２とした場合に、Ｚｐｋ＜Ｚｇ、かつ、Ｚｐｋ＜Ｚｐｋ２の関係式が成り立つように構成されてもよい。なお、Ｚｐｋ２はＺｇよりも長くても短くてもよいし、Ｚｇと同じでもよい。
Ｚｐｋ＜Ｚｇの関係が成り立ち、コンタクト層３の長さＺｐｋが短くなると、ラッチアップ耐量が低下する。しかしながら、図１２８のようにコンタクト層３のうち、ソース層４よりも深くに位置する部分の長さＺｐｋ２が長いので、この構成によれば、ラッチアップ耐量の低下を抑制できる。
ところで、第１ゲート部分１４ａの上部は、第２ゲート部分１４ｂの上部よりも下側に位置するため、エミッタ電極１が、埋込絶縁部１６を介して第１ゲート部分１４ａと対向するように埋込絶縁部１６上に設けられても、ゲート電極と接触しない。
このため、図１３０及び図１３１に示すように、エミッタ電極１は、埋込絶縁部１６を介して第１ゲート部分１４ａと対向するように埋込絶縁部１６上に設けられてもよい。またその構成において、エミッタ電極１は、ソース層４及びコンタクト層３とオーミック接触してもよい。このような構成によれば、エミッタ電極１とゲート部１４との間の距離による制限、及び、エミッタ電極１と第１トレンチ７との間の距離による制限が実質的になくなることから、その分だけメサ幅を狭くすることができ、その結果としてオン電圧を低減できる。
また図１９及び図２０に示すように、埋込絶縁部１６が、ソース層４を介してコンタクト層３と対向するような平面レイアウトが用いられてもよい。
以上のような構成によれば、ソース層４が、第１ゲート部分１４ａ側にも設けられるため、写真製版工程の製造バラつきによって、ソース層４の形成箇所がずれた場合でも、チャネル幅の変化を抑制することができる。これにより、閾値電圧Ｖｔｈなどの特性変動を抑制することができる。
＜変形例４＞
実施の形態１では、図２のように、第１トレンチ７内には、ゲート部１４及び埋込絶縁部１６が設けられたが、これに限ったものではない。例えば図２１に示すように、ゲート部１４と絶縁され、エミッタ電極１と電気的に接続されたポリシリコンからなるダミー部２１が、第１トレンチ７内にさらに設けられてもよい。その構成において、ダミー部２１は、埋込絶縁部１６によってゲート部１４と絶縁されてもよい。ダミー部２１を設けることで第１トレンチ７内の埋め込み性が向上する。これまで説明した構成では、ゲート部１４の凹部は酸化膜などの絶縁物で埋め込まれていたが、プロセス条件によっては埋込絶縁部１６内に空洞が形成されることがある。これに対して本変形例４のように、充填性が良好なポリシリコンなどからなるダミー部２１を埋込絶縁部１６に埋め込むことで、上記空洞の形成を抑制できる。
なお図２１の例では、ダミー部２１上に層間絶縁膜２が設けられているが、これに限ったものではない。例えば、ダミー部２１上に層間絶縁膜２を設けずに、ダミー部２１はエミッタ電極１と電気的に接続されてもよい。
なお、図１３２のようにダミー部２１に接する埋込絶縁部１６をダミー酸化膜１６ｄとし、ダミー酸化膜１６ｄの厚みはゲート酸化膜８の厚みよりも厚い構成としてもよい。この理由は、図１３３に示すようにダミー部２１の底部及び側部とゲート部１４の凹部との間には、ゲート－エミッタ間容量Ｃｇｅが発生するからである。このため図１３２～図１３４に示すように、ダミー酸化膜１６ｄの厚みｔ１３がゲート酸化膜８の厚みｔ１１よりも厚くなるように構成すれば、Ｃｇｅを低減できる。
また、ダミー部２１とソース層４との間のダミー酸化膜１６ｄの厚みｔ１４がゲート酸化膜８の厚みｔ１１より厚くなるように構成すれば、ダミー部２１を埋め込む幅を狭くでき、ダミー部２１のポリシリコンの内部に空洞が形成されることを抑制することができる。すなわち、ポリシリコンの埋め込み性を高めることができる。
図１３５は、厚みｔ１３を変化させた場合の、ゲート－エミッタ間容量Ｃｇｅの変化を示す図である。横軸はｔ１３をｔ１１で割った値としている。ｔ１３がｔ１１と同じ厚みの場合、つまり図１３５の横軸が１である場合、ダミー部２１とゲート部１４と間のＣｇｅのため、ゲート部１４に凹部が設けられていない関連構造よりもＣｇｅが増えている。関連構造よりもＣｇｅを低減するにはｔ１３／ｔ１１≧２の領域であることが好ましく、ｔ１３／ｔ１１≧３の領域であることがさらに好ましい。これにより、ダミー部２１を設けておらず、ダミー部２１とゲート部１４との間にＣｇｅが発生しない実施の形態１のＣｇｅに近づく。すなわち、ダミー部２１とゲート部１４との間のＣｇｅを十分に低減することができる。なお、厚みｔ１３は、厚みｔ１４よりも厚い構成であってもよいし、厚みｔ１４よりも薄い構成であってもよいし、厚みｔ１４と同じ構成であってもよい。
なお図２２及び図２３に示すように、ダミー部２１は、ゲート酸化膜８などによってゲート部１４と絶縁された状態で、ゲート部１４の下方に設けられてもよい。
以上のような構成であっても、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
＜変形例５＞
実施の形態１では、図２のように、第１トレンチ７内には、ゲート部１４及び埋込絶縁部１６が設けられたが、これに限ったものではない。例えば図２４に示すように、埋込絶縁部１６によってゲート部１４と絶縁され、エミッタ電極１と電気的に接続された金属部である埋込金属部２２が、第１トレンチ７内にさらに設けられてもよい。埋込金属部２２はエミッタ電極１の一部であってもよいし、エミッタ電極１の一部でなくてもよい。なお、図２５は、本変形例５の構成を示す図３と同様の断面図であり、図２６は、本変形例５の構成を示す図４と同様の断面図である。
図２４の構成において、埋込金属部２２は、コンタクト層３及びソース層４の少なくともいずれかとオーミック接触してもよい。このように、埋込金属部２２は、コンタクト層３及びソース層４の少なくともいずれかとオーミック接触する構成によれば、コンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
＜変形例６＞
実施の形態１では、図２のように、第１トレンチ７内には、ゲート部１４及び埋込絶縁部１６が設けられたが、これに限ったものではない。例えば図２７に示すように、埋込絶縁部１６によってゲート部１４と絶縁され、エミッタ電極１と電気的に接続された金属部であるショットキー金属部２３が、第１トレンチ７内にさらに設けられてもよい。
なお、ショットキー金属部２３は、キャリア蓄積層６及びドリフト層９の少なくともいずれかとショットキー接触する。ショットキー金属部２３は、ダイオードの機能を有していてもよい。このような構成によれば、ショットキー電流を流すことができるため、ホール密度を低減することができ、リカバリー損失を小さくすることができる。
＜変形例７＞
図２８に示すように、断面視における第１トレンチ７は、第１ゲート部分１４ａが位置する第１部分７ｂと、埋込絶縁部１６が位置し、第１部分７ｂよりも幅が大きい第２部分７ｃとを含んでもよい。このような構成によれば、第１トレンチ７と第１トレンチ７との間に挟まれたメサ領域の幅を小さくすることができるので、電子注入促進効果（つまりＩＥ効果）を高めることができ、オン電圧を低減することができる。
＜変形例８＞
図２９に示すように、埋込絶縁部１６は、半導体基板のうちベース層５以外の部分、例えばドリフト層９と接するように構成されてもよい。一般的に、ターンオン時には、ホールがベース層５及びベース層５下方の電位を変動させ、ゲート部１４に流入する変位電流が発生することによって、ゲート電位を変動させることがある。これに対して図２９のような構成によれば、チャネルが形成されるベース層５を選択的に間引くことで、ゲート電位の変動を抑制することができる。
また、図３０に示すように、図２７のショットキー金属部２３が、半導体基板のうちベース層５以外の部分、例えばドリフト層９とショットキー接触するように構成されてもよい。このような構成によれば、ショットキー接合面積を増やすことができ、ショットキー電流を流すことができるため、リカバリー損失を小さくすることができる。
＜実施の形態２＞
図３１及び図３２は、本実施の形態２に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図３３は、当該半導体素子の構成を示す平面図であり、図３４は、当該半導体素子の構成を示す断面図である。具体的には、図３１は、図３３のＺ１－Ｚ１線の断面図であり、図３２は、図３３のＺ２－Ｚ２線の断面図であり、図３４は、図３３のＸ１－Ｘ１線の断面図であり、図３３は、図３１及び図３２のＹ１－Ｙ１線の平面図である。
本実施の形態２では、実施の形態１と同様、ゲート部１４には凹部が設けられており、凹部の底部は凹部の側部よりもベース層５から離間している。ただし、実施の形態１では、凹部の開口が上方に向いていたのに対して、本実施の形態２では、凹部の開口が側方に向いている。以下、本実施の形態２について説明する。
アクティブトレンチＡとして、ゲート部１４が、半導体基板の第１トレンチ７内に、ゲート酸化膜８を介して設けられている。ゲート部１４は、図３２及び図３３の第１ゲート部分１４ａと、第１ゲート部分１４ａよりも側方（例えばｘ方向）に突出する図３１及び図３３の第２ゲート部分１４ｂとを含む。第２ゲート部分１４ｂは、平面視における図３３の第１トレンチ７の延在方向（例えばｚ方向）で第１ゲート部分１４ａと接続されており、図３１に示すように、ゲート酸化膜８を介してソース層４及びベース層５と対向している。なお、本実施の形態２では、ゲート部１４はポリシリコンからなるが、これに限ったものではない。
ゲート部１４には凹部が設けられており、図３３に示すように、第１ゲート部分１４ａは、ゲート部１４の凹部の底部を含み、第２ゲート部分１４ｂは、ゲート部１４の凹部の側部を含む。そして、凹部の底部は凹部の側部よりもベース層５から離間している。つまり、凹部の底部とベース層５との間の距離は、凹部の側部とベース層５との間の距離よりも大きくなっている。なお本実施の形態２では、第２ゲート部分１４ｂは、平面視における第１ゲート部分１４ａの両側から突出しており、凹部はゲート部１４の両側に設けられている。
埋込絶縁部１６は、ゲート部１４の凹部内に設けられている。なお、埋込絶縁部１６は、ゲート酸化膜８よりも厚ければ、ゲート酸化膜８の一部を含んでもよいし、ゲート酸化膜８の一部を含まなくてもよい。埋込絶縁部１６は、コンタクト層３、ベース層５、キャリア蓄積層６、及び、ドリフト層９と対向している。
埋込絶縁部１６は、ゲート－エミッタ間容量Ｃｇｅだけでなく、ゲート－コレクタ間容量Ｃｇｃも低減することが可能となっている。実施の形態１ではｄＶ／ｄｔを所定の値になるようにゲート抵抗Ｒｇを調整してＣｇｃを大きくすることによりターンオン損失を低減すると説明した。これに対して本実施の形態２でＣｇｃを小さくするのは、本実施の形態２が適用される用途が、ｄＩ／ｄｔを所定の値になるようにゲート抵抗Ｒｇを調整する用途であり、この用途ではＣｇｃを小さくした方がターンオン損失を低減できるためである。
＜製造方法＞
次に本実施の形態２に係る半導体素子の製造方法の一例の主要な部分について説明する。
まず実施の形態１と同様に、半導体基板に、キャリア蓄積層６、ベース層５、ソース層４、第１トレンチ７、及び、ゲート酸化膜８を形成した後、ゲート酸化膜８が形成された第１トレンチ７内に、不純物をドープしたポリシリコンを堆積する。そして、図３５に示すように、凹部を形成する部分にマスク２０を形成し、当該マスク２０を用いたマスク処理により、ポリシリコンを選択的にエッチングして、ゲート部１４に凹部を形成する。つまり第１ゲート部分１４ａ及び第２ゲート部分１４ｂを形成する。
なお、図３６に示すように、断面視において、ゲート酸化膜８の下部の厚みは、ゲート酸化膜８の当該下部以外の部分の厚みよりも厚くてもよい。例えば、ゲート酸化膜８のうち第１ゲート部分１４ａ下の下部の厚みは、ゲート酸化膜８の当該下部以外の部分の厚みよりも厚くてもよい。このような構成によれば、ゲート酸化膜８の下部に寄生するゲート－コレクタ間容量Ｃｇｃを低減することができる。
以下、図３６の構成の製造方法の一例の主要な部分について説明する。まず、まず実施の形態１と同様に、半導体基板に、キャリア蓄積層６、ベース層５、ソース層４、第１トレンチ７、及び、ゲート酸化膜８を形成した後、ゲート酸化膜８が形成された第１トレンチ７内に、不純物をドープしたポリシリコンを堆積する。そして、図３７に示すように、第２ゲート部分１４ｂとなるポリシリコンを残しつつ、それ以外の部分を削除して、第１ゲート部分１４ａが形成されるゲート酸化膜８を露出させる。
それから、露出されたゲート酸化膜８内に絶縁部を形成する。そして、図３８に示すように、第１ゲート部分１４ａを形成するためのマスク２０を形成し、当該マスク２０を用いたマスク処理により絶縁部を選択的に所定の深さまでエッチングすることによりトレンチを有する埋込絶縁部１６を形成する。それから、埋込絶縁部１６のトレンチ内にポリシリコンを埋め込むことで、第１ゲート部分１４ａを形成する。なお、ゲート酸化膜８の厚い下部は、一つの絶縁部から構成されてもよいし、複数の絶縁部の積層構造から構成されてもよい。
＜実施の形態２のまとめ＞
図３３のように平面視における第１トレンチ７の幅方向（例えばｘ方向）に関して、第１トレンチ７の長さをＷｔｒとし、第１ゲート部分１４ａの長さをＷ２とし、ゲート酸化膜８の長さをｔ１とし、埋込絶縁部１６の長さをｔ２とする。これらの長さは、厚みと呼ぶこともできる。
図３９は、埋込絶縁部１６の厚みｔ２を変化させた場合の、ゲート－エミッタ間容量Ｃｇｅの変化を示す図である。図３９に示すように、埋込絶縁部１６の厚みｔ２を大きくすることで、Ｃｇｅを形成するベース層５とゲート部１４の第１ゲート部分１４ａとの間の距離を大きくすることができ、Ｃｇｅを低減することができる。埋込絶縁部１６の厚みｔ２を大きくして、第１ゲート部分１４ａの長さＷ２が小さくなりすぎると、ゲート部１４が断線してしまうため、最低でもＷ２は０．２ｕｍ程度必要である。このことを考慮して、ｔ１＜ｔ２≦Ｗｔｒ／２－Ｗ２の関係式が成り立つように、埋込絶縁部１６の厚みｔは調整されてもよい。
図３９に示すように、ｔ２がｔ１と同じなるときのｔ２の値が０．１であるとした場合、ｔ２が０．１から０．２に変化するにつれてＣｇｅは急激に低減し、ｔ２が０．２から０．３に変化するにつれてＣｇｅの変化は緩やかに低減する。そして、ｔ２が０．３から大きくなるにつれてＣｇｅの低減の度合いはさらに緩やかになる。
これは、第１ゲート部分１４ａの厚みＷ２が０にならないため、Ｃｇｅは、ある程度の値である最小値までしか低減することができず、最小値に向かって低減の度合いが小さくなっていくためである。このため、好ましくはｔ１×２＜ｔ２≦Ｗｔｒ／２－Ｗ２の関係式が成り立つように、より好ましくはｔ１×３＜ｔ２≦Ｗｔｒ／２－Ｗ２の関係式が成り立つように、埋込絶縁部１６の厚みｔ２は調整されてもよい。なお、例えば、ｔ１は３０～３００ｎｍ程度であり、Ｗｔｒは０．３～３μｍ程度であり、より好ましくはｔ１は７０～１３０ｎｍ程度であり、Ｗｔｒは０．７～１．２μｍ程度である。
なお、本実施の形態２の構成によれば、ゲート部１４の凹部内に設けられた埋込絶縁部１６によって、以上のようにゲート－エミッタ間容量Ｃｇｅだけでなく、ゲート－コレクタ間容量Ｃｇｃも低減することができる。このため、ターンオン損失を低減できる。なお、実施の形態１の構成と実施の形態２の構成とが組み合わされてもよい。
＜変形例１＞
実施の形態２では、図３３のように、第２ゲート部分１４ｂは、第１ゲート部分１４ａの両側から突出しており、凹部はゲート部１４の両側に設けられていたが、これに限ったものではない。例えば図４０及びその断面を示す図４１に示すように、凹部はゲート部１４の片側のみに設けられ、第２ゲート部分１４ｂは、第１ゲート部分１４ａの片側からのみ突出するように構成されてもよい。
このような構成によれば、埋込絶縁部１６の厚みｔ２を大きくすることができるため、ゲート－エミッタ間容量Ｃｇｅをさらに低減することができる。また、第１ゲート部分１４ａの厚みＷ２を大きくすることができるため、ゲート部１４の配線抵抗を低減することができる。なお、この構成では、上述した関係式のＷｔｒ／２をＷｔｒにかえて、ｔ１＜ｔ２≦Ｗｔｒ－Ｗ２の関係式が成り立ってもよい。
また図４０及び図４１に示すように、第１ゲート部分１４ａの埋込絶縁部１６が設けられた逆側には、コンタクト層３ではなくソース層４が設けられてもよい。このような構成によれば、電流密度を高めることができる。
＜変形例２＞
実施の形態２では、図３３のように第１トレンチ７の幅は一定であったが、これに限ったものではない。例えば図４２並びにその断面図である図４３及び図４４に示すように、平面視における第１トレンチ７の側部に、コンタクト層３に向かって突出してコンタクト層３と接する凸部７ａが設けられ、凸部７ａ内に埋込絶縁部１６が設けられてもよい。このような構成によれば、埋込絶縁部１６の厚みを大きくすることができ、Ｃｇｅを形成するベース層５とゲート部１４の第１ゲート部分１４ａとの間の距離を大きくすることができるので、Ｃｇｅを低減することができる。
また図４５に示すように、変形例１と組み合わせてもよい。すなわち、第２ゲート部分１４ｂは、第１ゲート部分１４ａの片側からのみ突出するように構成され、第１トレンチ７の側部に凸部７ａが設けられ、当該凸部７ａ内に埋込絶縁部１６が設けられてもよい。このような構成によれば、電流密度を高めつつ、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
また、例えば図４６並びにその断面図である図４７及び図４８に示すように、ゲート部１４に凹部が設けられなくてもよい。つまり、ゲート部１４の幅が概ね一定であってもよい。そして、第１トレンチ７の側部に凸部７ａが設けられ、当該凸部７ａ内に埋込絶縁部１６が設けられてもよい。この構成によれば、第１トレンチ７の側部に凸部７ａが設けられ、埋込絶縁部１６の厚みを大きくすることができるため、Ｃｇｅを低減することができる。そして、ゲート部１４の配線抵抗を低減することができる。
また、例えば図４９のように平面視において、ｚ方向に延在する第１トレンチ７の凸部７ａが、ｘ方向に延在する第２トレンチ２４と接続されることにより、格子状のトレンチが設けられてもよい。平面視において、第２トレンチ２４はコンタクト層３を貫通してもよい。そして、図４９及びその断面図である図５０に示すように、第２トレンチ２４内に埋込絶縁部１６が設けられてもよい。このような構成によれば、部分的に埋込絶縁部１６の厚みが大きい箇所が存在するため、Ｃｇｅを低減することができる。
＜変形例３＞
変形例１の図４０では、平面視において、第２ゲート部分１４ｂのソース層４と逆側にはゲート酸化膜８が設けられていたが、これに限ったものではない。例えば図５１並びにその断面図である図５２及び図５３に示すように、平面視において、第２ゲート部分１４ｂのソース層４と逆側に、ゲート酸化膜８よりも幅が大きい第２絶縁部である埋込絶縁部２５が設けられてもよい。このような構成によれば、電子電流が流れる第１トレンチ７におけるＣｇｅ及びＣｇｃを低減することができる。また、第１トレンチ７の幅が広がるため、ホール蓄積量を増やしてオン電圧を低減することができ、埋込絶縁部１６によりＣｇｃを低減することができる。
＜変形例４＞
実施の形態２においても実施の形態１の変形例４と同様に、ダミー部が設けられてもよい。例えば図５４に示すように、ゲート部１４と絶縁され、エミッタ電極１と電気的に接続されたポリシリコンからなるダミー部２１が、第１トレンチ７内にさらに設けられてもよい。ダミー部２１は、埋込絶縁部２５によってゲート部１４と絶縁されてもよい。このような構成によれば、埋込絶縁部２５の固定されていない電位が、ダミー部２１によって固定されるので、半導体素子の耐圧を高めることができる。
また、図５５及び図５６に示すように、実施の形態２の図３１の構成及び図３２の構成のそれぞれにおいて、ダミー部２１が、ゲート部１４の下方に構成されてもよい。このような構成によれば、半導体素子の耐圧を高めることができる。
また、図５７及び図５８に示すように、実施の形態２の図４０の構成及び図４１の構成のそれぞれにおいて、ダミー部２１が、埋込絶縁部１６によってゲート部１４と絶縁されてもよい。すなわち、ゲート部１４の凹部内にダミー部２１が設けられてもよい。一般的に、埋込絶縁部１６が設けられた部分はエミッタ電位を有していないため、電界が高まりやすいが、図５７及び図５８の構成によれば、ダミー部２１によって電界を低減することができるので、半導体素子の耐圧を高めることができる。
＜変形例５＞
実施の形態２においても実施の形態１の変形例６と同様に、ショットキー金属部が設けられてもよい。例えば図５９及び図６０に示すように、埋込絶縁部１６によってゲート部１４と絶縁され、エミッタ電極１と電気的に接続された金属部であるショットキー金属部２３が、第１トレンチ７内にさらに設けられてもよい。
なお、ショットキー金属部２３は、キャリア蓄積層６及びドリフト層９の少なくともいずれかとショットキー接触する。ショットキー金属部２３は、ダイオードの機能を有していてもよい。このような構成によれば、ダミー部２１と同様に半導体素子の耐圧を高めることができる。
＜実施の形態３＞
図６１及び図６２は、本実施の形態３に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図６３は、当該半導体素子の構成を示す平面図である。具体的には、図６１は、図６３のＺ１－Ｚ１線の断面図であり、図６２は、図６３のＺ２－Ｚ２線の断面図であり、図６３は、図６１及び図６２のＹ１－Ｙ１線の平面図である。
実施の形態２の変形例２（図４２参照）では、平面視における第１トレンチ７の側部に凸部７ａが設けられていた。これと同様の構成が、実施の形態１に適用されてもよい。すなわち図６１～図６３に示すように、ゲート部１４の凹部の開口が上方に向いていた実施の形態１の構成において、平面視における第１トレンチ７の側部に凸部７ａが設けられてもよい。そして、凸部７ａ内に第１ゲート部分１４ａ及び埋込絶縁部１６が設けられてもよい。すなわち、第１トレンチ７のうち、埋込絶縁部１６及び第１ゲート部分１４ａが設けられた部分の幅（図６２のＷ１参照）が、第２ゲート部分１４ｂが設けられた部分の幅（図６１のＷ２参照）よりも広い構成にしてもよい。
＜実施の形態３のまとめ＞
埋込絶縁部１６が設けられたことによって、第１ゲート部分１４ａの断面積が、第２ゲート部分１４ｂの断面積よりも小さくなる構成では、第１ゲート部分１４ａにおいてゲート部１４のゲート配線抵抗が多少高くなってしまう。
これに対して本実施の形態３によれば、埋込絶縁部１６及び第１ゲート部分１４ａが第１トレンチ７の凸部７ａに設けられるので、第１ゲート部分１４ａの断面積を大きくすることができる。これにより、ゲート部１４のゲート配線抵抗を低減することができる。
なお、第１ゲート部分１４ａの高さ及び幅をそれぞれＬ１及びＷ１とし、第２ゲート部分１４ｂの高さ及び幅をそれぞれＬ２及びＷ２とした場合に、Ｌ１×Ｗ１≧Ｌ２×Ｗ２の関係式が成り立つように、第１ゲート部分１４ａ及び第２ゲート部分１４ｂを構成してもよい。このような構成によれば、第１ゲート部分１４ａの断面積が第２ゲート部分１４ｂの断面積以上となるので、ゲート部１４のゲート配線抵抗を十分に低減することができる。この関係式は、図６４に示すように、例えば実施の形態２の変形例２の図４５の構成においても同様に成り立ってもよい。
なお図６３に示すように、凸部７ａ内に第１ゲート部分１４ａ及び埋込絶縁部１６が設けると、コンタクト層３の領域が小さくなり、ホールが排出されにくくなり、ラッチアップ耐量の低下が懸念される。このため、例えば図６５に示すように、第２ゲート部分１４ｂは、ゲート酸化膜８を介してコンタクト層３と対向してもよい。そして、平面視における第１トレンチ７の延在方向（例えばｚ方向）に関して、コンタクト層３の長さをＺｐｋとし、埋込絶縁部１６の長さをＺｇとした場合に、Ｚｐｋ＞Ｚｇの関係式が成り立つように構成されてもよい。このような構成によれば、実施の形態１の変形例２と同様に、ホールの排出を促進することができ、ラッチアップ耐量を高めることができる。
＜変形例＞
実施の形態３では、第１トレンチ７の幅を大きくすることについて述べたが、これに限ったものではない。例えば、図６６に示すように、第１ゲート部分１４ａの下部は、第２ゲート部分１４ｂの下部よりも下方に位置してもよい。例えば、Ｌ１＞Ｌ２の関係式が成り立ってもよい。また、第１ゲート部分１４ａの高さ及び幅をそれぞれＬ１及びＷ１とし、第２ゲート部分１４ｂの高さ及び幅をそれぞれＬ２及びＷ２とした場合に、Ｌ１×Ｗ１≧Ｌ２×Ｗ２の関係式が成り立つように、第１ゲート部分１４ａ及び第２ゲート部分１４ｂを構成してもよい。以上の構成であっても、実施の形態３と同様に、ゲート部１４のゲート配線抵抗を低減することができる。
なお、図６６の例では、第１トレンチ７において、第１ゲート部分１４ａ及び埋込絶縁部１６が設けられた部分の幅が、第２ゲート部分１４ｂが設けられた部分の幅よりも大きくしているが、両者の幅は互いに同じであってもよい。また、この変形例は、図６２の構成に限ったものではなく、図６４の構成などにも適用されてもよい。
＜実施の形態４＞
図６７は、本実施の形態４に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図６８は、当該半導体素子の構成を示す平面図である。具体的には、図６７は、図６８のＺ２－Ｚ２線の断面図である。なお、図６８のＺ１－Ｚ１線の断面図は、図６１と同様である。
本実施の形態４では、実施の形態１の構成において、ゲート部１４は、第１ゲート部分１４ａ及び第２ゲート部分１４ｂだけでなく、第３ゲート部分１４ｃを含む。この第３ゲート部分１４ｃは、第１ゲート部分１４ａ上に設けられ、第１ゲート部分１４ａ及び第２ゲート部分１４ｂよりも幅が小さくなっている。このような構成によれば、第１ゲート部分１４ａの断面積に第３ゲート部分１４ｃの断面積が加算されるので、ゲート部１４のゲート配線抵抗を低減することができる。
なお図６９及び図７０に示すように、第３ゲート部分１４ｃは、平面視または断面視におけるゲート部１４の片側に偏在してもよい。このような構成によれば、第３ゲート部分１４ｃの厚みを大きくすることができるため、ゲート部１４のゲート配線抵抗をさらに低減することができる。
＜変形例１＞
本変形例１では、図７１に示すように、図６９の第３ゲート部分１４ｃの片側がゲート酸化膜８を介してソース層４と対向している。そして、ｐ型の保護層３０が、第１トレンチ７とドリフト層９との間に部分的に設けられ、ベース層５と接続されている。なお図７１の例では、保護層３０は、コンタクト層３下側の第１トレンチ７の、ソース層４と逆側の側部と底部とに設けられている。埋込絶縁部１６の少なくとも一部は、ゲート部１４の第３ゲート部分１４ｃと保護層３０との間に設けられている。
一般的に、第１トレンチ７に接して保護層３０が設けられた部分では、保護層３０によって電流経路が形成されない。このたため、保護層３０の近傍にゲート部１４が存在してもＣｇｅが大きくなるだけで電流は流せない。そこで、ゲート部１４と保護層３０との間に埋込絶縁部１６の少なくとも一部を設けることによって、電流経路が形成されない部分のＣｇｅを低減することができる。なお、図７２及び図７３のように、ゲート部１４のうち保護層３０に近い部分が低減された構成によれば、Ｃｇｅをさらに低減することができる。なお、この変形例１は、実施の形態４の構成に限ったものではなく、実施の形態１～３の構成にも適用することができる。
＜変形例２＞
これまで説明した構成では、第１ゲート部分１４ａの材料はポリシリコンであったが、これに限ったものではない。例えば、図７４に示すように、第１ゲート部分１４ａの材料は、ポリシリコンよりも電気抵抗が小さい金属であってもよい。このような構成によれば、ゲート配線抵抗を小さくできる。また、第２ゲート部分１４ｂの材料も、ポリシリコンではなく金属であってもよい。
また図７５に示すように、第１ゲート部分１４ａ及び第２ゲート部分１４ｂの少なくともいずれかの材料は、ポリシリコン及び金属の二層構造であってもよい。なお、図７５では、第１ゲート部分１４ａ及び第２ゲート部分１４ｂの少なくともいずれかの材料として、ポリシリコンが金属を覆う二層構造が図示されているが、金属がポリシリコンを覆う二層構造であってもよい。なお、この変形例２は、実施の形態４の構成に限ったものではなく、実施の形態１～３の構成にも適用することができる。
＜実施の形態５＞
本実施の形態５では、ホールを排出しやすくしてラッチアップ耐量を高めるため、コンタクト層３の下部が下方に位置するように構成されている。以下では、主に実施の形態１の構成、つまりゲート部１４の凹部の開口が上方に向いている構成について説明するが、実施の形態２の構成、つまりゲート部１４の凹部の開口が側方に向いている構成についても同様である。
図７６は、本実施の形態５に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、実施の形態１の図２に対応する断面図である。図７６のコンタクト層３の下部は、図２のコンタクト層３の下部よりも下方に位置している。
図７７は、本実施の形態５に係る半導体素子の製造方法、具体的にはコンタクト層３の形成方法を説明するための断面図である。図７７では、ポリシリコンを選択的にエッチングすることによって、第１ゲート部分１４ａ及び第２ゲート部分１４ｂが形成されている。本実施の形態５に係る製造方法では、その後に、第１ゲート部分１４ａ上の第１トレンチ７の内壁に、ボロン（Ｂ）またはアルミニウム（Ａｌ）などのｐ型の不純物を注入する斜めイオン注入によって、コンタクト層３を選択的に形成する。このような製造方法によれば、深い位置までコンタクト層３を形成できるので、ラッチアップ耐量を高めることができる。
なお、図７８に示すように、半導体基板の上面からコンタクト層３の下部までの距離をＬｐｋとし、半導体基板の上面からベース層５の下部までの距離をＬｂとした場合に、Ｌｐｋ＞Ｌｂの関係式が成り立つように構成されてもよい。つまり、コンタクト層３は、ベース層５ではなくキャリア蓄積層６またはドリフト層９の上面側に選択的に設けられてもよい。このような構成によれば、ラッチアップ耐量をさらに高めることができる。
また、図７９に示すように、半導体基板の上面から第１ゲート部分１４ａの上部までの距離をＬｇとした場合に、Ｌｐｋ＞Ｌｇの関係式が成り立つように構成されてもよい。このような構成によれば、ラッチアップ耐量をさらに高めることができる。
＜変形例１＞
図８０及び図８１は、本変形例１に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図８２及び図８３は、当該半導体素子の構成を示す平面図であり、図８４は、当該半導体素子の構成を切断して示す斜視図である。具体的には、図８０は、図８２及び図８３のＺ１－Ｚ１線の断面図であり、図８１は、図８２及び図８３のＺ２－Ｚ２線の断面図である。図８２は、図８０及び図８１のＹ１－Ｙ１線の平面図であり、図８３は、図８０及び図８１のＹ２－Ｙ２線の平面図である。図８４は、上記半導体素子の構成を切断して示す斜視図である。
本変形例１では、図８０～図８４に示すように、コンタクト層３は、上下方向においてベース層５とソース層４との間に設けられている。これにより、本変形例１のソース層４が設けられた領域は、実施の形態１のソース層４が設けられた領域よりも広くなっており、ソース層４が設けられた領域と、ベース層５が設けられた領域とを同じにすることができる。この結果、ソース層４のマスクが不要となるため、製造コストを低減することができる。
図８５は、本変形例１に係る半導体素子の製造方法、具体的にはコンタクト層３の形成方法を説明するための断面図である。図８５では、第１ゲート部分１４ａと、図示しない第２ゲート部分１４ｂとが形成されており、第１ゲート部分１４ａ上の第１トレンチ７の内壁にソース層４が設けられている。本変形例１に係る製造方法では、第１ゲート部分１４ａ上の第１トレンチ７の内壁に、ＢまたＡｌなどのｐ型の不純物を注入する斜めイオン注入によって、ソース層４下にコンタクト層３を選択的に形成する。このような製造方法によれば、深い位置までコンタクト層３を形成できるので、ラッチアップ耐量を高めることができる。
なお、コンタクト層３の不純物濃度は、ソース層４の不純物濃度よりも低くてもよい。このような構成によれば、図８５のようにコンタクト層３をイオン注入で形成しても、ソース層４を残しつつ、ソース層４の下面にコンタクト層３を形成することができる。
また、図８０～図８４に示すように、埋込絶縁部１６によってゲート部１４と絶縁され、コンタクト層３及びソース層４にオーミック接触する金属部である埋込金属部３１が、第１トレンチ７内に設けられてもよい。埋込金属部３１はエミッタ電極１の一部であってもよいし、エミッタ電極１の一部でなくてもよい。このような構成によれば、メサ領域にエミッタ電極１のコンタクト領域を設ける必要がなくなるので、メサ領域を小さくすることができ、オン電圧を低減することができる。
なお、以上の説明では、斜めイオン注入でコンタクト層３を半導体基板の深い位置に形成したが、これに限ったものではなく、例えば、高エネルギーのイオン注入でコンタクト層３を半導体基板の深い位置に形成してもよい。
＜変形例２＞
図８６及び図８７は、本変形例２に係る半導体装置に含まれる半導体素子の構成を示す断面図である。図８８及び図８９は、当該半導体素子の構成を示す平面図であり、図９０は、当該半導体素子の構成を切断して示す斜視図である。なお、図８６～図９０は、図８０～図８４にそれぞれ対応している。
図８８及び図８９に示すように、変形例１の図８２及び図８３に示す構成において、平面視における第１トレンチ７の側部は、ソース層４、及び、コンタクト層３と接し、ｘ方向に延在する第２トレンチ３２と接続されている。そして、埋込金属部３１は、第１トレンチ７内及び第２トレンチ３２内に設けられている。図８９～図９０に示すように、第２トレンチ３２内に設けられた埋込金属部３１は、第２トレンチ３２の側部であるコンタクト層３及びソース層４にオーミック接触している。
このような構成によれば、半導体基板のより深い位置からホールが排出されるため、ラッチアップ耐量を高めることができる。特に、平面視において、埋込金属部３１が埋込絶縁部１６を貫通するようにｘ方向に延在することにより、メサ幅を小さくしても、第２ゲート部分１４ｂと埋込金属部３１とのショートによるゲートリークを抑制することができる。このため、メサ幅を小さくすることができ、オン電圧を低減することができる。
＜変形例３＞
本変形例３に係る半導体装置に含まれる半導体素子について説明する前に、図８６～図８９０を用いて説明した変形例２に係る半導体素子について説明する。図９１は、図８８及び図８９の変形例２に係る半導体素子のＸ１－Ｘ１線の断面図である。変形例２に係る半導体素子では、図９１に示すように、第１トレンチ７内の埋込金属部３１とゲート部１４との間にゲート－エミッタ間容量Ｃｇｅが生じるため、ゲート－エミッタ間容量Ｃｇｅが増加する。これに対して、本変形例３では、ゲート－エミッタ間容量Ｃｇｅを低減することが可能となっている。
図９２及び図９３は、本変形例３に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図９４、図９５及び図９６は、当該半導体素子の構成を示す平面図である。具体的には、図９２は、図９４～図９６のＺ１－Ｚ１線の断面図であり、図９３は、図９４～図９６のＺ２－Ｚ２線の断面図である。図９４は、図９２及び図９３のＹ０－Ｙ０線の平面図であり、図９５は、図９２及び図９３のＹ１－Ｙ１線の平面図であり、図９６は、図９２及び図９３のＹ２－Ｙ２線の平面図である。図９７は、当該半導体素子の構成を切断して示す斜視図である。
本変形例３では、変形例２の埋込金属部３１が、ゲート部１４上方に設けられずに、第２トレンチ３２内に設けられている。つまり、埋込金属部３１が、第１トレンチ７内に設けられずに、第２トレンチ３２内に設けられている。そして、図９３に示すように、第２トレンチ３２に設けられた埋込金属部３１の上部がエミッタ電極１の下部と電気的に接続されている。なお、埋込絶縁部１６の厚みは、例えばゲート酸化膜８の厚みの３倍程度にするなどしてゲート酸化膜８の厚みよりも十分厚くてもよい。
以上のような本変形例３の構成によれば、ゲート部１４と埋込金属部３１との間の距離を大きくすることができるので、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
＜変形例４＞
図９８は、本変形例４に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図９９は、半導体素子の構成を切断して示す斜視図である。
ラッチアップ耐量向上にはエミッタ電極１までのホールの経路であるｐ型のベース層５及びｐ型のコンタクト層３の抵抗を小さくする必要がある。そこで図９９に示すように、本変形例４では、第２トレンチ３２がベース層５と接するように、第２トレンチ３２の底部は、コンタクト層３の下部よりも下方に位置し、かつ、第１ゲート部分１４ａの上部よりも上方に位置している。なお、半導体基板の表面からベース層５の下面までの距離をＬｂとした場合に、第２トレンチ３２の底部は、半導体基板の表面からＬｂ×３／４の位置よりも下方に位置してもよい。以上のような本変形例４の構成によれば、ベース層５の下面から第２トレンチ３２の底部までの距離を短くすることができるので、ホールが排出されやすくなりラッチアップ耐量を高めることができる。
なお、第２トレンチ３２の下部、つまり第２トレンチ３２内の埋込金属部３１の下部が、第１ゲート部分１４ａの上部よりも下方に位置すると、第１ゲート部分１４ａと第２トレンチ３２内の埋込金属部３１との間でゲート－エミッタ間容量Ｃｇｅが発生してしまう。これに対して本変形例４では、第２トレンチ３２の下部、つまり第２トレンチ３２内の埋込金属部３１の下部は、第１ゲート部分１４ａの上部よりも上方に位置するため、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
＜変形例５＞
図１００は、本変形例５に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図１０１は、半導体素子の構成を切断して示す斜視図である。
第２トレンチ３２内の埋込金属部３１を深くまで設けると、エミッタ電極１とドリフト層９とがショートする可能性がある。そこで、第２トレンチ３２の下部、つまり第２トレンチ３２内の埋込金属部３１の下部が、ベース層５の下部よりも下方に位置し、かつ、第１ゲート部分１４ａの上部よりも上方に位置するように構成してもよい。そして、埋込金属部３１の代わりに、キャリア蓄積層６及びドリフト層９の少なくともいずれかとショットキー接触するショットキー金属部３３を設けてもよい。このような構成によれば、ベース層５よりも深い位置からホールを排出できるので、ラッチアップ耐量を高めることができる。
＜実施の形態６＞
図１０２及び図１０３は、本実施の形態６に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図１０４は、当該半導体素子の構成を示す平面図である。具体的には、図１０２は、図１０４のＺ１－Ｚ１線の断面図であり、図１０３は、図１０４のＺ２－Ｚ２線の断面図であり、図１０４は、図１０２及び図１０３のＹ１－Ｙ１線の平面図である。
本実施の形態６では、コンタクト層３、ソース層４、ベース層５、及び、ドリフト層９と接する第２トレンチ３４が、図１０４に示すように、平面視において第１トレンチ７に沿って設けられている。そして、エミッタ電極１と電気的に接続されたダミー部３６が、第２ゲート絶縁膜であるゲート酸化膜３５を介して第２トレンチ３４内に設けられている。
本実施の形態６に係るダミー部３６は、底部が側部よりもベース層５から離間された凹部が設けられており、凹部の開口は上方に向いている。ダミー部３６は、ゲート部１４と同様に、第１ダミー部分３６ａと、第２ダミー部分３６ｂとを含む。第２ダミー部分３６ｂは、平面視における第２トレンチ３４の延在方向（例えばｚ方向）で第１ダミー部分３６ａと接続されており、第１ダミー部分３６ａよりも上方に突出している。第１ダミー部分３６ａは、ダミー部３６の凹部の底部を含み、第２ダミー部分３６ｂは、ダミー部３６の凹部の側部を含んでいる。そして、第２絶縁膜である埋込絶縁部３７が、第２トレンチ３４内のダミー部３６の凹部内に設けられている。
以上のような本実施の形態６の構成によれば、ダミー部３６は、ゲート－エミッタ間容量Ｃｇｅが比較的小さい第１ダミー部分３６ａと、ゲート－エミッタ間容量Ｃｇｅが比較的大きい第２ダミー部分３６ｂとを含む。このため、第１ダミー部分３６ａと第２ダミー部分３６ｂとの割合を変更することにより、ゲート－エミッタ間容量Ｃｇｅを調整することができる。なお、ゲート－エミッタ間容量Ｃｇｅを調整する必要がないのであれば、ダミー部３６には、凹部及び埋込絶縁部３７が設けられなくてもよい。
＜変形例１＞
実施の形態６の図１０２の構成では、第２ゲート部分１４ｂと第２ダミー部分３６ｂとの間に比較的大きなゲート－エミッタ間容量Ｃｇｅが生じる。そこで、図１０５～図１０７に示すように、第１ダミー部分３６ａが、平面視において第２ゲート部分１４ｂと位置が揃えられ、第２ダミー部分３６ｂが、平面視において第１ゲート部分１４ａと位置が揃えられてもよい。つまり、第１ダミー部分３６ａ及び埋込絶縁部３７は、ｘ方向で、第１ゲート部分１４ａ及び埋込絶縁部１６と隣り合わずに第２ゲート部分１４ｂと隣り合うように設けられ、第２ダミー部分３６ｂは、ｘ方向で、第２ゲート部分１４ｂと隣り合わずに第１ゲート部分１４ａ及び埋込絶縁部１６と隣り合うように設けられてもよい。
このような構成によれば、ゲート部１４とダミー部３６との間のカップリング容量を小さくすることができるので、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
＜変形例２＞
図１０８～図１１０に示すように、半導体基板の上面から第１ゲート部分１４ａの上部までの距離をＬｇとし、半導体基板の上面からダミー部３６の上部までの距離をＬｄとした場合に、Ｌｄ＞Ｌｇの関係式が成り立つように構成されてもよい。このような構成によれば、ダミー部３６がゲート部１４と対向する面積を小さくすることができるため、ゲート－エミッタ間容量Ｃｇｅを低減することができる。
＜変形例３＞
実施の形態６では、実施の形態１に凹部を有するダミー部３６を設けたが、実施の形態２に凹部を有するダミー部３６を設けてもよい。例えば、図１１１～図１１３に示すように、ゲート部１４の凹部の開口、及び、ダミー部３６の凹部の開口のそれぞれは側方を向いていてもよい。つまり、第２ダミー部分３６ｂは、平面視における第２トレンチ３４の延在方向（例えばｚ方向）で第１ダミー部分３６ａと接続されており、第１ダミー部分３６ａよりも側方に突出してもよい。このような構成であっても、ゲート－エミッタ間容量Ｃｇｅを低減することができる。また、図１１１～図１１３の構成においても、変形例１と同様に、第１ダミー部分３６ａが、平面視において第２ゲート部分１４ｂと位置が揃えられ、第２ダミー部分３６ｂが、平面視において第１ゲート部分１４ａと位置が揃えられてもよい。
＜実施の形態７＞
図１１４及び図１１５は、本実施の形態７に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図１１６は、当該半導体素子の構成を示す平面図である。具体的には、図１１４は、図１１６のＺ１－Ｚ１線の断面図であり、図１１５は、図１１６のＺ２－Ｚ２線の断面図であり、図１１６は、図１１４及び図１１５のＹ１－Ｙ１線の平面図である。
本実施の形態７では、これまで説明したゲート部１４及びゲート電極１５はそれぞれ第１ゲート部３８及び第１ゲート電極３９であるとして説明する。つまり本実施の形態７では、第１ゲート電極３９と電気的に接続された第１ゲート部３８が、第１ゲート絶縁膜であるゲート酸化膜８を介して第１トレンチ７内に設けられている。
また、本実施の形態７では、コンタクト層３、ソース層４、ベース層５、及び、ドリフト層９と接する第２トレンチ４０が、図１１５に示すように、平面視において第１トレンチ７に沿って設けられている。そして、第２ゲート電極４３と電気的に接続された第２ゲート部４２が、第２ゲート絶縁膜であるゲート酸化膜４１を介して第２トレンチ４０内に設けられている。
そして、本実施の形態７では、平面視において、第１トレンチ７に対する第１ゲート部３８の凹部の割合と、第２トレンチ４０に対する第２ゲート部４２の凹部の割合とが互いに異なっている。ここでいう凹部の割合は、埋込絶縁膜の割合に対応する。
なお、第２ゲート部４２は、第１ゲート部３８と同様に凹部が設けられてもよいし、凹部が設けられなくてもよい。図１１４～図１１６の例では、第１ゲート部３８には凹部が設けられており、第２ゲート部４２には凹部が設けられていないため、第１ゲート部３８の凹部の割合及び埋込絶縁膜の割合は、それぞれ第２ゲート部４２の凹部の割合及び埋込絶縁膜の割合よりも大きくなっている。
第１ゲート部３８の凹部の割合が、第２ゲート部４２の凹部の割合よりも大きい場合に、第１ゲート部３８に接続された第１ゲート電極３９を、第２ゲート部４２に接続された第２ゲート電極４３よりも先にオフ動作すると、電流下降中のタイミングでのゲート－エミッタ間容量Ｃｇｅを小さくすることができる。また、第１ゲート電極３９を第２ゲート電極４３よりも後にオン動作すると、電流下降中のタイミングでのゲート－エミッタ間容量Ｃｇｅを小さくすることができる。これにより、実施の形態１で説明したようにｄＩ／ｄｔを大きくすることができるので、ターンオン損失を小さくすることができる。
一方、第１ゲート部３８の凹部の割合が、第２ゲート部４２の凹部の割合よりも大きい場合に、上記動作とは逆の動作が行われてもよい。つまり、第２ゲート電極４３を第１ゲート電極３９よりも先にオフ動作し、第２ゲート電極４３を第１ゲート電極３９よりも後にオン動作する動作が行われてもよい。この場合には、放射ノイズ源となるｄＩ／ｄｔを小さくすることができるので、ノイズを小さくすることができる。
このように本実施の形態７によれば、一般的にダブルゲート駆動と呼ばれる動作、つまり第１ゲート電極３９と第２ゲート電極４３とを異なるタイミングでオン／オフ動作する動作を行うことによって、ターンオン損失またはノイズを低減することができる。
＜変形例＞
実施の形態７では、実施の形態１において第２ゲート電極４３及び第２ゲート部４２が追加された構成であった。しかしながらこれに限ったものではなく、図１１７～図１１９に示すように、実施の形態２において第２ゲート電極４３及び第２ゲート部４２が追加されてもよい。そして、平面視において、第１トレンチ７に対する第１ゲート部３８の凹部の割合と、第２トレンチ４０に対する第２ゲート部４２の凹部の割合とが互いに異なっていてもよい。この場合でも、ダブルゲート駆動を行うことによって、ターンオン損失またはノイズを低減することができる。
＜実施の形態８＞
図１２０は、本実施の形態８に係る半導体装置に含まれる半導体素子の構成を示す断面図である。
本実施の形態８では、実施の形態１～７の構成が、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）に適用されている。ＲＣ－ＩＧＢＴは、半導体基板に、ＩＧＢＴの機能を有するＩＧＢＴ領域と、ダイオードの機能を有するダイオード領域とを有する。
図１２０のＩＧＢＴ領域には、実施の形態７の図１１５に示される第１ゲート部３８の構成が適用されており、第１ゲート部３８が、ＲＣ－ＩＧＢＴのゲートに用いられている。これにより、ＲＣ－ＩＧＢＴのゲート－エミッタ間容量Ｃｇｅを低減することが可能となっている。
ＲＣ－ＩＧＢＴのダイオード領域には、第１トレンチ７に沿って第２トレンチ４４が設けられている。そして、ゲート電極と電気的に接続された導体部である第２ゲート部４６が、第２トレンチ４４内に第２ゲート絶縁膜であるゲート酸化膜４５を介して設けられている。第２ゲート部４６には、底部が側部よりもベース層５から離間された凹部が設けられている。第２トレンチ４４内の第２ゲート部４６の凹部内に第２絶縁部である埋込絶縁部４７が設けられている。ダイオード領域のドリフト層９の裏面側では、ＩＧＢＴ領域のｐ型のコレクタ層１１の代わりに、ｎ型のカソード層４８が設けられている。
なお、平面視において、第２トレンチ４４に対する埋込絶縁部４７の割合は、第１トレンチ７に対する埋込絶縁部１６の割合よりも大きくてもよい。このような構成によれば、ゲート－エミッタ間容量Ｃｇｅを小さくすることができる。ゲート－エミッタ間容量Ｃｇｅを小さくする必要がないのであれば、第２ゲート部４６に、凹部及び埋込絶縁部３７が設けられなくてもよい。
＜変形例１＞
図１２１は、本変形例１に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図１２２は、当該半導体素子の構成を示す平面図である。実施の形態８では、導体部として、ゲート電極と電気的に接続された第２ゲート部４６が、第２トレンチ４４内に第２ゲート絶縁膜であるゲート酸化膜４５を介して設けられたがこれに限ったものではない。
例えば本変形例１のように、導体部として、エミッタ電極１と電気的に接続されたダミー部４９が、第２トレンチ４４内に第２ゲート絶縁膜であるゲート酸化膜４５を介して設けられてもよい。このような構成によれば、ゲート－エミッタ間容量Ｃｇｅ及びゲート－コレクタ間容量Ｃｇｃを低減することができる。
また、図１２１及び図１２２に示すように、埋込絶縁部１６によって第１ゲート部３８と絶縁され、エミッタ電極１と電気的に接続された第１金属部である第１埋込金属部５０が、第１トレンチ７内にさらに設けられてもよい。同様に、埋込絶縁部４７によってダミー部４９と絶縁され、エミッタ電極１と電気的に接続された第２金属部である第２埋込金属部５１が、第２トレンチ４４内にさらに設けられてもよい。そして、図１２２に示すように、平面視において、ダイオード領域の第２トレンチ４４に対する第２埋込金属部５１の割合は、ＩＧＢＴ領域の第１トレンチ７に対する第１埋込金属部５０の割合よりも大きくてもよい。このような構成によれば、第２埋込金属部５１からホールを排出しやすくなるため、リカバリー損失を低減することができる。
＜変形例２＞
図１２３は、本変形例１に係る半導体装置に含まれる半導体素子の構成を示す断面図であり、図１２４は、当該半導体素子の構成を示す平面図である。本変形例２では変形例１と同様に、導体部として、エミッタ電極１と電気的に接続されたダミー部４９が、第２トレンチ４４内に第２ゲート絶縁膜であるゲート酸化膜４５を介して設けられている。
このような構成において、図１２３及び図１２４に示すように、埋込絶縁部４７によってダミー部４９と絶縁され、エミッタ電極１と電気的に接続された金属部であるショットキー金属部５２が、ダイオード領域の第２トレンチ４４内に設けられてもよい。なお、ショットキー金属部５２は、キャリア蓄積層６及びドリフト層９の少なくともいずれかとショットキー接触する。このような構成によれば、ダイオード領域のダイオードが動作する際に、ショットキー接合によって電子電流の量を多くすることができるので、リカバリー損失を低減することができる。
なお、ショットキー金属部は、図１２３及び図１２４のようにダイオード領域のみに設けてもよいし、ＩＧＢＴ領域及びダイオード領域の両方に設けてもよい。ＩＧＢＴ領域及びダイオード領域の両方に設けた構成では、平面視において、ダイオード領域の第２トレンチ４４に対するショットキー金属部の割合は、ＩＧＢＴ領域の第１トレンチ７に対するショットキー金属部の割合よりも大きくてもよい。
＜実施の形態９＞
本実施の形態９では、実施の形態１～７の構成が、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に適用される。つまり、ゲート部１４が、ＭＯＳＦＥＴのゲートに用いられる。このような構成によれば、ＭＯＳＦＥＴのゲート－エミッタ間容量Ｃｇｅを低減することができる。
＜実施の形態１０＞
本実施の形態１０では、実施の形態１～９の半導体基板がワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、酸化ガリウムまたはダイヤモンドを含む。このような構成によれば、半導体装置の耐圧を高めることができる。なお、炭化珪素は珪素よりもチャネル特性が悪いため、炭化珪素を用いた炭化珪素半導体装置では、珪素を用いた珪素半導体装置よりも、チャネル抵抗を小さくするために閾値電圧を小さくすることが多い。具体的には、閾値電圧を低減するために炭化珪素半導体装置のゲート酸化膜厚の厚みは、珪素半導体装置よりも薄く設計されることが多い。ゲート－エミッタ間容量Ｃｇｅはゲート酸化膜厚の厚みに反比例するため、炭化珪素半導体装置のＣｇｅは珪素半導体装置よりも大きいことが多い。このため、Ｃｇｅが比較的大きい炭化珪素半導体装置に、Ｃｇｅを低減可能な実施の形態１～９を適用することは有効である。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ エミッタ電極、３ コンタクト層、４ ソース層、５ ベース層、６ キャリア蓄積層、７ 第１トレンチ、７ａ 凸部、７ｂ 第１部分、７ｃ 第２部分、８，３５，４１，４５ ゲート酸化膜、９ ドリフト層、１４ ゲート部、１４ａ 第１ゲート部分、１４ｂ 第２ゲート部分、１４ｃ 第３ゲート部分、１５ ゲート電極、１６，２５，３７，４７ 埋込絶縁部、２１，３６，４９ ダミー部、２２，３１ 埋込金属部、２３，３３，５２ ショットキー金属部、２４，３２，３４，４０，４４ 第２トレンチ、３０ 保護層、３６ａ 第１ダミー部分、３６ｂ 第２ダミー部分、３８ 第１ゲート部、３９ 第１ゲート電極、４２，４６ 第２ゲート部、４３ 第２ゲート電極、５０ 第１埋込金属部、５１ 第２埋込金属部。

Claims (48)

  1. 上面と下面とを有し、前記上面と前記下面との間に設けられた第１導電型のドリフト層を含む半導体基板と、
    前記半導体基板のうち前記ドリフト層の前記上面側に設けられた第２導電型のベース層と、
    前記半導体基板のうち前記ドリフト層または前記ベース層の前記上面側に選択的に設けられた、前記ベース層よりも不純物濃度が高い第２導電型のコンタクト層と、
    前記半導体基板のうち前記ベース層の前記上面側に選択的に設けられた、前記ドリフト層よりも不純物濃度が高い第１導電型のソース層と、
    前記コンタクト層、前記ソース層、前記ベース層、及び、前記ドリフト層と接する第１トレンチ内に第１ゲート絶縁膜を介して設けられ、ゲート電極と電気的に接続され、底部が側部よりも前記ベース層から離間された凹部が設けられたゲート部と、
    前記第１トレンチ内の前記ゲート部の前記凹部内に設けられた第１絶縁部と
    を備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記ゲート部は、
    第１ゲート部分と、
    平面視における前記第１トレンチの延在方向で前記第１ゲート部分と接続され、前記第１ゲート部分よりも上方に突出し、前記第１ゲート絶縁膜を介して前記ソース層と対向する第２ゲート部分と
    を含み、
    前記第１ゲート部分は、前記ゲート部の前記凹部の前記底部を含み、
    前記第２ゲート部分は、前記ゲート部の前記凹部の前記側部を含む、半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記ゲート部は、
    第１ゲート部分と、
    平面視における前記第１トレンチの延在方向で前記第１ゲート部分と接続され、前記第１ゲート部分よりも側方に突出し、前記第１ゲート絶縁膜を介して前記ソース層と対向する第２ゲート部分と
    を含み、
    前記第１ゲート部分は、前記ゲート部の前記凹部の前記底部を含み、
    前記第２ゲート部分は、前記ゲート部の前記凹部の前記側部を含む、半導体装置。
  4. 請求項２に記載の半導体装置であって、
    前記ベース層と前記ドリフト層との間に設けられたキャリア蓄積層をさらに備え、
    前記第１ゲート部分の上部は、前記キャリア蓄積層の上部よりも下方に位置する、半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記第１ゲート部分の上部は、前記キャリア蓄積層の下部よりも下方に位置する、半導体装置。
  6. 請求項２または請求項３に記載の半導体装置であって、
    前記第２ゲート部分は、前記第１ゲート絶縁膜を介して前記コンタクト層と対向し、
    平面視における前記第１トレンチの延在方向に関して、前記コンタクト層の長さをＺｐｋとし、前記第１絶縁部の長さをＺｇとした場合に、Ｚｐｋ＞Ｚｇの関係式が成り立つ、半導体装置。
  7. 請求項２または請求項３に記載の半導体装置であって、
    前記第１絶縁部は、前記ソース層と対向し、
    平面視における前記第１トレンチの延在方向に関して、前記コンタクト層の長さをＺｐｋとし、前記第１絶縁部の長さをＺｇとした場合に、Ｚｐｋ＜Ｚｇの関係式が成り立つ、半導体装置。
  8. 請求項２または請求項３に記載の半導体装置であって、
    前記第１トレンチ内に設けられ、前記ゲート部と絶縁され、エミッタ電極と電気的に接続されたポリシリコンからなるダミー部をさらに備える、半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記ダミー部は、前記第１絶縁部によって前記ゲート部と絶縁されている、半導体装置。
  10. 請求項８に記載の半導体装置であって、
    前記ダミー部は、前記ゲート部の下方に設けられている、半導体装置。
  11. 請求項２に記載の半導体装置であって、
    前記第１トレンチ内に設けられ、前記第１絶縁部によって前記ゲート部と絶縁され、エミッタ電極と電気的に接続された金属部をさらに備える、半導体装置。
  12. 請求項２または請求項３に記載の半導体装置であって、
    前記ベース層と前記ドリフト層との間に設けられたキャリア蓄積層と、
    前記第１トレンチ内に設けられ、前記第１絶縁部によって前記ゲート部と絶縁され、エミッタ電極と電気的に接続された金属部と
    をさらに備え、
    前記金属部は、前記キャリア蓄積層及び前記ドリフト層の少なくともいずれかとショットキー接触する、半導体装置。
  13. 請求項２に記載の半導体装置であって、
    断面視における前記第１トレンチは、
    前記第１ゲート部分が位置する第１部分と、
    前記第１絶縁部が位置し、前記第１部分よりも幅が大きい第２部分と
    を含む、半導体装置。
  14. 請求項２または請求項３に記載の半導体装置であって、
    前記第１絶縁部は、前記半導体基板のうち前記ベース層以外の部分と接する、半導体装置。
  15. 請求項２または請求項３に記載の半導体装置であって、
    前記第１トレンチ内に設けられ、前記第１絶縁部によって前記ゲート部と絶縁され、エミッタ電極と電気的に接続された金属部をさらに備え、
    前記金属部は、前記半導体基板のうち前記ベース層以外の部分とショットキー接触する、半導体装置。
  16. 請求項３に記載の半導体装置であって、
    断面視において、前記第１ゲート絶縁膜の下部の厚みは、前記第１ゲート絶縁膜の当該下部以外の部分の厚みよりも厚い、半導体装置。
  17. 請求項３に記載の半導体装置であって、
    平面視における前記第１トレンチの幅方向に関して、前記第１トレンチの長さをＷｔｒとし、前記第１ゲート部分の長さをＷ２とし、前記第１ゲート絶縁膜の長さをｔ１とし、前記第１絶縁部の長さをｔ２とした場合に、ｔ１×３＜ｔ２≦Ｗｔｒ／２－Ｗ２の関係式が成り立つ、半導体装置。
  18. 請求項３に記載の半導体装置であって、
    前記第２ゲート部分は、平面視における前記第１ゲート部分の片側からのみ突出する、半導体装置。
  19. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視における前記第１トレンチの側部に凸部が設けられ、
    前記凸部内に前記第１絶縁部が設けられている、半導体装置。
  20. 請求項１９に記載の半導体装置であって、
    前記凸部は、第２トレンチと接続されている、半導体装置。
  21. 請求項２または請求項３に記載の半導体装置であって、
    平面視において、前記第２ゲート部分の前記ソース層と逆側に設けられた、前記第１ゲート絶縁膜よりも幅が大きい第２絶縁部をさらに備える、半導体装置。
  22. 請求項２または請求項３に記載の半導体装置であって、
    平面視における前記第１トレンチの側部に凸部が設けられ、
    前記凸部内に前記第１ゲート部分及び前記第１絶縁部が設けられている、半導体装置。
  23. 請求項２または請求項３に記載の半導体装置であって、
    前記第１ゲート部分の高さ及び幅をそれぞれＬ１及びＷ１とし、前記第２ゲート部分の高さ及び幅をそれぞれＬ２及びＷ２とした場合に、Ｌ１×Ｗ１≧Ｌ２×Ｗ２の関係式が成り立つ、半導体装置。
  24. 請求項２２または請求項２３に記載の半導体装置であって、
    前記第２ゲート部分は、前記第１ゲート絶縁膜を介して前記コンタクト層と対向する、半導体装置。
  25. 請求項２または請求項３に記載の半導体装置であって、
    前記第１ゲート部分の下部は、前記第２ゲート部分の下部よりも下方に位置する、半導体装置。
  26. 請求項２に記載の半導体装置であって、
    前記ゲート部は、
    前記第１ゲート部分上に設けられ、前記第１ゲート部分及び前記第２ゲート部分よりも幅が小さい第３ゲート部分をさらに含む、半導体装置。
  27. 請求項２６に記載の半導体装置であって、
    前記第３ゲート部分は、平面視または断面視における前記ゲート部の片側に偏在する、半導体装置。
  28. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記第１トレンチと前記ドリフト層との間に部分的に設けられた第２導電型の保護層をさらに備え、
    前記第１絶縁部の少なくとも一部は、前記ゲート部と前記保護層との間に設けられている、半導体装置。
  29. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記ゲート部は、ポリシリコン、金属、または、ポリシリコン及び金属の二層構造からなる、半導体装置。
  30. 請求項２に記載の半導体装置であって、
    前記半導体基板の前記上面から前記コンタクト層の下部までの距離をＬｐｋとし、前記半導体基板の前記上面から前記ベース層の下部までの距離をＬｂとした場合に、Ｌｐｋ＞Ｌｂの関係式が成り立つ、半導体装置。
  31. 請求項３０に記載の半導体装置であって、
    前記半導体基板の前記上面から前記コンタクト層の下部までの距離をＬｐｋとし、前記半導体基板の前記上面から前記第１ゲート部分の上部までの距離をＬｇとした場合に、Ｌｐｋ＞Ｌｇの関係式が成り立つ、半導体装置。
  32. 請求項２に記載の半導体装置であって、
    前記コンタクト層は、前記ベース層と前記ソース層との間に設けられ、
    前記コンタクト層の不純物濃度は、前記ソース層の不純物濃度よりも低い、半導体装置。
  33. 請求項３２に記載の半導体装置であって、
    前記第１トレンチ内に設けられ、前記第１絶縁部によって前記ゲート部と絶縁され、前記コンタクト層及び前記ソース層にオーミック接触する金属部をさらに備える、半導体装置。
  34. 請求項３２に記載の半導体装置であって、
    平面視における前記第１トレンチの側部は、前記ソース層、及び、前記コンタクト層と接する第２トレンチと接続され、
    前記第２トレンチ内に設けられ、前記第１絶縁部によって前記ゲート部と絶縁され、前記コンタクト層及び前記ソース層にオーミック接触する金属部をさらに備える、半導体装置。
  35. 請求項３４に記載の半導体装置であって、
    前記第２トレンチの下部は、前記コンタクト層の下部よりも下方に位置し、かつ、前記第１ゲート部分の上部よりも上方に位置する、半導体装置。
  36. 請求項３５に記載の半導体装置であって、
    前記ベース層と前記ドリフト層との間に設けられたキャリア蓄積層をさらに備え、
    前記第２トレンチの下部は、前記ベース層の下部よりも下方に位置し、かつ、前記第１ゲート部分の上部よりも上方に位置し、
    前記金属部は、前記キャリア蓄積層及び前記ドリフト層の少なくともいずれかとショットキー接触する、半導体装置。
  37. 請求項２または請求項３に記載の半導体装置であって、
    前記コンタクト層、前記ソース層、前記ベース層、及び、前記ドリフト層と接する第２トレンチ内に第２ゲート絶縁膜を介して設けられ、エミッタ電極と電気的に接続され、底部が側部よりも前記ベース層から離間された凹部が設けられたダミー部と、
    前記第２トレンチ内の前記ダミー部の前記凹部内に設けられた第２絶縁部と
    をさらに備える、半導体装置。
  38. 請求項３７に記載の半導体装置であって、
    前記第２トレンチは、平面視において前記第１トレンチに沿って設けられ、
    前記ダミー部は、
    平面視において前記第２ゲート部分と位置が揃えられた第１ダミー部分と、
    平面視において前記第１ゲート部分と位置が揃えられ、平面視における前記第２トレンチの延在方向で前記第１ダミー部分と接続され、前記第１ダミー部分よりも上方または側方に突出する第２ダミー部分とを含み、
    前記第１ダミー部分は、前記ダミー部の前記凹部の前記底部を含み、
    前記第２ダミー部分は、前記ダミー部の前記凹部の前記側部を含む、半導体装置。
  39. 請求項３７に記載の半導体装置であって、
    前記半導体基板の前記上面から前記第１ゲート部分の上部までの距離をＬｇとし、前記半導体基板の前記上面から前記ダミー部の上部までの距離をＬｄとした場合に、Ｌｄ＞Ｌｇの関係式が成り立つ、半導体装置。
  40. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記ゲート部及び前記ゲート電極は、それぞれ第１ゲート部及び第１ゲート電極であり、
    前記コンタクト層、前記ソース層、前記ベース層、及び、前記ドリフト層と接する第２トレンチ内に第２ゲート絶縁膜を介して設けられ、第２ゲート電極と電気的に接続された第２ゲート部をさらに備え、
    平面視において、前記第１トレンチに対する前記第１ゲート部の前記凹部の割合と、前記第２トレンチに対する前記第２ゲート部の凹部の割合とが互いに異なる、半導体装置。
  41. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記ゲート部は、ＲＣ－ＩＧＢＴのゲートに用いられる、半導体装置。
  42. 請求項４１に記載の半導体装置であって、
    前記ＲＣ－ＩＧＢＴのダイオード領域の第２トレンチ内に第２ゲート絶縁膜を介して設けられ、底部が側部よりも前記ベース層から離間された凹部が設けられた導体部と、
    前記第２トレンチ内の前記導体部の前記凹部内に設けられた第２絶縁部と
    をさらに備え、
    平面視において、前記第２トレンチに対する前記第２絶縁部の割合は、前記第１トレンチに対する前記第１絶縁部の割合よりも大きい、半導体装置。
  43. 請求項４１に記載の半導体装置であって、
    前記ＲＣ－ＩＧＢＴのダイオード領域の第２トレンチ内に第２ゲート絶縁膜を介して設けられ、底部が側部よりも前記ベース層から離間された凹部が設けられた導体部と、
    前記第２トレンチ内の前記導体部の前記凹部内に設けられた第２絶縁部と
    前記第１トレンチ内に設けられ、前記第１絶縁部によって前記ゲート部と絶縁され、エミッタ電極と電気的に接続された第１金属部と、
    前記第２トレンチ内に設けられ、前記第２絶縁部によって前記導体部と絶縁され、前記エミッタ電極と電気的に接続された第２金属部と
    をさらに備え、
    平面視において、前記第２トレンチに対する前記第２金属部の割合は、前記第１トレンチに対する前記第１金属部の割合よりも大きい、半導体装置。
  44. 請求項４１に記載の半導体装置であって、
    前記ベース層と前記ドリフト層との間に設けられたキャリア蓄積層と、
    前記ＲＣ－ＩＧＢＴのダイオード領域の第２トレンチ内に第２ゲート絶縁膜を介して設けられ、底部が側部よりも前記ベース層から離間された凹部が設けられた導体部と、
    前記第２トレンチ内の前記導体部の前記凹部内に設けられた第２絶縁部と
    前記第２トレンチ内に設けられ、前記第２絶縁部によって前記導体部と絶縁され、エミッタ電極と電気的に接続された金属部と
    をさらに備え、
    前記金属部は、前記キャリア蓄積層及び前記ドリフト層の少なくともいずれかとショットキー接触する、半導体装置。
  45. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記ゲート部は、ＭＯＳＦＥＴのゲートに用いられる、半導体装置。
  46. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板は、ワイドバンドギャップ半導体を含む、半導体装置。
  47. 請求項３０または請求項３１に記載の半導体装置の製造方法であって、
    前記第１ゲート部分及び前記第２ゲート部分を形成した後に、前記第１ゲート部上の前記第１トレンチの内壁に第２導電型の不純物を注入する斜めイオン注入によって、前記コンタクト層を選択的に形成する、半導体装置の製造方法。
  48. 上面と下面とを有し、前記上面と前記下面との間に設けられた第１導電型のドリフト層を含む半導体基板と、
    前記半導体基板のうち前記ドリフト層の前記上面側に設けられた第２導電型のベース層と、
    前記半導体基板のうち前記ドリフト層または前記ベース層の前記上面側に選択的に設けられた、前記ベース層よりも不純物濃度が高い第２導電型のコンタクト層と、
    前記半導体基板のうち前記ベース層の前記上面側に選択的に設けられた、前記ドリフト層よりも不純物濃度が高い第１導電型のソース層と、
    前記コンタクト層、前記ソース層、前記ベース層、及び、前記ドリフト層と接する第１トレンチ内に第１ゲート絶縁膜を介して設けられ、ゲート電極と電気的に接続されたゲート部と、
    を備え、
    平面視における前記第１トレンチの側部に凸部が設けられ、
    前記凸部内に設けられた第１絶縁部をさらに備える、半導体装置。
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