JP7439746B2 - 炭化珪素半導体装置 - Google Patents
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Description
本発明は、トレンチゲート構造を有する炭化珪素（以下では、ＳｉＣともいう）で構成されたＳｉＣ半導体装置に関するものである。
従来より、トレンチゲート構造を有するＳｉＣで構成されたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このＳｉＣ半導体装置では、ｎ＋型の基板上に、ｎ－型のドリフト層およびｐ型のベース領域が順に積層され、ベース領域上に、ｎ＋型のソース領域およびｐ＋型のコンタクト領域が配置された半導体基板を用いて構成されている。そして、半導体基板には、ソース領域およびベース領域を貫通するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。
なお、トレンチは、基板の面方向における一方向を第１方向とし、当該面方向における第１方向と交差する方向を第２方向とすると、次のように形成されている。具体的には、トレンチは、第１方向に沿って複数の第１トレンチが形成され、第２方向に沿って複数の第１トレンチを繋ぐように第２トレンチが形成されている。そして、ソース領域は、各第１トレンチの長手方向に沿って第１トレンチの側面と接するように形成され、コンタクト領域は、ソース領域の間に配置されている。
また、半導体基板には、半導体基板のうちの第１トレンチおよび第２トレンチの底面に形成されたゲート絶縁膜と接する部分に、ｐ型の底部領域が形成されている。また、半導体基板には、半導体基板のうちの第１トレンチの側面に形成されたゲート絶縁膜と接する部分に、底部領域とベース領域とを接続するｐ型の接続領域が形成されている。具体的には、接続領域は、第１トレンチの側面のうちの第２トレンチにて開口された部分と対向する部分に形成されている。
さらに、このＳｉＣ半導体装置では、コンタクト領域およびソース領域と電気的に接続されるように上部電極が形成され、基板と接続されるように下部電極が形成されている。
このようなＳｉＣ半導体装置は、第１トレンチおよび第２トレンチの底面に底部領域が形成され、底部領域が接続領域を介してコンタクト領域と接続されている。このため、底部領域からドリフト層へ空乏層が広がり、高電界がゲート絶縁膜に入り込み難くなる。したがって、ゲート絶縁膜が破壊されることを抑制できる。
しかしながら、上記ＳｉＣ半導体装置では、ｎ型のソース領域、ｐ型のベース領域およびコンタクト領域、ｎ型のドリフト層にてｎｐｎ寄生トラジスタ（以下では、単に寄生トランジスタともいう）が構成される。そして、上記のようなＳｉＣ半導体装置では、アバランシェ降伏が発生した場合、アバランシェ降伏によって発生したホールが底部領域および接続領域を介してコンタクト領域へ引き抜かれる。
この場合、上記ＳｉＣ半導体装置では、ホールが寄生トランジスタにおけるｐ型領域を通過するため、寄生トランジスタが作動することによってｄｖ／ｄｔ耐量やアバランシェ耐量が低くなる可能性がある。特に、ＳｉＣ半導体装置が高速動作する場合等では、ｄｖ／ｄｔ耐量の低下やアバランシェ耐量の低下が顕著となる。
本発明は上記点に鑑み、耐量が低下することを抑制できるＳｉＣ半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、トレンチゲート構造が形成されたＳｉＣ半導体装置であって、ＳｉＣからなる第１導電型または第２導電型の基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（１６）と、ドリフト層上に形成された第２導電型のベース領域（１７）と、ベース領域の表層部に形成されると共に、ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（１８）と、不純物領域およびベース領域を貫通してドリフト層に達するトレンチ（２１０、２２０）の壁面に形成されたゲート絶縁膜（２１）と、ゲート絶縁膜上に形成されたゲート電極（２２）とを有するトレンチゲート構造と、不純物領域およびベース領域と電気的に接続される第１電極（２６）と、基板と電気的に接続される第２電極（２７）と、を備えている。そして、トレンチは、基板の面方向における一方向としての第１方向に沿って延びる第１トレンチ（２１０）が複数形成されていると共に、基板の面方向における一方向と交差する第２方向に沿って延び、隣合う第１トレンチを繋ぐ第２トレンチ（２２０）が複数形成されており、ゲート絶縁膜のうちの第１トレンチの底面および第２トレンチの底面に形成された部分と接する状態で形成された第２導電型の底部領域（２３）と、第１トレンチの側面のうちの第２トレンチで開口される部分と対向する部分を端面（２１０ａ）とすると、ゲート絶縁膜のうちの端面に形成された部分と接する状態で形成され、ベース領域および底部領域と接続される接続領域（２４）と、を有し、不純物領域は、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチのうちの端面と対向する部分との間と異なる部分に形成されており、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチのうちの端面と対向する部分との間には、第２導電型の領域（１７、１９）が配置されている。
これによれば、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチにおける端面と対向する部分との間に不純物領域が形成されていない。このため、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチにおける端面と対向する部分との間に寄生トランジスタが構成されない。そして、接続領域は、端面と接するように形成されている。したがって、アバランシェが発生した場合、例えば、第１導電型がｎ型であると共に第２導電型がｐ型である場合には、ホールが寄生トランジスタを通過し難くなり、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１～図６に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、ＳｉＣ半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されている。
第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１～図６に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、ＳｉＣ半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されている。
また、図１は、ＳｉＣ半導体装置の平面図であるが、後述する、ソース領域１８、コンタクト領域１９、接続領域２４、第１トレンチ２１０、および第２トレンチ２２０の位置関係を示す平面図であり、上部電極２６等を省略して示してある。そして、以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、本実施形態では、Ｙ軸方向が第１方向に相当し、Ｘ軸方向が第２方向に相当している。
ＳｉＣ半導体装置は、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものである。
基板１１の表面上には、例えば、窒素やリン等のｎ型不純物濃度が５．０～１０．０×１０１５／ｃｍ３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ－型の低濃度層１２が形成されている。この低濃度層１２は、不純物濃度が深さ方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１２のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１２は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１２の内部抵抗を低減でき、オン抵抗を低減することができる。
低濃度層１２上には、低濃度層１２よりも高不純物濃度とされたｎ型の第１電流分散層１３が形成されている。第１電流分散層１３は、例えば、窒素やリン等が導入されたｎ型不純物層によって構成されて不純物濃度が低濃度層１２以上とされ、深さが０．３～１．５μｍとされている。
そして、第１電流分散層１３には、ｐ型のディープ層１４が複数形成されている。ディープ層１４は、例えば、ボロン等のｐ型不純物濃度が２．０×１０１７～２．０×１０１８／ｃｍ３とされている。そして、複数のディープ層１４は、ストライプ状となるように、それぞれｘ軸方向に沿って延設され、ｙ軸方向に沿って等間隔に配列されている。このため、第１電流分散層１３は、Ｘ軸方向を長手方向とする複数の線状部分を有する構成とされ、ディープ層１４は、線状部分の間に配置された状態となっている。
また、ディープ層１４は、第１電流分散層１３より浅く形成されている。つまり、ディープ層１４は、底部が第１電流分散層１３内に位置するように形成されている。言い換えると、ディープ層１４は、低濃度層１２との間に第１電流分散層１３が位置するように形成されている。
第１電流分散層１３およびディープ層１４上には、窒素やリン等が導入されたｎ型不純物層で構成され、厚さが０．５～２μｍとされた第２電流分散層１５が形成されている。第２電流分散層１５のｎ型不純物濃度は、例えば、１．０×１０１６～５．０×１０１７／ｃｍ３とされており、第１電流分散層１３以上とされている。そして、第２電流分散層１５は、第１電流分散層１３と繋がっている。このため、本実施形態では、低濃度層１２、第１電流分散層１３、および第２電流分散層１５が繋がり、これらによってドリフト層１６が構成されている。
第２電流分散層１５上には、ｐ－型のベース領域１７が形成されている。そして、ベース領域１７の表層部には、ｎ＋型のソース領域１８およびｐ＋型のコンタクト領域１９が形成されている。なお、ソース領域１８およびコンタクト領域１９の配置関係は、後述する。また、本実施形態では、ソース領域１８が不純物領域に相当している。そして、本実施形態では、このようにドリフト層１６を構成する第２電流分散層１５上にベース領域１７が形成されていることにより、ドリフト層１６とベース領域１７との界面から離れた位置にディープ層１４が形成された状態となる。
ベース領域１７は、例えば、ボロン等のｐ型不純物濃度が５．０×１０１６～２．０×１０１９／ｃｍ３とされ、厚さが２．０μｍ程度で構成されている。ソース領域１８は、表層部における窒素やリン等のｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされ、厚さが０．３μｍ程度で構成されている。コンタクト領域１９は、表層部におけるボロン等のｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされ、厚さが０．３μｍ程度で構成されている。
本実施形態では、このように、基板１１、ドリフト層１６、ディープ層１４、ベース領域１７、ソース領域１８、コンタクト領域１９等が積層されて半導体基板１０が構成されている。以下、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとし、ソース領域１８およびコンタクト領域１９側の面を半導体基板１０の一面１０ａとする。そして、ソース領域１８およびコンタクト領域１９は、半導体基板１０の一面１０ａから露出した状態となっている。
半導体基板１０には、ベース領域１７等を貫通して第２電流分散層１５に達すると共に、底面が第２電流分散層１５内に位置するように、例えば幅が１．４～２．０μｍとされた第１トレンチ２１０および第２トレンチ２２０が形成されている。なお、第１トレンチ２１０および第２トレンチ２２０は、第１電流分散層１３およびディープ層１４に達しないように形成されている。つまり、第１トレンチ２１０および第２トレンチ２２０は、底面よりも下方に第１電流分散層１３およびディープ層１４が位置するように形成されている。但し、第１トレンチ２１０および第２トレンチ２２０は、底面に接するように形成される後述の底部領域２３がディープ層１４と繋がるように形成されている。また、第１トレンチ２１０および第２トレンチ２２０の幅は、長手方向と交差する方向であって基板１１の面方向に沿った方向の長さのことである。そして、第１トレンチ２１０および第２トレンチ２２０の幅は、後述する斜め方向からイオン注入を行った際に端面２１０ａと異なる部分にイオンが注入されない程度に狭くされている。
第１トレンチ２１０および第２トレンチ２２０は、内壁面に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１の表面に形成されたドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２２によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２１は、第１トレンチ２１０および第２トレンチ２２０の内壁面を熱酸化またはＣＶＤ（chemical vapor depositionの略）で形成される。そして、ゲート絶縁膜２１は、厚さが第１トレンチ２１０および第２トレンチ２２０の側面側および底面側で共に１００ｎｍ程度とされている。
ここで、本実施形態の第１トレンチ２１０および第２トレンチ２２０の配置について説明する。第１トレンチ２１０は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。また、第２トレンチ２２０は、隣合う第１トレンチ２１０を繋ぐように、Ｘ軸方向に沿って形成されている。なお、本実施形態では、第２トレンチ２２０は、全ての隣合う第１トレンチ２１０の間に形成されていると共に、隣合う第１トレンチ２１０の複数個所を繋ぐように形成されている。このため、本実施形態の半導体基板１０の一面１０ａは、第１トレンチ２１０および第２トレンチ２２０で囲まれる複数の表面領域１００が構成された状態となっている。
そして、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、Ｙ軸方向に沿ってずらされて配置されている。言い換えると、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、当該第１トレンチ２１０を挟んで対向しないように配置されている。
さらに詳しくは、本実施形態では、Ｘ軸方向において隣合う第２トレンチ２２０は、２つの第１トレンチ２１０を挟むように配置されている。また、本実施形態の第２トレンチ２２０は、Ｙ軸方向において隣合う第２トレンチ２２０の間隔Ｌがそれぞれ等しくなるように形成されている。そして、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、Ｙ軸方向に沿ってＬ／２だけずらされて配置されている。つまり、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、次のように配置されている。すなわち、第１トレンチ２１０の一方の側に配置された第２トレンチ２２０は、第１トレンチ２１０の他方の側に配置された第２トレンチ２２０に対し、当該他方の側に配置されたＹ軸方向に沿って隣合う第２トレンチ２２０の中心と対向する状態で配置されている。したがって、本実施形態の第１トレンチ２１０および第２トレンチ２２０は、表面領域１００が千鳥状となるように形成されているともいえる。
そして、コンタクト領域１９は、各表面領域１００において、隣合う第１トレンチ２１０のそれぞれと接すると共に、Ｘ軸方向において第２トレンチ２２０と対向する部分に形成されている。ソース領域１８は、表面領域１００のうちのコンタクト領域１９が形成されない部分に形成されており、Ｙ軸方向において、コンタクト領域１９を挟むように形成されている。このため、表面領域１００では、Ｙ軸方向に沿ってソース領域１８、コンタクト領域１９、ソース領域１８が順に配置されると共に、コンタクト領域１９がＸ軸方向において第２トレンチ２２０と対向するように形成された状態となっている。
なお、本実施形態のコンタクト領域１９は、Ｙ軸方向に沿った幅が第２トレンチ２２０のＹ軸方向に沿った幅以上とされている。また、本実施形態のコンタクト領域１９は、Ｙ軸方向における中心が第２トレンチ２２０のＹ軸方向における中心と一致するように形成されている。
そして、半導体基板１０のうちの第１トレンチ２１０および第２トレンチ２２０の底面に形成されたゲート絶縁膜２１と接する部分には、ベース領域１７よりも高不純物濃度とされたｐ型の底部領域２３が形成されている。具体的には、底部領域２３は、ドリフト層１６内に配置されるディープ層１４と接続されるように形成されている。なお、底部領域２３は、半導体基板１０のうちの第１トレンチ２１０および第２トレンチ２２０の底面に形成されたゲート絶縁膜２１の全体と接するように形成されている。
また、第１トレンチ２１０の側面のうちの第２トレンチ２２０で開口する部分と対向する部分を端面２１０ａとする。そして、半導体基板１０のうちの端面２１０ａに形成されたゲート絶縁膜２１と接する部分には、底部領域２３、ベース領域１７、コンタクト領域１９と接続されるｐ型の接続領域２４が形成されている。なお、第１トレンチ２１０の端面２１０ａとは、言い換えると、第１トレンチ２１０の側面のうちの当該第１トレンチ２１０内に対向する側面を有しない部分であるともいえる。
そして、上記のように、ソース領域１８、コンタクト領域１９、接続領域２４が形成されている。このため、隣合う第１トレンチ２１０の間において、ソース領域１８は、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における当該端面２１０ａと対向する部分との間と異なる部分に配置された状態となる。また、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間には、ベース領域１７およびコンタクト領域１９が配置された状態となる。なお、本実施形態では、上記のようにＸ軸方向において隣合う第２トレンチ２２０が２本の第１トレンチ２１０を挟むように形成されているため、隣合う第１トレンチ２１０では、各第１トレンチ２１０の端面２１０ａ同士が対向した状態となっている。
そして、本実施形態では、上記のように、第２トレンチ２２０は、全ての隣合う第１トレンチ２１０の間に形成されていると共に、隣合う第１トレンチ２１０の複数個所を繋ぐように形成されている。このため、接続領域２４は、全ての第１トレンチ２１０の少なくとも１か所に形成されている。
また、第１トレンチ２１０および第２トレンチ２２０は、表面領域１００が千鳥状となるように形成されている。このため、接続領域２４が集中して形成され難くなっている。
半導体基板１０の一面１０ａには、層間絶縁膜２５が形成されている。層間絶縁膜２５上には、層間絶縁膜２５に形成されたコンタクトホール２５ａを介してソース領域１８およびコンタクト領域１９と電気的に接続される上部電極２６が形成されている。なお、ベース領域１７、接続領域２４、および底部領域２３は、コンタクト領域１９を介して上部電極２６と接続されている。
本実施形態の上部電極２６は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１８）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域１９）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、本実施形態では、上部電極２６が第１電極に相当している。
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２７が形成されている。なお、本実施形態では、下部電極２７が第２電極に相当している。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。
以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ＋型、ｎ型、ｎ－型が第１導電型に相当しており、ｐ－型、ｐ型、ｐ＋型が第２導電型に相当している。次に、上記ＳｉＣ半導体装置の作動について説明する。
まず、上記ＳｉＣ半導体装置は、ゲート電極２２にゲート電圧が印加される前のオフ状態では、ベース領域１７に反転層が形成されない。このため、下部電極２７に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１８からベース領域１７内に電子が流れず、ＳｉＣ半導体装置は、上部電極２６と下部電極２７との間に電流が流れないオフ状態となる。
また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２１の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、第１トレンチ２１０および第２トレンチ２２０よりも深い位置に、ディープ層１４および第１電流分散層１３が備えられている。このため、ディープ層１４および第１電流分散層１３との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２１に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２１が破壊されることを抑制できる。
さらに、本実施形態では、第１トレンチ２１０および第２トレンチ２２０の底面に底部領域２３が形成され、底部領域２３が接続領域２４を介してコンタクト領域１９と接続されている。このため、底部領域２３からもドリフト層１６へ空乏層が広がり、さらに高電界がゲート絶縁膜２１に入り込み難くなる。
ところで、このようなＳｉＣ半導体装置では、オフ状態である場合、ドリフト層１６内に局所的な高電界が発生することによってアバランシェ降伏が発生する場合がある。そして、アバランシェ降伏が発生した場合には、アバランシェ降伏によって発生したホールが底部領域２３および接続領域２４を介してコンタクト領域１９から引き抜かれる。この場合、本実施形態では、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における当該端面２１０ａと対向する部分との間にソース領域１８が形成されていない。つまり、本実施形態では、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間に寄生トランジスタが構成されない。そして、接続領域２４は、端面２１０ａと接するように形成されている。したがって、アバランシェが発生した場合、ホールが寄生トランジスタを通過することなくコンタクト領域１９に引き抜かれるため、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
また、本実施形態では、各第１トレンチ２１０に対して少なくとも１つの接続領域２４が形成されるようにしている。このため、アバランシェが発生した際、ホールが底部領域２３を流れる距離を短くし易くできる。したがって、さらに、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
そして、ゲート電極２２に所定のゲート電圧、例えば２０Ｖが印加されると、ベース領域１７のうちの第１トレンチ２１０および第２トレンチ２２０に接している表面にチャネルが形成される。このため、上部電極２６から注入された電子は、ソース領域１８からベース領域１７に形成されたチャネルを通った後、第２電流分散層１５に流れる。そして、第２電流分散層１５に流れた電子は、第１電流分散層１３を通過して低濃度層１２に流れ、その後にドレイン層としての基板１１を通過して下部電極２７へ流れる。これにより、上部電極２６と下部電極２７との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が第２電流分散層１５、第１電流分散層１３および低濃度層１２を通過して基板１１へ流れるため、第２電流分散層１５、第１電流分散層１３および低濃度層１２を有したドリフト層１６が構成されているといえる。
次に、上記ＳｉＣ半導体装置の製造方法について、図７Ａ～図７Ｉ、図８Ａ、および図８Ｂを参照して説明する。なお、図７Ａ～図７Ｉは、第１トレンチ２１０と第２トレンチ２２０との連結部分の近傍を示す斜視図である。図８Ａは、図２に相当する部分の断面図であり、図８Ｂは、図３に相当する部分の断面図である。
まず、図７Ａに示されるように、基板１１上に、低濃度層１２および第１電流分散層１３を順に形成する。なお、低濃度層１２および第１電流分散層１３は、基板１１の表面に対するエピタキシャル成長等によって形成される。
次に、図７Ｂに示されるように、第１電流分散層１３上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことでディープ層１４を形成する。
なお、ここでは、ディープ層１４をイオン注入によって形成しているが、イオン注入以外の方法によってディープ層１４を形成してもよい。例えば、第１電流分散層１３を選択的に異方性エッチングしてディープ層１４と対応する位置に凹部を形成する。そして、凹部を埋め込むようにｐ型ＳｉＣをエピタキシャル成長させた後、第１電流分散層１３の上に位置する部分のｐ型ＳｉＣを除去することでディープ層１４を形成するようにしてもよい。
続いて、図７Ｃに示されるように、第１電流分散層１３およびディープ層１４の上に第２電流分散層１５を形成することにより、低濃度層１２、第１電流分散層１３、第２電流分散層１５を有するドリフト層１６を構成する。第２電流分散層１５は、第１電流分散層１３の表面に対するエピタキシャル成長によって形成される。
続いて、図７Ｄ示されるように、第１電流分散層１３上にベース領域１７およびノンドープ層３０を形成することにより、半導体基板１０を構成する。ベース領域１７およびノンドープ層３０は、第２電流分散層１５の表面上にエピタキシャル成長等をすることによって形成される。
続いて、図７Ｅに示されるように、第２電流分散層１５上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことでコンタクト領域１９を形成する。また、図７Ｆに示されるように、第２電流分散層１５上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことでソース領域１８を形成する。
次に、図７Ｇに示されるように、図示しないフォトレジストを配置してパターニングを行う。そして、フォトレジストをマスクとして異方性エッチングを行うことでソース領域１８、ベース領域１７を貫通して第２電流分散層１５に達する第１トレンチ２１０および第２トレンチ２２０を形成する。なお、第１トレンチ２１０および第２トレンチ２２０は、上記の図１を参照して説明した配置関係となるように形成される。
続いて、図７Ｈ、図８Ａ、および図８Ｂに示されるように、半導体基板１０の一面１０ａ上にマスク４０が配置された状態でイオン注入を行うことにより、底部領域２３および接続領域２４を形成する。なお、図７Ｈでは、マスク４０を省略して示している。また、このマスク４０は、例えば、第１トレンチ２１０および第２トレンチ２２０を形成する際のマスクがそのまま用いられる。
具体的には、半導体基板１０の一面１０ａに対する法線方向に沿ってイオン注入を行うことにより、第２電流分散層１５のうちの第１トレンチ２１０および第２トレンチ２２０の底面と接する部分に底部領域２３を形成する。
また、図８Ａに示されるように、半導体基板１０の一面１０ａに対する法線方向（すなわち、Ｚ軸方向）に対してＸ軸方向に傾いた方向からイオン注入を行うことにより、第１トレンチ２１０の端面２１０ａに接続領域２４を形成する。より詳しくは、第２トレンチ２２０の延設方向に沿った方向から斜めにイオン注入することにより、第２トレンチ２２０によって開放されている第１トレンチ２１０の端面２１０ａにイオン注入を行って接続領域２４を形成する。この際、図８Ｂに示されるように、第１トレンチ２１０の側面のうちの端面２１０ａと異なる部分は、第１トレンチ２１０の幅が狭いため、マスク４０の影となってイオン注入が行われず、接続領域２４が形成されない。
続いて、図７Ｉに示されるように、熱酸化等でゲート絶縁膜２１を形成すると共に、ＣＶＤ法等でゲート電極２２を構成する。その後は特に図示しないが、一般的な製造プロセスを行い、層間絶縁膜２５、上部電極２６、下部電極２７等を形成することにより、上記図１に示すＳｉＣ半導体装置が製造される。
以上説明した本実施形態によれば、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間にソース領域１８が形成されていない。このため、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間に寄生トランジスタが構成されない。そして、接続領域２４は、端面２１０ａと接するように形成されている。したがって、アバランシェが発生した場合、ホールが寄生トランジスタを通過することなくコンタクト領域１９に引き抜かれるため、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
（１）本実施形態では、接続領域２４は、複数の第１トレンチ２１０のそれぞれと接するように形成されている。つまり、ＳｉＣ半導体装置は、各第１トレンチ２１０に対して少なくとも１つの接続領域２４が接するように形成されている。このため、ホールが底部領域２３を流れる距離を短くし易くでき、さらに、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
（２）本実施形態では、ドリフト層１６内にディープ層１４が形成されている。このため、ドリフト層１６とディープ層１４との間に構成される空乏層により、高電界がゲート絶縁膜２１に入り込むことを抑制でき、ゲート絶縁膜２１が破壊されることを抑制できる。
（３）本実施形態では、ドリフト層１６は、低濃度層１２、第１電流分散層１３、第２電流分散層１５を有する構成とされている。そして、ディープ層１４の間には、低濃度層１２よりも高不純物濃度とされた第１電流分散層１３が配置されている。したがって、例えば、ドリフト層１６を低濃度層１２のみで構成した場合と比較して、オン抵抗の低減を図ることができる。
（４）本実施形態では、隣合う第１トレンチ２１０の間の部分では、第２トレンチ２２０と対向する部分にコンタクト領域１９が形成され、第２トレンチ２２０と対向する部分と異なる部分にソース領域１８が形成されている。つまり、隣合う第１トレンチ２１０の間の部分では、Ｙ軸方向に沿ってソース領域１８とコンタクト領域１９とが交互に形成されている。このため、ソース領域１８およびコンタクト領域１９を配置し易くなり、面積効率を向上することでＳｉＣ半導体装置の小型化を図ることができる。
（５）本実施形態では、Ｙ軸方向において隣合う第２トレンチ２２０は、それぞれ間隔がＬで等しくされている。また、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０において、一方の側に配置される第２トレンチ２２０は、他方の側に配置されるＹ軸方向に沿って隣合う第２トレンチ２２０の中心と対向する状態で形成されている。つまり、第１トレンチ２１０および第２トレンチ２２０は、表面領域１００が千鳥状となるように形成されている。このため、接続領域２４が不均一に形成され難くなり、さらに、ホールが底部領域２３を流れる距離を短くし易くでき、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第２トレンチ２２０の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第２トレンチ２２０の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図９に示されるように、第２トレンチ２２０は、隣合う３本の第１トレンチ２１０を繋ぐように形成されている。但し、上記のように、第２トレンチ２２０は、各第１トレンチ２１０の少なくとも１か所に接続領域２４が形成されるように形成されている。つまり、第２トレンチ２２０は、各第１トレンチ２１０の少なくとも１個所が端面２１０ａとなるように形成されている。
本実施形態では、第２トレンチ２２０は、Ｘ軸方向において隣合う第２トレンチ２２０の間に３つの表面領域１００が構成されるように配置されている。また、第２トレンチ２２０は、Ｘ軸方向において、徐々にＹ軸方向にずれるように配置されている。
以上説明した本実施形態によれば、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間に寄生トランジスタが構成されない。したがって、アバランシェが発生した場合、ホールが寄生トランジスタを通過することなくコンタクト領域１９に引き抜かれるため、上記第１実施形態と同様の効果を得ることができる。
また、本実施形態のように、第１トレンチ２１０および第２トレンチ２２０の位置関係は適宜変更可能である。そして、第２トレンチ２２０によって繋がれる第１トレンチ２１０の数も適宜変更可能である。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について説明した。しかしながら、これは一例を示したに過ぎず、ＳｉＣ半導体装置は、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されていてもよい。さらに、ＳｉＣ半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ＋型のドレイン領域（すなわち、基板１１）をｐ＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
また、上記各実施形態において、接続領域２４は、各第１トレンチ２１０に形成されていなくてもよい。さらに、上記各実施形態において、コンタクト領域１９が形成されておらず、ベース領域１７が半導体基板１０の一面１０ａから露出していてもよい。つまり、表面領域１００は、ベース領域１７およびソース領域１８にて構成されていてもよい。そして、上記各実施形態において、ドリフト層１６は、例えば、低濃度層１２のみで構成されていてもよい。この場合、ディープ層１４は形成されていてもよいし、形成されていなくてもよい。このようなＳｉＣ半導体装置としても、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間にソース領域１８が形成されないようにすることにより、同様の効果を得ることができる。
１１ 基板
１６ ドリフト層
１７ ベース領域
１８ ソース領域（不純物領域）
１９ コンタクト領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ 底部領域
２４ 接続領域
２６ 上部電極（第１電極）
２７ 下部電極（第２電極）
２１０ 第１トレンチ
２２０ 第２トレンチ
１６ ドリフト層
１７ ベース領域
１８ ソース領域（不純物領域）
１９ コンタクト領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ 底部領域
２４ 接続領域
２６ 上部電極（第１電極）
２７ 下部電極（第２電極）
２１０ 第１トレンチ
２２０ 第２トレンチ
Claims (6)
- トレンチゲート構造が形成された炭化珪素半導体装置であって、
炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（１６）と、
前記ドリフト層上に形成された第２導電型のベース領域（１７）と、
前記ベース領域の表層部に形成されると共に、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（１８）と、
前記不純物領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチ（２１０、２２０）の壁面に形成されたゲート絶縁膜（２１）と、前記ゲート絶縁膜上に形成されたゲート電極（２２）とを有するトレンチゲート構造と、
前記不純物領域および前記ベース領域と電気的に接続される第１電極（２６）と、
前記基板と電気的に接続される第２電極（２７）と、を備え、
前記トレンチは、前記基板の面方向における一方向としての第１方向に沿って延びる第１トレンチ（２１０）が複数形成されていると共に、前記基板の面方向における一方向と交差する第２方向に沿って延び、隣合う前記第１トレンチを繋ぐ第２トレンチ（２２０）が複数形成されており、
前記ゲート絶縁膜のうちの前記第１トレンチの底面および前記第２トレンチの底面に形成された部分と接する状態で形成された第２導電型の底部領域（２３）と、
前記第１トレンチの側面のうちの前記第２トレンチで開口される部分と対向する部分を端面（２１０ａ）とすると、前記ゲート絶縁膜のうちの前記端面に形成された部分と接する状態で形成され、前記ベース領域および前記底部領域と接続される接続領域（２４）と、を有し、
前記不純物領域は、隣合う前記第１トレンチの間において、一方の前記第１トレンチにおける前記端面と、他方の前記第１トレンチのうちの前記端面と対向する部分との間と異なる部分に形成されており、
隣合う前記第１トレンチの間において、一方の前記第１トレンチにおける前記端面と、他方の前記第１トレンチのうちの前記端面と対向する部分との間には、第２導電型の領域（１７、１９）が配置されている炭化珪素半導体装置。 - 前記端面は、複数の前記第１トレンチに対してそれぞれ構成され、
前記接続領域は、複数の前記第１トレンチの端面に対してそれぞれ形成されている請求項１に記載の炭化珪素半導体装置。 - 前記ベース領域の表層部には、前記ベース領域よりも高不純物濃度とされたコンタクト領域（１９）が形成されており、
前記コンタクト領域は、隣合う前記第１トレンチの間において、一方の前記第１トレンチにおける前記端面と、他方の前記第１トレンチのうちの前記端面と対向する部分との間に形成されていると共に、隣合う前記第１トレンチのそれぞれに接している請求項１または２に記載の炭化珪素半導体装置。 - 前記ドリフト層には、前記ドリフト層と前記ベース領域との界面から離れた位置に、第２導電型とされた複数のディープ層（１４）が第２方向に沿って配置され、
前記底部領域は、前記複数のディープ層と接続されている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。 - 前記ドリフト層は、前記基板よりも低不純物濃度とされた低濃度層（１２）と、前記低濃度層上に配置された第１電流分散層（１３）と、前記第１電流分散層上に配置され、前記ベース領域との界面を構成する第２電流分散層（１５）とを有し、
前記第１電流分散層は、前記第２方向を長手方向とする複数の線状部分を有する構成とされ、
前記複数のディープ層は、前記第１電流分散層における線状部分の間にそれぞれ配置され、
前記第２電流分散層は、前記第１電流分散層および前記ディープ層上に配置され、
前記第１トレンチおよび前記第２トレンチは、底面が前記第２電流分散層内に位置している請求項４に記載の炭化珪素半導体装置。 - 前記第２トレンチは、隣合う前記第１トレンチの間のそれぞれに形成されると共に前記第１方向に沿って複数形成され、さらに前記第１方向に沿って隣合う前記第２トレンチの間隔（Ｌ）がそれぞれ等しくされ、
共通の前記第１トレンチを挟んで両側に配置された前記第２トレンチにおいて、前記第１トレンチに対して一方の側に配置された前記第２トレンチは、前記第１トレンチに対して他方の側に配置された前記第１方向に沿って隣合う前記第２トレンチの中心となる部分と対向する状態で形成されている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
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