JP2023158575A

JP2023158575A - 半導体装置

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Publication number: JP2023158575A
Application number: JP2022068497A
Authority: JP
Inventors: 友生森野; Tomoo Morino
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2022-04-18
Filing date: 2022-04-18
Publication date: 2023-10-30

Abstract

【課題】オン抵抗を低減しつつ、スイッチング損失を低減することができる半導体装置を提供する。
【解決手段】第１不純物領域１１と、第１不純物領域１１上に配置された低濃度層１３と、低濃度層１３上に配置された第１ディープ層１５および第１電流分散層１４と、第１電流分散層１４上に配置された第２電流分散層１７と、第１ディープ層１５上に配置された第２ディープ層１８と、第２電流分散層１７および第２ディープ層１８の上に配置されたベース層２１と、ベース層２１の表層部に形成された第２不純物領域２２と、第２不純物領域２２およびベース層２１を貫通して形成されたトレンチゲート構造と、第２不純物領域２２およびベース層２１と電気的に接続される第１電極２８と、第１不純物領域１１と電気的に接続される第２電極３０と、を備え、第２電流分散層１７は、第１電流分散層１４よりも不純物濃度が高くなるようにする。
【選択図】図１

Description

本発明は、トレンチゲート構造を有する半導体装置に関するものである。

従来より、トレンチゲート構造を有するＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、ｎ^＋型の基板上に、基板よりも低不純物濃度とされたｎ^－型のバッファ層が形成され、バッファ層上に、バッファ層よりも低不純物濃度とされた低濃度層が形成されている。そして、低濃度層上には、一方向を長手方向として延設されたｐ型の第１ディープ層と、ｎ型の第１電流分散層とが形成されている。なお、第１ディープ層および第１電流分散層は、隣合う第１ディープ層の間に第１電流分散層が配置されるように、第１ディープ層と第１電流分散層とが長手方向と交差する方向に沿って交互に配置されている。

第１ディープ層および第１電流分散層上には、ｎ型の電流分散層およびｐ型の第２ディープ層が配置されている。第１電流分散層および第２ディープ層上には、ｐ型のベース層が配置されている。なお、第２ディープ層は、第１ディープ層とベース層とを接続するように配置されている。

ベース層の表層部には、ｎ^＋型のソース領域が形成されている。そして、ソース領域およびベース層を貫通して電流分散層に達するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。

特開２０１９－０１６７７５号公報

ところで、上記のような半導体装置では、オン抵抗を低減しつつ、スイッチング損失を低減したいという要望がある。

本発明は上記点に鑑み、オン抵抗を低減しつつ、スイッチング損失を低減することができる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１は、トレンチゲート構造を有する半導体装置であって、第１導電型または第２導電型の第１不純物領域（１１）と、第１不純物領域上に配置され、第１不純物領域よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、低濃度層上に配置され、第１不純物領域と低濃度層との積層方向と交差する方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、低濃度層上に配置され、第１ディープ層に挟まれた線状部分を有する第１導電型の第１電流分散層（１４）と、第１電流分散層上に配置された第１導電型の第２電流分散層（１７）と、第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、第２電流分散層および第２ディープ層の上に配置された第２導電型のベース層（２１）と、ベース層の表層部に形成された第１導電型の第２不純物領域（２２）と、第２不純物領域およびベース層を貫通して第２電流分散層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、ゲート絶縁膜上に形成されたゲート電極（２７）とを有するトレンチゲート構造と、第２不純物領域およびベース層と電気的に接続される第１電極（２９）と、第１不純物領域と電気的に接続される第２電極（３０）と、を備え、第２電流分散層は、第１電流分散層よりも不純物濃度が高くされている。

これによれば、オン抵抗を低減しつつ、各容量を低減できるため、スイッチング損失を低減できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態におけるＳｉＣ半導体装置の斜視断面図である。オン抵抗と、ゲート－ドレイン間容量の関係に関するシミュレーション結果を示す図である。オン抵抗と、ドレイン－ソース間容量の関係に関するシミュレーション結果を示す図である。第２実施形態におけるＳｉＣ半導体装置の斜視断面図である。第１実施形態のＳｉＣ半導体装置におけるオン状態の電流密度に関するシミュレーション結果を示す図である。第１実施形態のＳｉＣ半導体装置におけるオン状態の電子密度に関するシミュレーション結果を示す図である。第３実施形態におけるＳｉＣ半導体装置の斜視断面図である。第４実施形態におけるＳｉＣ半導体装置の斜視断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態では、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されている炭化珪素（以下では、ＳｉＣともいう）半導体装置を例に挙げて説明する。なお、以下では、ＳｉＣ半導体装置のうちのＭＯＳＦＥＴが形成されているセル領域の構成について説明するが、実際のＳｉＣ半導体装置には、セル領域を囲むように、ＦＬＲ（Field Limiting Ringの略）構造等が形成された外周領域が備えられている。また、本実施形態のＳｉＣ半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。

以下、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、本実施形態におけるＺ軸方向とは、後述する半導体基板１０の厚さ方向に相当しており、後述する基板１１と低濃度層１３との積層方向にも相当している。

ＳｉＣ半導体装置は、図１に示されるように、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、第１不純物領域に相当している。

基板１１の表面上には、ＳｉＣからなるｎ^－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。

バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～２０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。

低濃度層１３の表層部には、第１電流分散層１４および第１ディープ層１５が形成されている。本実施形態では、第１電流分散層１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、第１電流分散層１４および第１ディープ層１５は、基板１１の表面に対する法線方向において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。また、基板１１の表面に対する法線方向とは、後述するドリフト層１９とベース層２１との積層方向に沿った方向でもあり、Ｚ軸方向に沿った方向である。

第１電流分散層１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、厚さが０．３～１．５μｍとされている。本実施形態では、第１電流分散層１４は、ｎ型不純物濃度が５．０×１０^１６～１．０×１０^１７／ｃｍ^３程度とされている。第１ディープ層１５は、ｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３程度とされている。

また、本実施形態の第１ディープ層１５は、第１電流分散層１４より浅く形成されている。つまり、第１ディープ層１５は、底部が第１電流分散層１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間に第１電流分散層１４が位置するように形成されている。なお、このような第１電流分散層１４および第１ディープ層１５は、例えば、低濃度層１３の表層部に、適宜不純物をイオン注入することで形成される。

第１電流分散層１４および第１ディープ層１５上には、第２電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等が形成されている。

第２電流分散層１７は、低濃度層１３よりも高不純物濃度とされたｎ型とされ、第１電流分散層１４と繋がるように形成されている。このため、本実施形態では、低濃度層１３、第１電流分散層１４、および第２電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。また、第２電流分散層１７は、厚さが０．５～２．０μｍとされ、ｎ型不純物濃度が１．０×１０^１７～３．０×１０^１７ｃｍ^３程度とされている。但し、本実施形態の第２電流分散層１７は、第１電流分散層１４の不純物濃度を基準とし、不純物濃度が第１電流分散層１４の不純物濃度より高くなるように調整されている。

第２ディープ層１８は、ｐ型とされ、厚さが第２電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。本実施形態の第２ディープ層１８は、ｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３程度とされている。

そして、第２電流分散層１７および第２ディープ層１８は、第１電流分散層１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、第２電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本が並べられたレイアウトとされている。なお、第２電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２５を挟むように形成されている。

なお、このような第２電流分散層１７および第２ディープ層１８は、例えば、第２電流分散層１７を構成するＳｉＣのｎ型層を配置した後、ｎ型層の所定領域にｐ型不純物をイオン注入して第２ディープ層１８を形成することで構成される。

ベース層２１は、ｐ型とされ、第２電流分散層１７および第２ディープ層１８上に形成されている。このため、第１ディープ層１５は、第２ディープ層１８を介してベース層２１と接続された状態となっている。ベース層２１は、例えば、ｐ型不純物濃度が５．０×１０^１６～２．０×１０^１９／ｃｍ^３とされ、厚さが２．０μｍ程度とされている。

ソース領域２２は、ｎ^＋型とされており、ベース層２１の表層部に形成されている。コンタクト領域２３は、ｐ^＋型とされており、ベース層２１の表層部に形成されている。具体的には、ソース領域２２は、後述するトレンチ２５の側面に接するように形成されており、コンタクト領域２３は、ソース領域２２を挟んで後述するトレンチ２５と反対側に形成されている。本実施形態では、ソース領域２２は、表層部におけるｎ型不純物濃度（すなわち、表面濃度）が例えば１．０×１０^２１／ｃｍ^３とされ、厚さが０．３μｍ程度とされている。コンタクト領域２３は、表層部におけるｐ型不純物濃度（すなわち、表面濃度）が例えば１．０×１０^２１／ｃｍ^３とされ、厚さが０．３μｍ程度とされている。なお、本実施形態では、ソース領域２２が第２不純物領域に相当する。

本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、第１電流分散層１４、第１ディープ層１５、第２電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等を含んで半導体基板１０が構成されている。そして、上記のように半導体基板１０が構成されているため、半導体基板１０は、ＳｉＣで構成されているといえる。また、本実施形態では、半導体基板１０の一面１０ａがソース領域２２やコンタクト領域２３で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。

半導体基板１０には、ソース領域２２やベース層２１等を貫通して一面１０ａ側から第２電流分散層１７に達すると共に、底面が第２電流分散層１７内に位置するように、例えば、幅が１．４～２．０μｍとされたトレンチ２５が形成されている。なお、トレンチ２５は、第１電流分散層１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２５は、底面よりも下方に、トレンチ２５とは離れた状態で第１電流分散層１４および第１ディープ層１５が位置するように形成されている。

また、トレンチ２５は、図１中では１本のみしか図示していないが、実際には、Ｙ軸方向に沿って延びるように複数本が延設されると共に、Ｘ軸方向に等間隔で並べられてストライプ状となるように形成されている。つまり、本実施形態では、トレンチ２５は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２５は、ドリフト層１９とベース層２１との積層方向において、第２ディープ層１８に挟まれるように形成されている。

トレンチ２５には、内壁面にゲート絶縁膜２６が形成され、ゲート絶縁膜２６上には、ドープトＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２７が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２６は、トレンチ２５の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜２６は、厚さがトレンチ２５の側面側および底面側で共に１００ｎｍ程度とされている。

なお、ゲート絶縁膜２６は、トレンチ２５の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２６は、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２６は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２６には、ゲート電極２７が配置される部分と異なる部分において、ソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２６ａが形成されている。

半導体基板１０の一面１０ａ上には、ゲート電極２７やゲート絶縁膜２６等を覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。

層間絶縁膜２８には、コンタクトホール２６ａと連通してソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２８ａが形成されている。なお、層間絶縁膜２８に形成されたコンタクトホール２８ａは、ゲート絶縁膜２６に形成されたコンタクトホール２６ａと連通するように形成されており、当該コンタクトホール２６ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２６ａおよびコンタクトホール２８ａを纏めてコンタクトホール２６ｂともいう。そして、コンタクトホール２６ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２６ｂは、トレンチ２５の長手方向に沿ったライン状とされている。

層間絶縁膜２８上には、コンタクトホール２６ｂを通じてソース領域２２およびコンタクト領域２３と電気的に接続される上部電極２９が形成されている。なお、本実施形態では、上部電極２９が第１電極に相当している。

本実施形態の上部電極２９は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２２）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、ベース層２１）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極３０が形成されている。なお、本実施形態では、下部電極３０が第２電極に相当している。

本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。なお、本実施形態では、ｎ^－型、ｎ型、ｎ^＋型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。

以上が本実施形態におけるＳｉＣ半導体装置の構成である。次に、上記ＳｉＣ半導体装置の作動および効果について説明する。

まず、ＳｉＣ半導体装置では、ゲート電極２７に閾値電圧以上のゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、下部電極３０に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、上部電極２９と下部電極３０との間に電流が流れないオフ状態となる。

また、ＳｉＣ半導体装置がオフ状態である場合には、ゲート－ドレイン間に電界がかかり、ゲート絶縁膜２６の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２５よりも深い位置に、第１ディープ層１５および第１電流分散層１４が備えられている。このため、第１ディープ層１５および第１電流分散層１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２６が破壊されることを抑制できる。

そして、ゲート電極２７に、閾値電圧以上のゲート電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２５に接している表面に反転層が形成される。これにより、上部電極２９と下部電極３０との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、反転層を通過した電子が第２電流分散層１７、第１電流分散層１４および低濃度層１３を通過して基板１１へ流れるため、第２電流分散層１７、第１電流分散層１４および低濃度層１３を有するドリフト層１９が構成されているといえる。

ここで、本実施形態では、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度よりも高くされている。このため、第２電流分散層１７の不純物濃度が第１電流分散層１４と同じとされている場合と比較して、第２電流分散層１７の抵抗値を低くすることができ、オン抵抗を低減できる。

また、ゲート－ドレイン間容量Ｃｇｄ（すなわち、帰還容量Ｃｒｓｓ）は、ゲート絶縁膜２６の容量、および第２電流分散層１７と第２ディープ層１８との間等に構成されるＰＮ接合の空乏層の伸びに依存する。この場合、第１電流分散層１４の不純物濃度が第２電流分散層１７の不純物濃度以上とされていると、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度よりも高くされている場合と比較して、空乏層が第１ディープ層１５内に入り込み易くなり、空乏層が伸び易くなる可能性がある。つまり、第１電流分散層１４の不純物濃度が第２電流分散層１７の不純物濃度以上とされていると、ゲート－ドレイン間容量Ｃｇｄが大きくなる可能性がある。このため、本実施形態では、第１電流分散層１４の不純物濃度が第２電流分散層１７の不純物濃度よりも低くされている。

ここで、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度より低くされているＳｉＣ半導体装置を第１比較例のＳｉＣ半導体装置とする。また、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度と同じとされているＳｉＣ半導体装置を第２比較例のＳｉＣ半導体装置とする。

この場合、図２に示されるように、第１比較例のＳｉＣ半導体装置では、第２電流分散層１７の不純物濃度を高くしてオン抵抗を低くすると、ゲート－ドレイン間容量Ｃｇｄが次第に大きくなることが確認される。第２比較例のＳｉＣ半導体装置では、第２電流分散層１７の不純物濃度を高くしてオン抵抗を低くすると、ゲート－ドレイン間容量Ｃｇｄが急峻に大きくなることが確認される。これに対し、本実施形態のＳｉＣ半導体装置では、第２電流分散層１７の不純物濃度を高くしてオン抵抗を低くしても、ゲート－ドレイン間容量Ｃｇｄも低くできることが確認される。なお、図２は、電流密度を８３１Ａ／ｃｍ^２とし、ドレイン－ソース間電圧Ｖｄｓを１０Ｖとし、周囲の温度を２５℃とした場合のシミュレーション結果である。

さらに、図３に示されるように、第１比較例のＳｉＣ半導体装置では、第２電流分散層１７の不純物濃度を高くしてオン抵抗を低くすると、ドレイン－ソース間容量Ｃｄｓが次第に大きくなることが確認される。第２比較例のＳｉＣ半導体装置では、第２電流分散層１７の不純物濃度を高くしてオン抵抗を低くすると、ドレイン－ソース間容量Ｃｄｓが急峻に大きくなることが確認される。これに対し、本実施形態のＳｉＣ半導体装置では、第２電流分散層１７の不純物濃度を高くしてオン抵抗を低くしても、ドレイン－ソース間容量Ｃｄｓも低くできることが確認される。なお、図３は、電流密度を８３１Ａ／ｃｍ^２とし、ドレイン－ソース間電圧Ｖｄｓを１０Ｖとし、周囲の温度を２５℃とした場合のシミュレーション結果である。

以上より、本実施形態のＳｉＣ半導体装置では、ゲート－ドレイン間容量Ｃｇｄおよびドレイン－ソース間容量Ｃｄｓを低減できるため、出力容量Ｃｏｓｓを低減でき、スイッチング損失の低減を図ることができる。

なお、第２比較例のＳｉＣ半導体装置では、オン抵抗によっては、ゲート－ドレイン間容量Ｃｇｄおよびドレイン－ソース間容量Ｃｄｓが本実施形態のＳｉＣ半導体装置より低くなる可能性がある。しかしながら、第２比較例のＳｉＣ半導体装置では、図２に示されるように、オン抵抗によって急峻にゲート－ドレイン間容量Ｃｇｄが大きくなり、図３に示されるように、オン抵抗によって急峻にドレイン－ソース間容量Ｃｄｓが大きくなる可能性がある。このため、第２比較例のＳｉＣ半導体装置は、製造バラツキによる特性変動が大きくなり易く、量産性が低くなる可能性がある。これに対し、本実施形態のＳｉＣ半導体装置では、オン抵抗の変化によるゲート－ドレイン間容量Ｃｇｄおよびドレイン－ソース間容量Ｃｄｓの変化が小さいため、量産性が低くなることもない。

さらに、本実施形態のＳｉＣ半導体装置では、ｎ型のドリフト層１９等と、ｐ型のベース層２１、第２ディープ層１８、第１ディープ層１５等とを含む寄生ダイオードが構成される。そして、上記のように構成されている本実施形態のＳｉＣ半導体装置では、オン抵抗が低くなるように第２電流分散層１７の不純物濃度を高くしても、ドレイン－ソース間容量Ｃｄｓ（すなわち、寄生ダイオードの接合容量）を低くできる。このため、本実施形態によれば、オン抵抗およびスイッチング損失を低減しつつ、リカバリ損失が高くなることも抑制できる。

以上説明した本実施形態によれば、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度よりも高くされている。このため、オン抵抗を低減しつつ、ゲート－ドレイン間容量Ｃｇｄおよびドレイン－ソース間容量Ｃｄｓを低減できるため、スイッチング損失を低減できる。また、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度よりも高くされているため、リカバリ損失も低減できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、高濃度層を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態のＳｉＣ半導体装置では、図４に示されるように、トレンチ２５の底部と接するように、高濃度層３１が形成されている。この高濃度層３１は、第２電流分散層１７よりも不純物濃度が高くされたｎ^＋型とされており、例えば、不純物濃度が７.０×１０^１７～２.０×１０^１８ｃｍ／^３程度とされる。また、本実施形態の高濃度層３１は、トレンチ２５の幅よりも広くなるように形成されている。

次に、本実施形態のＳｉＣ半導体装置における作動および効果について説明する。

まず、第１実施形態のようなＳｉＣ半導体装置では、ｎ型の第１電流分散層１４および第２電流分散層１７等と、ｐ型の第１ディープ層１５、第２ディープ層１８、ベース層２１との間にｐｎ接合が構成される。そして、オン状態である際、図５および図６に示されるように、ｐｎ接合に起因する空乏層Ｄが広がる。なお、図５および図６は、トレンチ２５近傍の模式図であり、第１電流分散層１４をＸＺ面とする部分の断面図である。また、図５および図６では、点線で囲まれる領域が空乏層Ｄとなる。

この場合、空乏層Ｄがトレンチ２５側に延びると、第２電流分散層１７のうちの電流が流れ得る経路が狭くなり、オン抵抗が高くなる要因となる。このため、本実施形態では、トレンチ２５の底部と接するように高濃度層３１が形成されている。これにより、空乏層Ｄがトレンチ２５側に延びることを抑制でき、電流能力の向上を図ることができる。この場合、本実施形態の高濃度層３１は、トレンチ２５の幅よりも広くされている。このため、空乏層Ｄがトレンチ２５側に延びることをさらに抑制できる。

また、上記のようなＳｉＣ半導体装置では、寄生ダイオードが構成される。この場合、寄生ダイオードが動作する際、高濃度層３１が形成されていることによってベース層２１から第２電流分散層１７にホールが注入され難くなる。したがって、リカバリ損失の低減を図ることもできる。

なお、このようなＳｉＣ半導体装置は、トレンチ２５を形成した後、ゲート絶縁膜２６を配置する前に、トレンチ２５の底面に対してｎ型不純物のイオン注入等を行うことによって製造される。

以上説明した本実施形態によれば、第２電流分散層１７の不純物濃度が第１電流分散層１４の不純物濃度よりも高くされているため、上記第１実施形態と同様の効果を得ることができる。

（１）本実施形態では、トレンチ２５の底部と接するように高濃度層３１が形成されている。このため、オン状態である際に空乏層がトレンチ２５側に伸びすぎることを抑制でき、電流能力の向上を図ることができる。なお、第２電流分散層１７の不純物濃度を高濃度層３１と同じにしても、電流能力の向上を図ることができる。しかしながら、第２電流分散層１７の全体の不純物濃度を高濃度層３１と同じとした場合、ゲート－ドレイン間容量Ｃｇｄが大きくなり、スイッチング損失が大きくなる。このため、本実施形態では、第２電流分散層１７内に高濃度層３１を配置する構成としている。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、高濃度層３１を配置する場所を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。

本実施形態のＳｉＣ半導体装置では、図７に示されるように、第２電流分散層１７には、半導体基板１０の面方向に沿って高濃度層３１が配置されている。つまり、第２電流分散層１７には、基板１１と低濃度層１３との積層方向と交差する方向に沿って高濃度層３１が配置されている。本実施形態では、高濃度層３１は、第２電流分散層１７内に配置され、トレンチ２５の側面および第２ディープ層１８と接するように配置されている。なお、このような高濃度層３１は、適宜マスクを配置し、第２電流分散層１７に所定の加速電圧でｎ型不純物をイオン注入することで形成される。

（１）本実施形態のように、高濃度層３１を半導体基板１０の面方向に沿って配置しても、上記第２実施形態と同様の効果を得ることができる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第２実施形態に対し、高濃度層３１を配置する場所を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。

本実施形態のＳｉＣ半導体装置では、図８に示されるように、第２電流分散層１７には、厚さ方向に沿って高濃度層３１が形成されている。本実施形態では、高濃度層３１は、第２電流分散層１７のうちの第２ディープ層１８との界面に配置されている。なお、このような高濃度層３１は、適宜マスクを配置し、第２電流分散層１７に所定の加速電圧でｎ型不純物をイオン注入することで形成される。

（１）本実施形態のように、高濃度層３１を基板１１の面方向に対する法線方向に沿って配置しても、上記第２実施形態と同様の効果を得ることができる。また、本実施形態のように、高濃度層３１を第２電流分散層１７と第２ディープ層１８との界面に配置することにより、寄生ダイオードが動作する際、ベース層２１側から第２電流分散層１７にさらにホールが注入され難くなる。このため、リカバリ損失の低減をさらに図ることができる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、ＳｉＣ半導体装置は、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されて構成されていてもよい。さらに、ＳｉＣ半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）の場合、上記各実施形態におけるｎ^＋型の基板１１をｐ^＋型の基板１１に変更する以外は、上記第１実施形態で説明したＭＯＳＦＥＴと同様である。

また、上記各実施形態では、トレンチ２５の長手方向と交差する方向に沿って第１電流分散層１４のうちの線状部分および第１ディープ層１５が形成され、トレンチ２５の長手方向に沿って第２電流分散層１７および第２ディープ層１８が形成される例を説明した。しかしながら、第１電流分散層１４のうちの線状部分および第１ディープ層１５は、トレンチ２５の長手方向に沿って形成されていてもよい。また、第１電流分散層１４のうちの線状部分および第１ディープ層１５がトレンチ２５の長手方向と交差する方向に形成され、第２電流分散層１７および第２ディープ層１８がトレンチ２５の長手方向と交差する方向に沿って形成されていてもよい。

さらに、上記各実施形態では、半導体基板１０がＳｉＣで構成されている例を説明したが、半導体基板１０は、シリコンで構成されていてもよいし、他の化合物半導体等で構成されていてもよい。

また、上記第２実施形態において、高濃度層３１は、トレンチ２５の幅より狭く形成されていてもよいが、空乏層Ｄがトレンチ２５の下方に入り込むことが抑制される長さとされていることが好ましい。上記第３実施形態において、高濃度層３１は、トレンチ２５の側面および第２ディープ層１８の一方と接するように形成されていてもよい。また、上記第３実施形態において、高濃度層３１は、トレンチ２５の底面よりも第１電流分散層１４側に形成されていてもよい。上記第４実施形態において、高濃度層３１は、第２ディープ層１８との界面ではなく、トレンチ２５側に形成されていてもよい。つまり、高濃度層３１は、空乏層Ｄがトレンチ２５の下方に入り込むことが抑制されれば、不純物濃度を加味し、配置される場所は適宜変更可能である。

そして、上記各実施形態を適宜組み合わせることもできる。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、高濃度層３１をトレンチ２５の底面と接するように形成してもよい。上記第３実施形態を上記第４実施形態に組み合わせ、高濃度層３１を基板１１の面方向に沿って形成してもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。

１１基板（第１不純物領域）
１３低濃度層
１４第１電流分散層
１５第１ディープ層
１７第２電流分散層
１８第２ディープ層
２２ソース領域（第２不純物領域）
２５トレンチ
２６ゲート絶縁膜
２７ゲート電極
２９上部電極（第１電極）
３０下部電極（第２電極）

Claims

トレンチゲート構造を有する半導体装置であって、
第１導電型または第２導電型の第１不純物領域（１１）と、
前記第１不純物領域上に配置され、前記第１不純物領域よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、
前記低濃度層上に配置され、前記第１不純物領域と前記低濃度層との積層方向と交差する方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、
前記低濃度層上に配置され、前記第１ディープ層に挟まれた線状部分を有する第１導電型の第１電流分散層（１４）と、
前記第１電流分散層上に配置された第１導電型の第２電流分散層（１７）と、
前記第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、
前記第２電流分散層および前記第２ディープ層の上に配置された第２導電型のベース層（２１）と、
前記ベース層の表層部に形成された第１導電型の第２不純物領域（２２）と、
前記第２不純物領域および前記ベース層を貫通して前記第２電流分散層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、前記ゲート絶縁膜上に形成されたゲート電極（２７）とを有する前記トレンチゲート構造と、
前記第２不純物領域および前記ベース層と電気的に接続される第１電極（２９）と、
前記第１不純物領域と電気的に接続される第２電極（３０）と、を備え、
前記第２電流分散層は、前記第１電流分散層よりも不純物濃度が高くされている半導体装置。
前記第２電流分散層には、前記第２電流分散層よりも不純物濃度が高くされた高濃度層（３１）が配置されている請求項１に記載の半導体装置。
前記高濃度層は、前記トレンチの底面と接する状態で形成されている請求項２に記載の半導体装置。
前記高濃度層は、前記積層方向と交差する方向に沿って配置されている請求項２に記載の半導体装置。
前記高濃度層は、前記積層方向に沿って配置されている請求項２に記載の半導体装置。