WO2023112547A1 - 半導体装置 - Google Patents

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明将 木下
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富士電機株式会社
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    • H01L29/0878—Impurity concentration or distribution

Definitions

  • the present invention relates to semiconductor devices.
  • a short-circuit current is a drain-source current that flows when a load is short-circuited or an arm is short-circuited, and is a large current that exceeds the rated current.
  • the saturation current value is the saturation value of the drain-source current determined depending on the gate-source voltage.
  • a p ⁇ -type low-concentration region having a p - type impurity concentration lower than that of the p-type base region is arranged in the portion where the channel (n-type inversion layer) of the p-type base region is formed to pinch off the channel.
  • the saturation current value is determined by utilizing the shape and impurity concentration gradient of an n-type JFET (Junction FET) region formed adjacent to the channel in the current path of the drift current flowing between the drain and the source in the ON state. is set small.
  • Utilizing the shape of the JFET region means appropriately setting the arrangement of the p + -type region that determines the width of the JFET region so that the width of the JFET region (the width of a part of the current path of the drift current) is narrowed. be.
  • Utilizing the impurity concentration gradient of the JFET region means setting the n-type impurity concentration of the JFET region lower than the p-type impurity concentration of the channel.
  • FIG. 6 is a perspective view showing the structure of a conventional semiconductor device.
  • FIG. 6 shows an enlarged view of the vicinity of the boundary between the n + -type source region 104 and the p ++ -type contact region 106 in FIG.
  • FIG. 7 is a plan view showing a layout of a conventional semiconductor device viewed from the front surface side of the semiconductor substrate.
  • FIG. 7 shows the layout of the n + -type source regions 104 and the p ++ -type contact regions 106 .
  • a conventional semiconductor device 110 shown in FIGS. 6 and 7 is a vertical MOSFET having a trench gate structure on the front surface side of a semiconductor substrate 130 made of silicon carbide.
  • Semiconductor substrate 130 includes epitaxial layers to be n ⁇ -type drift region 102 and p-type base region 103 , and has a main surface on the side of the p-type epitaxial layer to be p-type base region 103 .
  • the trench gate structure is composed of a p-type base region 103 , an n + -type source region 104 , a p ++ -type contact region 106 , a trench 107 , a gate insulating film 108 and a gate electrode 109 .
  • the trenches 107 are arranged in stripes extending in a first direction X (vertical direction in FIG. 7) parallel to the front surface of the semiconductor substrate 130 .
  • the n + -type source region 104 and the p ++ -type contact region 106 are selectively provided between the front surface of the semiconductor substrate 130 and the p-type base region 103 respectively.
  • the n + -type source region 104 is in contact with the gate insulating film 108 on the side walls of the trench 107 .
  • the p ++ -type contact region 106 is provided in contact with the n + -type source region 104 at a position away from the trench 107 .
  • n + -type source regions 104 have a ladder-like planar shape surrounding the p ++ -type contact regions 106. .
  • the n + -type source regions 104 and the p ++ -type contact regions 106 are alternately and repeatedly arranged in the first direction X adjacent to each other.
  • the n + -type source region 104 extends linearly in the first direction X in contact with the gate insulating film 108 on the side wall of the trench 107 and between the p ++ -type contact regions 106 adjacent to each other in the first direction X. and a portion sandwiched between the
  • the n + -type source region 104, the p-type base region 103 and the n-type current diffusion region 123 are in contact with the gate insulating film 108 and extend in the first direction X over the entire side wall of the trench 107. It has a structure.
  • the n + -type source region 104 and the p ++ -type contact region 106 are respectively diffusion regions selectively formed in the front surface region of the semiconductor substrate 130 by ion implantation.
  • the p + -type regions 121 and 122 are arranged deeper than the bottom of the trench 107 on the n + -type drain region (not shown) side.
  • Reference numeral 111 is an interlayer insulating film.
  • Patent Document 1 A device in which the source region is composed of an n + -type source region in contact with the source electrode and an n -type source region between the n + -type source region and the p-type base region, as a conventional vertical MOSFET with a trench gate structure has been proposed (see, for example, Patent Document 1 below).
  • Patent Document 1 depletion is caused to enter a wide range of an n-type source region, which has a relatively low impurity concentration, in the source region, making it difficult for the drift current to flow. is reduced to improve short-circuit resistance.
  • n-type shunt resistor region is arranged between the channel formed in the remaining portion of the region (see, for example, Patent Document 2 below).
  • short-circuit withstand capability is improved by increasing the on-resistance by the resistance value of the n-type shunt resistance region compared to when the rated current flows, when the drift current exceeding the rated current flows abnormally.
  • an n-type source region is formed by ion implantation of phosphorus (P) only in a portion facing the channel in the depth direction, and arsenic (As) is formed in the remaining portion.
  • P phosphorus
  • a device formed by ion implantation has been proposed (see, for example, Patent Document 3 below).
  • the channel length is shortened by relatively deepening the n-type source region in the depth direction at the portion facing the channel with phosphorus reaching a deeper position with a larger range than arsenic. improving the characteristics.
  • the impurity concentration is higher than that of the n - -type drift region, and is further away from the JFET region than the p-type base region.
  • a device with a low n ⁇ -type low-concentration region has been proposed (see, for example, Patent Document 4 below).
  • Patent Document 4 below the depletion layer that spreads in the n ⁇ -type drift region during a short circuit is deformed by an n ⁇ -type low concentration region, local electric field concentration on the current path of the drift current is prevented, and local heat is generated. By suppressing , the short-circuit withstand capability is improved.
  • the n-type source region has a relatively low impurity concentration on the trench side and a relatively high impurity concentration on the part away from the trench.
  • Patent Document 5 See, for example, Patent Document 5 below.
  • the leak current density of the gate insulating film is suppressed in the relatively low impurity concentration portion of the source region, and good contact (electrical contact) with the source electrode is achieved in the relatively high impurity concentration portion. part).
  • a portion functioning as a channel between the n + -type source region and the JFET region in the surface region of the front surface of the semiconductor substrate is formed from the p-type base region.
  • a device has also been proposed in which the p-type impurity concentration is lowered and the ratio of the n-type impurity to the p-type impurity is greater than that in the p-type base region (see, for example, Patent Document 6 below).
  • the gate threshold voltage is adjusted in a portion functioning as a channel between the n + -type source region and the JFET region to improve electron mobility.
  • the trench gate structure causes the following problem.
  • the saturation current value is set small by arranging the p ⁇ -type low-concentration region in the portion where the channel of the p-type base region is formed as described above, the portion 103a where the channel of the p-type base region 103 is formed has It is necessary to add an epitaxial growth step and an ion implantation step for forming a p ⁇ -type low-concentration region (not shown). Therefore, the number of steps increases, leading to an increase in cost.
  • the on-resistance increases sharply, characteristics are sacrificed.
  • the process is complicated, and it is necessary to prepare an expensive ion implanter capable of implanting ions with high acceleration energy, which leads to an increase in cost.
  • An object of the present invention is to provide a semiconductor device capable of improving short-circuit resistance without increasing the number of steps, in order to solve the above-described problems of the conventional technology.
  • the semiconductor device has the following features.
  • a first semiconductor region of a first conductivity type is provided inside the semiconductor substrate.
  • a second conductivity type second semiconductor region is provided between the first main surface of the semiconductor substrate and the first semiconductor region.
  • the trench passes through the second semiconductor region from the first main surface of the semiconductor substrate in the depth direction and terminates inside the first semiconductor region.
  • a gate electrode is provided inside the trench via a gate insulating film.
  • a third semiconductor region of a first conductivity type is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region. The third semiconductor region is in contact with the gate insulating film on sidewalls of the trench.
  • a fourth semiconductor region is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region.
  • the fourth semiconductor region is in contact with the gate insulating film on sidewalls of the trench.
  • a fifth semiconductor region of the second conductivity type is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region and away from the trench.
  • the fifth semiconductor region has a higher impurity concentration than the second semiconductor region.
  • a first electrode is in contact with the third semiconductor region, the fourth semiconductor region and the fifth semiconductor region.
  • a second electrode contacts the second main surface of the semiconductor substrate.
  • the fourth semiconductor region is a first conductivity type region having a first conductivity type impurity concentration lower than that of the third semiconductor region, or is a first conductivity type region having a first conductivity type impurity concentration lower than that of the second semiconductor region along the side wall of the trench. It is a second conductivity type region with a low impurity concentration of two conductivity types.
  • the fourth semiconductor regions are periodically arranged along sidewalls of the trench in a direction parallel to the first main surface of the semiconductor substrate. characterized by
  • the semiconductor device according to the present invention is characterized in that, in the invention described above, the fourth semiconductor region is arranged between the fifth semiconductor region and the trench.
  • the impurity concentration of the fourth semiconductor region is in the range of 1 ⁇ 10 14 /cm 3 or more and 1 ⁇ 10 18 /cm 3 or less. do.
  • the fourth semiconductor region is the first conductivity type region, has the highest impurity concentration in the first main surface of the semiconductor substrate, and has the highest impurity concentration in the semiconductor substrate. It has a first conductivity type impurity concentration distribution in which the impurity concentration decreases toward the second main surface side.
  • the fourth semiconductor region is the second conductivity type region, has the lowest impurity concentration in the first main surface of the semiconductor substrate, It is characterized by having a second conductivity type impurity concentration distribution in which the impurity concentration increases toward the second main surface side.
  • the fourth semiconductor region has a thickness of 1.0 ⁇ m or more in the gate insulating film on the side wall of the trench in a direction parallel to the first main surface of the semiconductor substrate. 0 ⁇ m or less in contact with each other.
  • the trenches are arranged in stripes extending in a first direction parallel to the first main surface of the semiconductor substrate.
  • the third semiconductor regions and the fourth semiconductor regions are alternately and repeatedly arranged in the first direction.
  • the third semiconductor region and the fifth semiconductor region are alternately and repeatedly arranged in the first direction.
  • the width of the fourth semiconductor region in the first direction is equal to or less than the width of the fifth semiconductor region in the first direction.
  • a semiconductor device according to the present invention is characterized by using the semiconductor substrate made of silicon carbide in the above invention.
  • the pinch-off voltage of the channel can be reduced by the fourth semiconductor region, it is possible to shorten the time until the short-circuit current that flows when the load is short-circuited or the arm is short-circuited is interrupted. You can reduce the value. Further, according to the above-described invention, by appropriately changing the ion implantation mask patterns for forming the third semiconductor region and the fifth semiconductor region, respectively, the conventional method for manufacturing a semiconductor device (see FIGS. 6 and 7) can be achieved. can be used to form the fourth semiconductor region.
  • the semiconductor device of the present invention it is possible to improve the short-circuit resistance without increasing the number of steps.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the embodiment.
  • FIG. 3 is a perspective view showing the structure of the semiconductor device according to the embodiment.
  • FIG. 4 is a plan view showing the layout of the semiconductor device according to the embodiment viewed from the front surface side of the semiconductor substrate.
  • FIG. 5 is a characteristic diagram showing the result of simulating the relationship between the on-resistance per unit area and the saturation current value in the example.
  • FIG. 6 is a perspective view showing the structure of a conventional semiconductor device.
  • FIG. 7 is a plan view showing a layout of a conventional semiconductor device viewed from the front surface side of the semiconductor substrate.
  • n or p layers and regions prefixed with n or p mean that electrons or holes are majority carriers, respectively. Also, + and - attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached, respectively.
  • the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • FIG. 1 and 2 are cross-sectional views showing the structure of the semiconductor device according to the embodiment.
  • FIG. 3 is a perspective view showing the structure of the semiconductor device according to the embodiment.
  • FIG. 4 is a plan view showing the layout of the semiconductor device according to the embodiment viewed from the front surface side of the semiconductor substrate. 1 and 2 show cross-sectional structures taken along line AA' and line BB' of FIG. 4, respectively.
  • FIG. 3 shows an enlarged view of the vicinity of the boundary between the n + -type source region 4, the low-concentration region 5 and the p ++ -type contact region 6 in FIG.
  • FIG. 4 shows the layout of the n + -type source region 4, the low concentration region 5 (hatched portion) and the p ++ -type contact region 6. As shown in FIG.
  • the semiconductor device 10 is a vertical MOSFET having a trench gate structure on the front surface side of a semiconductor substrate (semiconductor chip) 30 using silicon carbide (SiC) as a semiconductor material.
  • the semiconductor substrate 30 includes an n ⁇ -type drift region (first semiconductor region) 2 and a p-type base region (second semiconductor region) 3 on the front surface of an n + -type starting substrate 31 using SiC as a semiconductor material. It is an epitaxial substrate formed by stacking epitaxial layers 32 and 33 in this order.
  • the semiconductor substrate 30 has a front surface (first main surface) on the side of the epitaxial layer 33 that forms the p-type base region 3 , and a back surface (second main surface) on the side of the n + -type starting substrate 31 . and
  • the n + -type starting substrate 31 is the n + -type drain region 1 .
  • the n ⁇ -type drift region 2 adjoins the n + -type starting substrate 31 .
  • P-type base region 3 is provided between the front surface of semiconductor substrate 30 and n ⁇ -type drift region 2 .
  • the trench gate structure includes a p-type base region 3, an n + -type source region (third semiconductor region) 4, a low concentration region (fourth semiconductor region) 5, a p ++ -type contact region (fifth semiconductor region) 6, a trench 7 , a gate insulating film 8 and a gate electrode 9 .
  • an n - type current diffusion region 23 and p + -type regions 21 and 22 are formed at a position deeper than the bottom of the trench 7 toward the n + -type drain region 1 side. They may be provided selectively.
  • the n-type current diffusion region 23 and the p + -type regions 21 and 22 are diffusion regions formed inside the n - -type epitaxial layer 32 by ion implantation.
  • a portion of n ⁇ -type epitaxial layer 32 excluding n-type current diffusion region 23 and p + -type regions 21 and 22 is n ⁇ -type drift region 2 .
  • the n-type current spreading region 23 is a so-called current spreading layer (CSL) that reduces spreading resistance of carriers.
  • N-type current diffusion region 23 is in contact with p-type base region 3 and n ⁇ -type drift region 2 in depth direction Z between trenches 7 adjacent to each other.
  • the n-type current diffusion region 23 reaches the trench 7 in the direction parallel to the front surface of the semiconductor substrate 30 and contacts the gate insulating film 8 .
  • a portion of the n-type current diffusion region 23 between the p + -type regions 21 and 22 adjacent to each other is a JFET region.
  • the n ⁇ -type drift region 2 extends from the n + -type drain region 1 side to the p-type base region 3, and also extends from the semiconductor substrate 30. It reaches the trench 7 in the direction parallel to the front surface and contacts the gate insulating film 8 .
  • a portion between the p + -type regions 21 and 22 adjacent to each other in the n ⁇ -type drift region 2 becomes a JFET region.
  • the p + -type regions 21 and 22 are fixed to the potential of a source electrode (first electrode) 12, which will be described later, and are depleted (or the n-type current diffusion region 23 is depleted) when the MOSFET (semiconductor device 10) is turned off. or both), it has a function of relaxing the electric field applied to the gate insulating film 8 on the bottom surface of the trench 7 .
  • the p + -type regions 21 and 22 each extend linearly along the trench 7 in a first direction X, which will be described later.
  • the p + -type region 21 is provided apart from the p-type base region 3 and faces the bottom surface of the trench 7 in the depth direction Z. As shown in FIG.
  • the p + -type region 21 may be in contact with the gate insulating film 8 at the bottom surface of the trench 7 or may be separated from the bottom surface of the trench 7 .
  • the p + -type region 21 also faces the bottom corners (corners) of the trenches 7 in the depth direction Z.
  • the bottom corner portion of the trench 7 is the boundary between the side wall of the trench 7 and the bottom surface.
  • the p + -type regions 22 are provided between the trenches 7 adjacent to each other, separated from the trenches 7 and the p + -type regions 21 .
  • the p + -type region 22 is in contact with the p-type base region 3 on the surface on the n + -type source region 4 side, and is electrically connected to the source electrode 12 via the p-type base region 3 .
  • the p + -type region 22 faces the p ++ -type contact region 6 in the depth direction Z.
  • the width of the p + -type region 22 (the width in the second direction Y) is about equal to or greater than the width of the p ++ -type contact region 6 (the width in the second direction Y).
  • the trench 7 penetrates the epitaxial layer 33 from the front surface of the semiconductor substrate 30 in the depth direction Z to form an n-type current diffusion region 23 (n - type drift region 2 when the n-type current diffusion region 23 is not provided). and terminates inside the n-type current spreading region 23 or inside the p + -type region 21 .
  • the trenches 7 are arranged in stripes extending in a first direction X (vertical direction in FIG. 4) parallel to the front surface of the semiconductor substrate 30 . Between the trenches 7 adjacent to each other, between the front surface of the semiconductor substrate 30 and the p-type base region 3, the n + -type source region 4, the low-concentration region 5 and the p ++- type contact region 6 are selectively formed. is provided in
  • Epitaxial layer 33 is either an n ⁇ -type epitaxial layer or a p ⁇ -type epitaxial layer having a p - type impurity concentration lower than that of p-type base region 3 .
  • the p-type base region 3, the n + -type source region 4 and the p ++- type contact region 6 are diffusion regions formed inside the epitaxial layer 33 by ion implantation.
  • the low-concentration region 5 is a surface region of the epitaxial layer 33 (the surface region of the front surface of the semiconductor substrate 30) that is left without forming the n + -type source region 4 and the p ++ -type contact region 6. This is the part that was
  • the epitaxial layer 33 is an n ⁇ -type epitaxial layer having an n - type impurity concentration similar to that of the n ⁇ -type drift region 2, or, for example, 1 ⁇ 10 15 /cm 3 or more and 1 ⁇ 10 It is a p ⁇ -type epitaxial layer with a p-type impurity concentration of about 16 /cm 3 or less.
  • a p-type region constituting a breakdown voltage structure can be formed in the surface region of the epitaxial layer 33 by ion implantation in an edge termination region (not shown) surrounding the active region.
  • the p ⁇ -type epitaxial layer 33 it is possible to shorten the ion implantation time for forming the p-type base region 3 and reduce the ion implantation dose.
  • the p ⁇ -type epitaxial layer 33 in the edge termination region is removed to expose the underlying n ⁇ -type epitaxial layer 32, and the exposed surface of the n ⁇ -type epitaxial layer 32 is exposed.
  • a p-type region forming a breakdown voltage structure may be formed by ion implantation.
  • the active region is a region in which MOSFET unit cells (components of an element) are arranged and a main current (drift current) flows.
  • the active region is arranged substantially in the center of the semiconductor substrate 30, for example. Although only one unit cell of the MOSFET is illustrated in FIGS. 1 and 2, a plurality of unit cells having the same structure are arranged adjacent to each other in the active region of the semiconductor substrate 30.
  • the edge termination region is a region between the active region and the chip edge (the edge of the semiconductor substrate 30), surrounds the active region, relaxes the electric field on the front surface side of the semiconductor substrate 30, and withstands the breakdown voltage. hold.
  • the breakdown voltage is the limit voltage at which avalanche breakdown occurs in the pn junction and the drain-source voltage does not increase even if the drain-source current is increased.
  • a general breakdown voltage structure such as a Junction Termination Extension (JTE) structure or a Field Limiting Ring (FLR) structure is arranged.
  • the p-type base region 3 is formed by ion implantation of p-type impurities such as aluminum (Al) from the surface of the epitaxial layer 33 (the front surface of the semiconductor substrate 30). This ion implantation adjusts the resistance of a channel (n-type inversion layer) formed in a portion (hereinafter referred to as a channel portion) 3a along the trench 7 of the p-type base region 3 when the MOSFET is turned on.
  • the p-type base region 3 has a peak impurity concentration (maximum concentration) at the center in the depth direction Z, and from the depth position of the peak concentration toward the front surface side and the back surface side of the semiconductor substrate 30, respectively. The impurity concentration distribution is such that the impurity concentration is low.
  • a channel portion 3 a of the p-type base region 3 has substantially the same length as the length of the trench 7 in the longitudinal direction (first direction X) and extends linearly in the first direction X along the side wall of the trench 7 .
  • a p-type epitaxial layer 33 having an impurity concentration substantially equal to that of the p-type base region 3 may be formed, and ion implantation may be performed only in the channel portion 3a of the p-type base region 3 for adjusting the channel resistance value. good.
  • the p-type base region 3 has a peak impurity concentration at the center of the depth direction Z only in the channel portion 3a, and the depth position of the peak concentration reaches the front surface side and the back surface side of the semiconductor substrate 30.
  • the impurity concentration distribution is such that the impurity concentration becomes lower as it goes to each direction, and the impurity concentration distribution is uniform in the depth direction Z in the remaining portion of the p-type epitaxial layer 33 without ion implantation.
  • Approximately the same impurity concentration and approximately the same length mean the same impurity concentration and the same length within a range including tolerance due to process variations.
  • the n + -type source region 4 , the low concentration region 5 and the p ++ -type contact region 6 are exposed on the front surface of the semiconductor substrate 30 . Being exposed on the front surface of the semiconductor substrate 30 means that the front surface of the semiconductor substrate 30 is in contact with the source electrode 12 described later.
  • the n + -type source region 4 and the low-concentration region 5 are in contact with the gate insulating film 8 on the sidewalls of the trench 7 and adjacent to the channel portion 3a of the p-type base region 3 in the depth direction Z.
  • the n + -type source regions 4 and the low-concentration regions 5 are alternately and repeatedly arranged adjacent to each other in the first direction X. As shown in FIG.
  • the p ++ -type contact region 6 is provided in contact with the n + -type source region 4 at a position away from the trench 7 .
  • the n + -type source regions 4 and the p ++ -type contact regions 6 are alternately and repeatedly arranged adjacent to each other in the first direction X. As shown in FIG.
  • Low concentration region 5 is preferably arranged only between trench 7 and p ++ -type contact region 6 . That is, the low-concentration region 5 and the p ++ -type contact region 6 are preferably adjacent to each other in the second direction Y parallel to the front surface of the semiconductor substrate 30 and perpendicular to the first direction X. As shown in FIG.
  • the n + -type source region 4 between the low concentration regions 5 adjacent to each other in the first direction X and the first is because the n + -type source regions 4 between the p ++ -type contact regions 6 that are adjacent to each other in the direction X are separated, resulting in a complicated pattern, which may make it difficult to form the n + -type source regions 4 . .
  • the p ++ -type contact region 6 is located between the adjacent trenches 7 in the first direction.
  • the low-concentration regions 5 are arranged between the trenches 7 and the p ++ -type contact regions 6 and are scattered in the first direction X. As shown in FIG.
  • n + -type source regions 4 between the low concentration regions 5 adjacent to each other in the first direction X and the n + -type source regions 4 between the p ++ -type contact regions 6 adjacent to each other in the first direction X are the second They are connected in the direction Y and form a substantially rectangular planar shape with a relatively large surface area.
  • the low concentration region 5 and the p ++ type contact region 6 may be in contact with each other.
  • the width w1 of the low-concentration region 5 in the first direction X is less than or equal to the width w2 of the p ++ -type contact region 6 in the first direction X. Therefore, the n + -type source region 4 is a substantially rectangular region contacting the low-concentration region 5 and the p ++ -type contact region 6 in the first direction X and the gate insulating film 8 on the side wall of the trench 7 in the second direction Y. It forms a planar shape of the shape.
  • the n + -type source region 4 extends in the first direction X in contact with the gate insulating film 8 on the side wall of the trench 7 , and the end in the first direction X is located between the trench 7 and the p ++ -type contact region 6 . It has a substantially H-shaped planar shape having a linear portion terminating between the two and a portion sandwiched between the p ++ -type contact regions 6 adjacent to each other in the first direction X. As shown in FIG.
  • the width w1 of the low-concentration region 5 in the first direction X is preferably within a range of, for example, approximately 1.0 ⁇ m or more and 4.0 ⁇ m or less.
  • the width w1 of the low-concentration region 5 in the first direction X corresponds to the length of the low-concentration region 5 in contact with the gate insulating film 8 on the side wall of the trench 7 in the first direction X.
  • the width w1 of the low-concentration region 5 in the first direction X is less than the above lower limit, there is a possibility that the effect of providing the low-concentration region 5 may not be obtained, which is not preferable.
  • the width w1 in the first direction X of the low-concentration region 5 exceeds the above upper limit, the current path of the drift current becomes high resistance when the MOSFET is turned on, and the on-resistance increases, which is not preferable.
  • a p-type impurity is introduced into the low concentration region 5 by ion implantation of the p-type impurity for forming the p-type base region 3 (or for adjusting the channel resistance value).
  • the ion implantation is performed such that the impurity concentration is increased from the surface of the epitaxial layer 33 (the front surface of the semiconductor substrate 30) to the center depth position (range) in the depth direction Z of the channel portion 3a of the p-type base region 3. It is carried out under the conditions of maximum (peak concentration). Therefore, in the low-concentration region 5, the impurity concentration becomes maximum (peak concentration) at a predetermined depth position, and the impurity concentration becomes lower along the depth direction Z from the depth position where the peak concentration is obtained.
  • the low concentration region 5 is an n ⁇ type region (first conductivity type region) having a lower n type impurity concentration than the n + type source region 4 .
  • the n ⁇ -type low-concentration region 5 has the highest impurity concentration near the front surface of the semiconductor substrate 30, and the impurity concentration decreases toward the back surface side (n + -type drain region 1 side) of the semiconductor substrate 30. It has an n-type impurity concentration distribution (first conductivity type impurity concentration distribution).
  • the n - type impurity concentration of the n ⁇ -type low concentration region 5 is adjusted to the n-type during the epitaxial growth of the n ⁇ -type epitaxial layer 33 by introducing the p-type impurity into the low concentration region 5 during the formation of the p-type base region 3 . It is slightly lower than the impurity concentration.
  • the n - type impurity concentration of the n ⁇ -type low-concentration region 5 is set, for example, within a range of approximately 1 ⁇ 10 14 /cm 3 to 1 ⁇ 10 18 /cm 3 .
  • the low concentration region 5 is a p ⁇ type region (second conductivity type region) having a lower p type impurity concentration than the channel portion 3 a of the p type base region 3 .
  • the p ⁇ -type low-concentration region 5 has the lowest impurity concentration near the front surface of the semiconductor substrate 30 and has a p-type impurity concentration distribution (second conductive region) in which the impurity concentration increases toward the back surface side of the semiconductor substrate 30 . type impurity concentration distribution).
  • the p - type impurity concentration of the p ⁇ -type low concentration region 5 is reduced to the p-type during epitaxial growth of the p ⁇ -type epitaxial layer 33 by introducing the p-type impurity into the low concentration region 5 during the formation of the p-type base region 3 . It is slightly higher than the impurity concentration.
  • the p - type impurity concentration of the p ⁇ -type low-concentration region 5 is set, for example, within a range of approximately 1 ⁇ 10 14 /cm 3 to 1 ⁇ 10 18 /cm 3 .
  • the surface region of the low concentration region 5 is reduced when the MOSFET is turned on. Low resistance.
  • the surface region of the low-concentration region 5 is inverted to the n-type when the MOSFET is turned on, resulting in low resistance.
  • a drift current flows from the n + type source region 4 to the low-resistance surface region of the lightly doped region 5 when the MOSFET is turned on. Since the area through which the drift current flows from the front surface of the semiconductor substrate 30 to the source electrode 12 increases, the on-resistance can be reduced.
  • a gate insulating film 8 is provided inside the trench 7 along the inner wall of the trench 7 , and a gate electrode 9 is provided on the gate insulating film 8 .
  • the gate insulating film 8 includes the n + -type source region 4, the low concentration region 5, the p-type base region 3, and the n-type current diffusion region 23 (n ⁇ -type when the n-type current diffusion region 23 is not provided) on the inner wall of the trench 7. It touches the drift region 2).
  • the trench gate structure includes, on the side wall of the trench 7, a portion where the gate insulating film 8 is in contact with the n + -type source region 4, the p-type base region 3 and the n-type current diffusion region 23, the gate insulating film 8 is provided with the low concentration region 5, The portions where the p-type base regions 3 and the n-type current diffusion regions 23 are in contact with each other are alternately repeated in the first direction X and are periodically arranged adjacent to each other.
  • the interlayer insulating film 11 is provided over the entire front surface of the semiconductor substrate 30 and covers the gate electrode 9 .
  • a contact hole in the interlayer insulating film 11 exposes the n + -type source region 4 , the low-concentration region 5 and the p ++ -type contact region 6 .
  • the source electrode 12 is in contact with the n + -type source region 4 , the low-concentration region 5 and the p ++ -type contact region 6 in the contact hole of the interlayer insulating film 11 .
  • a drain (second electrode) electrode 13 is provided on the entire back surface of the semiconductor substrate 30 (the back surface of the n + -type starting substrate 31). The drain electrode 13 is in contact with the n + -type drain region 1 (n + -type starting substrate 31 ) and electrically connected to the n + -type drain region 1 .
  • the operation of the semiconductor device 10 will be described.
  • a gate-source voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 9 while a positive voltage (forward voltage) is applied to the drain electrode 13 with respect to the source electrode 12, the p-type base region 3 A channel (n-type inversion layer) is formed in a portion (channel portion 3a) along the side wall of trench 7 of .
  • a drift current flows from the drain electrode 13 toward the source electrode 12 through the n + type drain region 1, the n ⁇ type drift region 2, the n type current diffusion region 23, the channel and the n + type source region 4,
  • the MOSFET semiconductor device 10.
  • the drift current flows from the channel only to the n + -type source region 4. , and does not flow from the channel into the low concentration region 5 . Therefore, the drift current that has flowed into the channel immediately below the low concentration region 5 flows along the interface between the channel and the low concentration region 5 and into the n + -type source region 4 in the direction parallel to the front surface of the semiconductor substrate 30 . flow towards. Therefore, the current path of the drift current is lengthened by the distance that the drift current flows in the channel from immediately below the low concentration region 5 toward the n + -type source region 4, resulting in high resistance.
  • the channel is pinched off at a lower drain-source voltage than in the conventional structure without the low concentration region 5 (see FIGS. 6 and 7). That is, the low concentration region 5 can reduce the pinch-off voltage of the channel. As a result, it is possible to shorten the time until the drain-source current (short-circuit current) that flows when the load or arm is short-circuited is shut off, and the saturation current value can be reduced, thereby improving the short-circuit resistance. be able to.
  • the saturation current value is the saturation value of the drain-source current determined depending on the gate-source voltage.
  • the ohmic contact area with the source electrode 12 is reduced by the contact area between the source electrode 12 and the low-concentration region 5, compared with the conventional structure in which the low-concentration region 5 is not provided.
  • the on-resistance per unit increases, but the effect of reducing the saturation current value increases. This makes it possible to improve the trade-off relationship between the reduction in on-resistance and the reduction in saturation current value (see FIG. 5 described later).
  • the impurity concentration of the low concentration region 5 to be low within the range described above, the increase in on-resistance due to the provision of the low concentration region 5 does not adversely affect the electrical characteristics of the MOSFET.
  • the n-type impurity concentration in the surface region (the portion on the front surface side of the semiconductor substrate 30) is relatively high, or the p ⁇ -type low concentration region 5
  • the low-concentration region 5 has a relatively low resistance in the surface region when the MOSFET is turned on.
  • the drift current flows from the n + -type source region 4 to the relatively low-resistance surface region of the low-concentration region 5 , and the area of the current path of the drift current flowing from the semiconductor substrate 30 to the source electrode 12 is equal to that of the semiconductor substrate 30 . Since it becomes larger at the junction surface of the source electrode 12, the on-resistance can be reduced.
  • an n + -type starting substrate (n + -type starting wafer) 31 using silicon carbide as a semiconductor material is prepared.
  • an n ⁇ -type epitaxial layer 32 to be the n ⁇ -type drift region 2 is epitaxially grown (deposited) on the front surface of the n + -type starting substrate 31 .
  • photolithography and ion implantation of p - type impurities p + -type regions 21 and p + -type regions 21 and p A lower portion of the + type region 22 (portion on the n + type drain region 1 side) is selectively formed.
  • n - type current diffusion region 23 is formed between p + -type region 21 and p + -type region 22 adjacent to each other in the surface region of n ⁇ -type epitaxial layer 32 .
  • the order of formation of the p + -type region 21, the bottom of the p + -type region 22, and the bottom of the n-type current diffusion region 23 can be changed as appropriate.
  • epitaxial growth is further performed to thicken the n ⁇ -type epitaxial layer 32 to a predetermined thickness.
  • the thickened portion of the n ⁇ -type epitaxial layer 32 is connected to the bottom of the p + -type region 22 in the depth direction Z.
  • An upper portion of the p + -type region 22 portion on the n + -type source region 4 side is selectively formed.
  • an n-type impurity is formed in the thickened portion of the n ⁇ -type epitaxial layer 32 so as to face and connect to the lower portion of the n-type current diffusion region 23 in the depth direction Z.
  • An upper portion of the current spreading region 23 is formed. The order of forming the upper portion of the p + -type region 22 and the upper portion of the n-type current diffusion region 23 can be changed as appropriate.
  • an n ⁇ -type or p ⁇ -type epitaxial layer 33 to be the p-type base region 3 is epitaxially grown (deposited).
  • a semiconductor substrate (semiconductor wafer) 30 is produced (manufactured) in which epitaxial layers 32 and 33 are sequentially laminated on the front surface of the n + -type starting substrate 31 .
  • a p-type impurity such as aluminum is ion-implanted into the epitaxial layer 33 so that the central depth position in the depth direction Z of the portion left as the p-type base region 3 has a peak concentration of the impurity concentration.
  • the mold base region 3 is formed and the channel resistance value of the channel portion 3a is adjusted.
  • an n + -type source region 4 is selectively formed in the surface region of the epitaxial layer 33 by photolithography and ion-implantation of n-type impurities, and a p ++ -type contact region is formed by photolithography and ion-implantation of p-type impurities. 6 is selectively formed.
  • the conductivity type (n ⁇ type or p ⁇ type) of the epitaxial layer 33 is changed without forming the n + type source region 4 and the p ++ type contact region 6 in the portion of the surface region of the epitaxial layer 33 to be the low concentration region 5 . Leave as is.
  • a portion of the epitaxial layer 33 closer to the n ⁇ -type epitaxial layer 32 than the n + -type source region 4 , the low-concentration region 5 and the p ++ -type contact region 6 serves as the p-type base region 3 .
  • a p-type region forming a breakdown voltage structure is selectively formed in the surface region of 32 .
  • the order of forming the n + -type source region 4, the p ++ -type contact region 6, and the p-type region forming the breakdown voltage structure can be changed as appropriate.
  • heat treatment is performed to activate all the ion-implanted impurities. This heat treatment for impurity activation may be performed each time ion implantation is performed.
  • the semiconductor substrate 30 extends from the front surface (surface of the epitaxial layer 33) of the semiconductor substrate 30 through the n + -type source region 4, the low-concentration region 5 and the p-type base region 3 in the depth direction Z. to form a trench 7 reaching the n-type current diffusion region 23 and terminating inside the n-type current diffusion region 23 .
  • a gate insulating film 8, a gate electrode 9, an interlayer insulating film 11, a source electrode 12 and a drain electrode 13 are formed by a general method.
  • the semiconductor wafer semiconductor substrate 30
  • an n-type source region having an impurity concentration lower than that of the n + -type source region is formed.
  • a ⁇ type low concentration region is provided, or a p ⁇ type low concentration region having a lower p type impurity concentration than the channel portion of the p type base region is provided.
  • This low concentration region can reduce the pinch-off voltage of the channel. As a result, it is possible to shorten the time until the drain-source current (short-circuit current) that flows when the load or arm is short-circuited is shut off, and the saturation current value can be reduced, thereby improving the short-circuit resistance. be able to.
  • the portion of the surface region of the n ⁇ type or p ⁇ type epitaxial layer, which is to be the low concentration region, is formed without forming the n + type source region and the p ++ type contact region.
  • the conductivity type (n ⁇ type or p ⁇ type) of 1 As it is, an n ⁇ type or p ⁇ type low concentration region can be formed. Therefore, by appropriately changing the ion implantation mask patterns for forming the n + -type source region and the p ++ -type contact region, the conventional method of manufacturing a semiconductor device (see FIGS. 6 and 7) can be used. can be used to form a low-concentration region. Therefore, the short-circuit resistance can be improved without increasing the number of steps.
  • the contact area between the source electrode and the low concentration region is reduced by providing the low concentration region instead of part of the n + -type source region in the surface region of the front surface of the semiconductor substrate.
  • the ohmic contact area with the source electrode is reduced accordingly, and the on-resistance per unit area is increased, but the effect of reducing the saturation current value is increased. This makes it possible to improve the trade-off relationship between reduction in on-resistance and reduction in saturation current value.
  • the impurity concentration of the low-concentration region to be low within the range described above, the increase in on-resistance caused by providing the low-concentration region does not adversely affect the electrical characteristics of the MOSFET.
  • the n-type impurity concentration in the surface region (the portion on the front surface side of the semiconductor substrate) is relatively high, or The p-type impurity concentration of the surface region is made relatively low in the low concentration region.
  • the MOSFET when the MOSFET is turned on, the low-concentration region has a relatively low resistance in the surface region, and a drift current flows from the n + -type source region to the relatively low-resistance surface region of the low-concentration region.
  • the area of the current path of the drift current flowing from the semiconductor substrate to the source electrode is increased at the junction surface between the semiconductor substrate and the source electrode, so that the on-resistance can be reduced.
  • the low-concentration regions can be formed.
  • a low-concentration region can be formed by designing the conditions of the dimensions (first direction and second direction).
  • the thickness of the channel portion of the p-type base region, the thickness of the epitaxial layer that becomes the p-type base region, and the three-dimensional (first direction, second direction, and depth direction) such as ion implantation conditions for the channel portion can be obtained. There is no need to consider design conditions by combining multiple conditions. Therefore, a semiconductor device with high short-circuit resistance can be manufactured at low cost.
  • FIG. 5 is a characteristic diagram showing the result of simulating the relationship between the on-resistance per unit area and the saturation current value in the example.
  • the horizontal axis of FIG. 5 is the on-resistance [m ⁇ cm 2 ] per unit area, and the vertical axis is the saturation value of the saturation current Isat (saturation current value) [A].
  • FIG. 5 shows the results of simulating the saturation current value with respect to the on-resistance per unit area for each of the embodiment and the conventional example (conventional semiconductor device 110 shown in FIGS. 6 and 7).
  • the conventional example differs from the embodiment in that the low-concentration region 5 is not provided.
  • the on-resistance per unit area is changed by changing the impurity concentration of the channel portions 3a and 103a of the p-type base regions 3 and 103 to change the channel resistance value.
  • the embodiment can improve the trade-off relationship between the reduction of the on-resistance and the reduction of the saturation current value compared to the conventional example.
  • the saturation current value decreases at a predetermined ratio as the on-resistance increases.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention.
  • the present invention can also be applied to a semiconductor device using silicon (Si) as a semiconductor material.
  • the present invention has been described assuming that the first conductivity type is n-type and the second conductivity type is p-type. similarly established.
  • the semiconductor device according to the present invention is useful as a power semiconductor device used in power converters and power supply devices for various industrial machines, and is particularly useful for MOSFETs using silicon carbide as a semiconductor material. Are suitable.

Abstract

ｎ+型ソース領域（４）、低濃度領域（５）およびｐ++型コンタクト領域（６）は、半導体基板（３０）のおもて面の表面領域にそれぞれ選択的に設けられ、ソース電極に接する。ｎ+型ソース領域（４）および低濃度領域（５）は、トレンチ（７）の側壁でゲート絶縁膜（８）に接し、深さ方向（Ｚ）にｐ型ベース領域のチャネル部分に隣接する。ｐ++型コンタクト領域（６）は、トレンチ（７）から離れて配置される。ｐ型ベース領域となるエピタキシャル層（３３）の表面領域のうち、ｎ+型ソース領域（４）およびｐ++型コンタクト領域（６）を形成せずに残された部分で、ｎ-型またはｐ-型の低濃度領域（５）が構成される。低濃度領域（５）は、ｐ++型コンタクト領域（６）とトレンチ（７）との間に、トレンチ（７）の側壁に沿って周期的に配置される。このような構造とすることで、工程数を増やすことなく、短絡耐量を大きくすることができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、短絡電流を抑制するため、飽和電流値が小さくなるように最適設計がなされる。短絡電流とは、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流であり、定格電流を超える大電流となる。飽和電流値とは、ゲート・ソース間電圧に依存して決まるドレイン・ソース間電流の飽和値である。
　一般的に、ｐ型ベース領域のチャネル（ｎ型の反転層）が形成される部分に、ｐ型ベース領域よりもｐ型不純物濃度の低いｐ-型低濃度領域を配置してチャネルをピンチオフしやすくすることで、ドレイン・ソース間電流が遮断されるまでの時間を短くし、飽和電流値を小さく設定している。また、オン状態のときにドレイン・ソース間に流れるドリフト電流の電流経路にチャネルに隣接して形成されるｎ型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）領域の形状や不純物濃度勾配を利用して、飽和電流値を小さく設定している。
　ＪＦＥＴ領域の形状を利用するとは、ＪＦＥＴ領域の幅（ドリフト電流の電流経路の一部の幅）が狭くなるようにＪＦＥＴ領域の幅を決めるｐ+型領域の配置を適宜設定したりすることである。ＪＦＥＴ領域の不純物濃度勾配を利用するとは、チャネルのｐ型不純物濃度に対してＪＦＥＴ領域のｎ型不純物濃度を低く設定することである。ＪＦＥＴ領域を最適設計することで、ソース電極に対して正の電圧（順方向電圧）がドレイン電極に印加されたときにＪＦＥＴ領域が空乏化されやすくなるため、飽和電流値が小さくなる。
　従来のＭＯＳＦＥＴの構造について、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図６は、従来の半導体装置の構造を示す斜視図である。図６には、図７のｎ+型ソース領域１０４とｐ++型コンタクト領域１０６との境界付近を拡大して示す。図７は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図７には、ｎ+型ソース領域１０４およびｐ++型コンタクト領域１０６のレイアウトを示す。
　図６，７に示す従来の半導体装置１１０は、炭化珪素からなる半導体基板１３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板１３０は、ｎ-型ドリフト領域１０２およびｐ型ベース領域１０３となる各エピタキシャル層を含み、ｐ型ベース領域１０３となるｐ型エピタキシャル層側の主面をおもて面とする。トレンチゲート構造は、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ｐ++型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９で構成される。
　トレンチ１０７は、半導体基板１３０のおもて面に平行な第１方向Ｘ（図７の縦方向）に延在するストライプ状に配置されている。ｎ+型ソース領域１０４およびｐ++型コンタクト領域１０６は、半導体基板１３０のおもて面とｐ型ベース領域１０３との間にそれぞれ選択的に設けられている。ｎ+型ソース領域１０４は、トレンチ１０７の側壁のゲート絶縁膜１０８に接する。ｐ++型コンタクト領域１０６は、トレンチ１０７から離れた位置に、ｎ+型ソース領域１０４に接して設けられている。
　互いに隣り合うトレンチ１０７間において、ｐ++型コンタクト領域１０６は第１方向Ｘに点在し、ｎ+型ソース領域１０４はｐ++型コンタクト領域１０６の周囲を囲む梯子状の平面形状をなす。ｎ+型ソース領域１０４とｐ++型コンタクト領域１０６とは、第１方向Ｘに交互に繰り返し隣接して配置されている。ｎ+型ソース領域１０４は、トレンチ１０７の側壁のゲート絶縁膜１０８に接して第１方向Ｘに直線状に延在する部分と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域１０６間に挟まれた部分と、を有する。
　したがって、トレンチゲート構造は、トレンチ１０７の側壁の全域にわたって、ｎ+型ソース領域１０４、ｐ型ベース領域１０３およびｎ型電流拡散領域１２３がゲート絶縁膜１０８に接して第１方向Ｘに延在した構造となっている。ｎ+型ソース領域１０４およびｐ++型コンタクト領域１０６は、それぞれ半導体基板１３０のおもて面の表面領域にイオン注入により選択的に形成された拡散領域である。ｐ+型領域１２１，１２２は、トレンチ１０７の底面よりもｎ+型ドレイン領域（不図示）側に深い位置に配置されている。符号１１１は層間絶縁膜である。
　従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ソース領域を、ソース電極に接するｎ+型ソース領域と、ｎ+型ソース領域とｐ型ベース領域との間のｎ型ソース領域と、で構成した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ソース領域のうちの相対的に不純物濃度の低いｎ型ソース領域に広範囲に入り込むように空乏化を生じさせ、ドリフト電流を流れにくくすることで、負荷短絡時の飽和電流値を小さくして、短絡耐量を向上させている。
　また、従来のトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、ｎ+型ソース領域およびｐ+型コンタクト領域とトレンチとの間にｐ型ベース領域の一部を配置し、これらの領域とｐ型ベース領域の残りの部分に形成されるチャネルとの間にｎ型シャント抵抗領域を配置した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、定格電流を超えるドリフト電流が流れる異常時に、定格電流時よりもｎ型シャント抵抗領域の抵抗値分だけオン抵抗を高くすることで、短絡耐量を向上させている。
　また、従来のトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、ｎ型ソース領域を、深さ方向にチャネルに対向する部分のみリン（Ｐ）のイオン注入で形成し、残りの部分をヒ素（Ａｓ）のイオン注入で形成した装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ヒ素よりも飛程が大きく深い位置に達するリンによって、ｎ型ソース領域を深さ方向にチャネルに対向する部分で相対的に深くすることで、チャネル長を短縮化し、素子特性を向上させている。
　また、従来のプレーナゲート構造の縦型ＭＯＳＦＥＴとして、ｐ型ベース領域とｎ-型ドリフト領域との間に、ｐ型ベース領域よりもＪＦＥＴ領域から離れて、ｎ-型ドリフト領域よりも不純物濃度の低いｎ-型低濃度領域を備えた装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、短絡時にｎ-型ドリフト領域に広がる空乏層をｎ-型低濃度領域によって変形させ、ドリフト電流の電流経路上での局所的な電界集中を防止して、局所的な発熱を抑制することで、短絡耐量を向上させている。
　また、従来のトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、ｎ型ソース領域を、トレンチ側で相対的に不純物濃度を低くし、トレンチから離れた部分で相対的に不純物濃度を高くした装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、ソース領域の相対的に不純物濃度を低くした部分でゲート絶縁膜のリーク電流密度を低く抑え、相対的に不純物濃度を高くした部分でソース電極との良好なコンタクト（電気接触部）を形成している。
　また、従来のプレーナゲート構造の別の縦型ＭＯＳＦＥＴとして、半導体基板のおもて面の表面領域においてｎ+型ソース領域とＪＦＥＴ領域との間のチャネルとして機能する部分を、ｐ型ベース領域よりもｐ型不純物濃度を低くし、かつｐ型ベース領域よりもｐ型不純物に対するｎ型不純物の比率を大きくした装置が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、ｎ+型ソース領域とＪＦＥＴ領域との間のチャネルとして機能する部分でゲート閾値電圧を調整し、電子の移動度を向上させている。
特開２０２０－１４１１３０号公報 特開２０２０－０７７８００号公報 特許第６８８０６６９号公報 特開２０２０－０４７７８２号公報 特開２０１２－１９１０５６号公報 特開２０１５－０３２６７４号公報
　しかしながら、従来の半導体装置１１０（図６，７参照）では、飽和電流値を小さく設定する場合、トレンチゲート構造であることで次の問題が生じる。上述したようにｐ型ベース領域のチャネルが形成される部分にｐ-型低濃度領域を配置することで飽和電流値を小さく設定する場合、ｐ型ベース領域１０３のチャネルが形成される部分１０３ａにｐ-型低濃度領域（不図示）を形成するためのエピタキシャル成長工程やイオン注入工程を追加する必要がある。このため、工程数が多くなり、コスト増大につながる。
　上述したようにＪＦＥＴ領域（互いに隣り合うｐ+型領域１２１，１２２間の部分）の形状や不純物濃度勾配を利用して飽和電流値を小さく設定する場合、オン抵抗が急激に増加して、電気的特性が犠牲になる。また、トレンチ１０７の底面よりもｎ+型ドレイン領域（不図示）側に深い部分に、所定の飽和電流値が得られるように特殊な形状でｐ+型領域１２１，１２２を形成するため、工程が複雑になったり、高加速エネルギーでイオン注入可能な高価なイオン注入装置を準備したりする必要があり、コスト増大につながる。
　この発明は、上述した従来技術による課題を解消するため、工程数を増加させることなく、短絡耐量を向上させることができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。トレンチは、深さ方向に前記半導体基板の第１主面から前記第２半導体領域を貫通して、前記第１半導体領域の内部で終端する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記トレンチの側壁の前記ゲート絶縁膜に接する。前記半導体基板の第１主面と前記第２半導体領域との間に、第４半導体領域が選択的に設けられている。
　前記第４半導体領域は、前記トレンチの側壁の前記ゲート絶縁膜に接する。前記半導体基板の第１主面と前記第２半導体領域との間に、前記トレンチから離れて、第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２半導体領域よりも不純物濃度が高い。第１電極は、前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接する。第２電極は、前記半導体基板の第２主面に接する。前記第４半導体領域は、前記第３半導体領域よりも第１導電型不純物濃度の低い第１導電型領域であるか、または前記第２半導体領域の、前記トレンチの側壁に沿った部分よりも第２導電型不純物濃度の低い第２導電型領域である。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁に沿って周期的に配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第５半導体領域と前記トレンチとの間に配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の不純物濃度は、１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下の範囲内であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第１導電型領域であり、前記半導体基板の第１主面で最も不純物濃度が高く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が低くなる第１導電型不純物濃度分布を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第２導電型領域であり、前記半導体基板の第１主面で最も不純物濃度が低く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が高くなる第２導電型不純物濃度分布を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁の前記ゲート絶縁膜に１．０μｍ以上４．０μｍ以下の範囲内の長さで接していることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板の第１主面に平行な第１方向に延在するストライプ状に配置されている。前記第３半導体領域と前記第４半導体領域とは前記第１方向に交互に繰り返し配置されている。前記第３半導体領域と前記第５半導体領域とは前記第１方向に交互に繰り返し配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の前記第１方向の幅は、前記第５半導体領域の前記第１方向の幅以下であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、炭化珪素からなる前記半導体基板を用いたことを特徴とする。
　上述した発明によれば、第４半導体領域によってチャネルのピンチオフ電圧を低減させることができるため、負荷短絡時やアーム短絡時に流れる短絡電流が遮断されるまでの時間を短くすることができ、飽和電流値を小さくすることができる。また、上述した発明によれば、第３半導体領域および第５半導体領域をそれぞれ形成するためのイオン注入用マスクパターンを適宜変更することで、従来の半導体装置（図６，７参照）の製造方法を利用して第４半導体領域を形成することができる。
　本発明にかかる半導体装置によれば、工程数を増加させることなく、短絡耐量を向上させることができるという効果を奏する。
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態にかかる半導体装置の構造を示す断面図である。 図３は、実施の形態にかかる半導体装置の構造を示す斜視図である。 図４は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図５は、実施例の単位面積あたりのオン抵抗と飽和電流値との関係をシミュレーションした結果を示す特性図である。 図６は、従来の半導体装置の構造を示す斜視図である。 図７は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
　実施の形態にかかる半導体装置の構造について説明する。図１，２は、実施の形態にかかる半導体装置の構造を示す断面図である。図３は、実施の形態にかかる半導体装置の構造を示す斜視図である。図４は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１，２には、それぞれ図４の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す。図３には、図４のｎ+型ソース領域４と低濃度領域５とｐ++型コンタクト領域６との境界付近を拡大して示す。図４には、ｎ+型ソース領域４、低濃度領域５（ハッチング部分）およびｐ++型コンタクト領域６のレイアウトを示す。
　図１～４に示す実施の形態にかかる半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板３０は、ＳｉＣを半導体材料として用いたｎ+型出発基板３１のおもて面上に、ｎ-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）３となる各エピタキシャル層３２，３３をこの順に積層してなるエピタキシャル基板である。半導体基板３０は、ｐ型ベース領域３となるエピタキシャル層３３側の主面をおもて面（第１主面）とし、ｎ+型出発基板３１側の主面を裏面（第２主面）とする。
　ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ-型ドリフト領域２は、ｎ+型出発基板３１に隣接する。ｐ型ベース領域３は、半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。トレンチゲート構造は、ｐ型ベース領域３、ｎ+型ソース領域（第３半導体領域）４、低濃度領域（第４半導体領域）５、ｐ++型コンタクト領域（第５半導体領域）６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。ｐ型ベース領域３とｎ-型ドリフト領域２との間において、トレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に、ｎ型電流拡散領域２３およびｐ+型領域２１，２２がそれぞれ選択的に設けられていてもよい。
　ｎ型電流拡散領域２３およびｐ+型領域２１，２２は、イオン注入によりｎ-型エピタキシャル層３２の内部に形成された拡散領域である。ｎ-型エピタキシャル層３２の、ｎ型電流拡散領域２３およびｐ+型領域２１，２２を除く部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ　Ｓｐｒｅａｄｉｎｇ　Ｌａｙｅｒ）である。ｎ型電流拡散領域２３は、互いに隣り合うトレンチ７間において深さ方向Ｚにｐ型ベース領域３およびｎ-型ドリフト領域２に接する。
　ｎ型電流拡散領域２３は、半導体基板３０のおもて面に平行な方向にトレンチ７まで達してゲート絶縁膜８に接する。ｎ型電流拡散領域２３の互いに隣り合うｐ+型領域２１，２２間の部分がＪＦＥＴ領域である。ｎ型電流拡散領域２３を設けない場合、ｎ型電流拡散領域２３に代えて、ｎ-型ドリフト領域２がｎ+型ドレイン領域１側からｐ型ベース領域３まで達するとともに、半導体基板３０のおもて面に平行な方向にトレンチ７まで達してゲート絶縁膜８に接する。ｎ-型ドリフト領域２の互いに隣り合うｐ+型領域２１，２２間の部分がＪＦＥＴ領域となる。
　ｐ+型領域２１，２２は、後述するソース電極（第１電極）１２の電位に固定されており、ＭＯＳＦＥＴ（半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２３を空乏化させて、またはその両方）、トレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ+型領域２１，２２は、それぞれトレンチ７に沿って後述する第１方向Ｘに直線状に延在する。ｐ+型領域２１は、ｐ型ベース領域３から離れて設けられ、深さ方向Ｚにトレンチ７の底面に対向する。ｐ+型領域２１は、トレンチ７の底面でゲート絶縁膜８に接してもよいし、トレンチ７の底面から離れていてもよい。
　ｐ+型領域２１は、深さ方向Ｚにトレンチ７の底面コーナー部（角部）にも対向することがよい。トレンチ７の底面コーナー部とは、トレンチ７の側壁と底面との境界である。ｐ+型領域２２は、互いに隣り合うトレンチ７間に、トレンチ７およびｐ+型領域２１と離れて設けられている。ｐ+型領域２２は、ｎ+型ソース領域４側の面でｐ型ベース領域３に接し、ｐ型ベース領域３を介してソース電極１２に電気的に接続されている。ｐ+型領域２２は、深さ方向Ｚにｐ++型コンタクト領域６に対向する。ｐ+型領域２２の幅（第２方向Ｙの幅）は、ｐ++型コンタクト領域６の幅（第２方向Ｙの幅）以上程度である。
　トレンチ７は、深さ方向Ｚに半導体基板３０のおもて面からエピタキシャル層３３を貫通してｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ-型ドリフト領域２）に達し、ｎ型電流拡散領域２３の内部か、またはｐ+型領域２１の内部で終端している。トレンチ７は、半導体基板３０のおもて面に平行な第１方向Ｘ（図４の縦方向）に延在するストライプ状に配置されている。互いに隣り合うトレンチ７間において、半導体基板３０のおもて面とｐ型ベース領域３との間に、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。
　エピタキシャル層３３の、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６を除く部分がｐ型ベース領域３である。エピタキシャル層３３は、ｎ-型エピタキシャル層であるか、またはｐ型ベース領域３よりもｐ型不純物濃度の低いｐ-型エピタキシャル層である。ｐ型ベース領域３、ｎ+型ソース領域４およびｐ++型コンタクト領域６は、イオン注入によりエピタキシャル層３３の内部に形成された拡散領域である。低濃度領域５は、エピタキシャル層３３の表面領域（半導体基板３０のおもて面の表面領域）のうち、ｎ+型ソース領域４およびｐ++型コンタクト領域６のいずれも形成されずに残された部分である。
　具体的には、エピタキシャル層３３は、ｎ-型ドリフト領域２の不純物濃度と同程度のｎ型不純物濃度のｎ-型エピタキシャル層であるか、または例えば１×１０15／ｃｍ3以上１×１０16／ｃｍ3以下程度のｐ型不純物濃度のｐ-型エピタキシャル層である。ｎ-型のエピタキシャル層３３である場合、活性領域の周囲を囲むエッジ終端領域（不図示）においてエピタキシャル層３３の表面領域にイオン注入により耐圧構造を構成するｐ型領域を形成することができる。ｐ-型のエピタキシャル層３３である場合、ｐ型ベース領域３を形成するためのイオン注入時間短縮やイオン注入のドーズ量低減が可能である。
　なお、ｐ-型のエピタキシャル層３３である場合、エッジ終端領域におけるｐ-型のエピタキシャル層３３を除去して下層のｎ-型エピタキシャル層３２を露出させ、ｎ-型エピタキシャル層３２の露出面にイオン注入により耐圧構造を構成するｐ型領域を形成すればよい。活性領域は、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置されて、主電流（ドリフト電流）が流れる領域である。活性領域は、例えば半導体基板３０の略中央に配置される。図１，２には、ＭＯＳＦＥＴの１つの単位セルのみを図示するが、半導体基板３０の活性領域には同一構造の複数の単位セルが隣接して配置される。
　エッジ終端領域は、活性領域とチップ端部（半導体基板３０の端部）との間の領域であり、活性領域の周囲を囲み、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する。耐圧とは、ｐｎ接合でアバランシェ降伏を起こし、ドレイン・ソース間電流を増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。エッジ終端領域には、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造やフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）構造などの一般的な耐圧構造が配置される。
　ｐ型ベース領域３は、エピタキシャル層３３の表面（半導体基板３０のおもて面）からのアルミニウム（Ａｌ）等のｐ型不純物のイオン注入により形成される。このイオン注入により、ＭＯＳＦＥＴのオン時にｐ型ベース領域３のトレンチ７に沿った部分（以下、チャネル部分とする）３ａに形成されるチャネル（ｎ型の反転層）の抵抗値が調整される。ｐ型ベース領域３は、深さ方向Ｚの中心で不純物濃度のピーク濃度（最大濃度）となり、当該ピーク濃度の深さ位置から半導体基板３０のおもて面側および裏面側へそれぞれ向かうにしたがって不純物濃度が低くなる不純物濃度分布となっている。ｐ型ベース領域３のチャネル部分３ａは、トレンチ７の長手方向（第１方向Ｘ）の長さと略同じ長さで、トレンチ７の側壁に沿って第１方向Ｘに直線状に延在する。
　ｐ型ベース領域３の不純物濃度と略同じ不純物濃度のｐ型のエピタキシャル層３３を形成して、ｐ型ベース領域３のチャネル部分３ａにのみチャネル抵抗値を調整するためのイオン注入を行ってもよい。この場合、ｐ型ベース領域３は、チャネル部分３ａでのみ、深さ方向Ｚの中心で不純物濃度のピーク濃度となり、当該ピーク濃度の深さ位置から半導体基板３０のおもて面側および裏面側へそれぞれ向かうにしたがって不純物濃度が低くなる不純物濃度分布となり、イオン注入されずにｐ型のエピタキシャル層３３のまま残りの部分で深さ方向Ｚに一様な不純物濃度分布となる。略同じ不純物濃度および略同じ長さとは、それぞれプロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度および同じ長さであることを意味する。
　ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６は、半導体基板３０のおもて面に露出されている。半導体基板３０のおもて面に露出とは、半導体基板３０のおもて面で後述するソース電極１２に接することである。ｎ+型ソース領域４および低濃度領域５は、トレンチ７の側壁でゲート絶縁膜８に接し、深さ方向Ｚにｐ型ベース領域３のチャネル部分３ａに隣接する。ｎ+型ソース領域４と低濃度領域５とは第１方向Ｘに交互に繰り返し隣接して配置されている。ｐ++型コンタクト領域６は、トレンチ７から離れた位置に、ｎ+型ソース領域４に接して設けられている。ｎ+型ソース領域４とｐ++型コンタクト領域６とは第１方向Ｘに交互に繰り返し隣接して配置されている。
　低濃度領域５は、トレンチ７とｐ++型コンタクト領域６との間にのみ配置されることがよい。すなわち、低濃度領域５とｐ++型コンタクト領域６とは、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに互いに隣り合うことがよい。低濃度領域５とｐ++型コンタクト領域６とが第２方向Ｙに互いに隣り合っていない場合、第１方向Ｘに互いに隣り合う低濃度領域５間のｎ+型ソース領域４と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６間のｎ+型ソース領域４と、が分断されて複雑なパターンとなり、ｎ+型ソース領域４の形成が困難となる虞があるからである。
　すなわち、低濃度領域５とｐ++型コンタクト領域６とを第２方向Ｙに互いに隣り合うように配置することで、互いに隣り合うトレンチ７間において、ｐ++型コンタクト領域６は第１方向Ｘに点在し、低濃度領域５はトレンチ７とｐ++型コンタクト領域６との間に配置され第１方向Ｘに点在する。第１方向Ｘに互いに隣り合う低濃度領域５間のｎ+型ソース領域４と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６間のｎ+型ソース領域４と、は第２方向Ｙに連結され、比較的大きな表面積の略矩形状の平面形状をなす。低濃度領域５とｐ++型コンタクト領域６とは接していてもよい。
　低濃度領域５の第１方向Ｘの幅ｗ１は、ｐ++型コンタクト領域６の第１方向Ｘの幅ｗ２以下である。このため、ｎ+型ソース領域４は、第１方向Ｘに低濃度領域５およびｐ++型コンタクト領域６に接し、かつ第２方向Ｙにトレンチ７の側壁のゲート絶縁膜８に接する略矩形状の平面形状をなす。または、ｎ+型ソース領域４は、トレンチ７の側壁のゲート絶縁膜８に接して第１方向Ｘに延在し第１方向Ｘの端部がトレンチ７とｐ++型コンタクト領域６との間で終端する直線部分と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６間に挟まれた部分と、を有する略Ｈ字状の平面形状をなす。
　具体的には、低濃度領域５の第１方向Ｘの幅ｗ１は、例えば１．０μｍ以上４．０μｍ以下程度の範囲内であることが好ましい。低濃度領域５の第１方向Ｘの幅ｗ１は、低濃度領域５が第１方向Ｘにトレンチ７の側壁のゲート絶縁膜８に接している長さに相当する。このため、低濃度領域５の第１方向Ｘの幅ｗ１が上記下限値未満である場合、低濃度領域５を設けたことによる効果が得られない虞があるため好ましくない。低濃度領域５の第１方向Ｘの幅ｗ１が上記上限値を超える場合、ＭＯＳＦＥＴのオン時にドリフト電流の電流経路が高抵抗となり、オン抵抗が高くなるため好ましくない。
　低濃度領域５には、ｐ型ベース領域３を形成するため（またはチャネル抵抗値を調整するため）のｐ型不純物のイオン注入によりｐ型不純物が導入される。当該イオン注入は、エピタキシャル層３３の表面（半導体基板３０のおもて面）から、ｐ型ベース領域３のチャネル部分３ａの深さ方向Ｚの中心の深さ位置（飛程）で不純物濃度が最大（ピーク濃度）となる条件で行われる。このため、低濃度領域５は、所定の深さ位置で不純物濃度が最大（ピーク濃度）となり、当該ピーク濃度となる深さ位置から深さ方向Ｚに離れるにしたがって不純物濃度が低くなる不純物濃度分布を有する。
　具体的には、エピタキシャル層３３がｎ-型である場合、低濃度領域５は、ｎ+型ソース領域４よりもｎ型不純物濃度の低いｎ-型領域（第１導電型領域）である。ｎ-型の低濃度領域５は、半導体基板３０のおもて面付近で最も不純物濃度が高く、半導体基板３０の裏面側（ｎ+型ドレイン領域１側）へ向かうにしたがって不純物濃度が低くなるｎ型不純物濃度分布（第１導電型不純物濃度分布）を有する。ｎ-型の低濃度領域５のｎ型不純物濃度は、ｐ型ベース領域３の形成時に低濃度領域５にｐ型不純物が導入されることでｎ-型のエピタキシャル層３３のエピタキシャル成長時のｎ型不純物濃度よりも若干低くなっている。ｎ-型の低濃度領域５のｎ型不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下程度の範囲内に設定される。
　エピタキシャル層３３がｐ-型またはｐ型である場合、低濃度領域５は、ｐ型ベース領域３のチャネル部分３ａよりもｐ型不純物濃度の低いｐ-型領域（第２導電型領域）である。ｐ-型の低濃度領域５は、半導体基板３０のおもて面付近で最も不純物濃度が低く、半導体基板３０の裏面側へ向かうにしたがって不純物濃度が高くなるｐ型不純物濃度分布（第２導電型不純物濃度分布）を有する。ｐ-型の低濃度領域５のｐ型不純物濃度は、ｐ型ベース領域３の形成時に低濃度領域５にｐ型不純物が導入されることでｐ-型のエピタキシャル層３３のエピタキシャル成長時のｐ型不純物濃度よりも若干高くなっている。ｐ-型の低濃度領域５のｐ型不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下程度の範囲内に設定される。
　ｎ-型の低濃度領域５を表面領域（半導体基板３０のおもて面側の部分）で相対的にｎ型不純物濃度を高くすることで、ＭＯＳＦＥＴのオン時に低濃度領域５の表面領域が低抵抗となる。また、ｐ-型の低濃度領域５を表面領域で相対的にｐ型不純物濃度を低くすることで、ＭＯＳＦＥＴのオン時に低濃度領域５の表面領域がｎ型に反転して低抵抗となる。これにより、ｎ-型およびｐ-型のいずれの低濃度領域５を設けたとしても、ＭＯＳＦＥＴのオン時にｎ+型ソース領域４から低濃度領域５の低抵抗な表面領域へドリフト電流が流れ込み、半導体基板３０のおもて面からソース電極１２へドリフト電流が流れ込む面積が大きくなるため、オン抵抗を低減することができる。
　トレンチ７の内部には、トレンチ７の内壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８上にゲート電極９が設けられている。ゲート絶縁膜８は、トレンチ７の内壁でｎ+型ソース領域４、低濃度領域５、ｐ型ベース領域３およびｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ-型ドリフト領域２）に接する。トレンチゲート構造は、トレンチ７の側壁において、ゲート絶縁膜８にｎ+型ソース領域４、ｐ型ベース領域３およびｎ型電流拡散領域２３が接する部分と、ゲート絶縁膜８に低濃度領域５、ｐ型ベース領域３およびｎ型電流拡散領域２３が接する部分と、が第１方向Ｘに交互に繰り返し周期的に隣接して配置された構造となっている。
　層間絶縁膜１１は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１１のコンタクトホールには、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６が露出されている。ソース電極１２は、層間絶縁膜１１のコンタクトホールにおいてｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６に接し、ｎ+型ソース領域４およびｐ++型コンタクト領域６にオーミック接触する。半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面にドレイン（第２電極）電極１３が設けられている。ドレイン電極１３は、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に接し、ｎ+型ドレイン領域１に電気的に接続されている。
　実施の形態にかかる半導体装置１０の動作について説明する。ソース電極１２に対して正の電圧（順方向電圧）がドレイン電極１３に印加された状態で、ゲート電極９にゲート閾値電圧以上のゲート・ソース間電圧が印加されると、ｐ型ベース領域３のトレンチ７の側壁に沿った部分（チャネル部分３ａ）にチャネル（ｎ型の反転層）が形成される。それによって、ドレイン電極１３からｎ+型ドレイン領域１、ｎ-型ドリフト領域２、ｎ型電流拡散領域２３、チャネルおよびｎ+型ソース領域４を通ってソース電極１２へ向かってドリフト電流が流れ、ＭＯＳＦＥＴ（半導体装置１０）がオン状態となる。
　ＭＯＳＦＥＴのオン時、ｎ+型ソース領域４および低濃度領域５の両方の直下（ｎ+型ドレイン領域１側）にチャネルが形成されるが、ドリフト電流は、チャネルからｎ+型ソース領域４のみに流れ込み、チャネルから低濃度領域５へは流れ込まない。このため、低濃度領域５の直下でチャネルに流れ込んだドリフト電流は、チャネルと低濃度領域５との界面に沿って半導体基板３０のおもて面に平行な方向にｎ+型ソース領域４へ向かって流れる。したがって、ドリフト電流がチャネル内を低濃度領域５の直下からｎ+型ソース領域４へ向かって流れた距離分だけ、ドリフト電流の電流経路が長くなり高抵抗となる。
　低濃度領域５によってドリフト電流の電流経路を高抵抗にすることで、低濃度領域５を設けない従来構造（図６，７参照）と比べて低いドレイン・ソース間電圧でチャネルがピンチオフする。すなわち、低濃度領域５によってチャネルのピンチオフ電圧を低減させることができる。これによって、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流（短絡電流）が遮断されるまでの時間を短くすることができ、飽和電流値を小さくすることができるため、短絡耐量を向上させることができる。飽和電流値とは、ゲート・ソース間電圧に依存して決まるドレイン・ソース間電流の飽和値である。
　低濃度領域５を設けることで、低濃度領域５を設けない従来構造と比べて、ソース電極１２と低濃度領域５との接触面積分だけソース電極１２とのオーミック接触面積が小さくなり、単位面積あたりのオン抵抗が高くなるが、飽和電流値を小さくする効果が大きくなる。これによって、オン抵抗の低減と飽和電流値の低減とのトレードオフ関係を改善させることができる（後述する図５参照）。また、低濃度領域５の不純物濃度を上述した範囲内に低く設定することで、低濃度領域５を設けることで生じるオン抵抗の増加によるＭＯＳＦＥＴの電気的特性への悪影響は生じない。
　また、ｎ-型とした低濃度領域５において表面領域（半導体基板３０のおもて面側の部分）のｎ型不純物濃度を相対的に高くするか、またはｐ-型とした低濃度領域５において表面領域のｐ型不純物濃度を相対的に低くすることで、ＭＯＳＦＥＴのオン時に低濃度領域５が表面領域で相対的に低抵抗となる。これにより、ｎ+型ソース領域４から低濃度領域５の相対的に低抵抗な表面領域へドリフト電流が流れ込み、半導体基板３０からソース電極１２へ流れ込むドリフト電流の電流経路の面積が半導体基板３０とソース電極１２の接合面で大きくなるため、オン抵抗を低減することができる。
　一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極９にゲート閾値電圧未満のゲート・ソース間電圧が印加されたときに、ｐ+型領域２１，２２およびｐ型ベース領域３と、ｎ型電流拡散領域２３およびｎ-型ドリフト領域２と、のｐｎ接合（主接合）が逆バイアスされることで、ドリフト電流が流れなくなり、ＭＯＳＦＥＴはオフ状態を維持する。また、当該ｐｎ接合からｐ+型領域２１，２２もしくはｎ型電流拡散領域２３、またはその両方に空乏層が広がることで、トレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。
　次に、実施の形態にかかる半導体装置１０の製造方法について説明する。まず、炭化珪素を半導体材料として用いたｎ+型出発基板（ｎ+型出発ウェハ）３１を用意する。次に、ｎ+型出発基板３１のおもて面にｎ-型ドリフト領域２となるｎ-型エピタキシャル層３２をエピタキシャル成長（堆積）させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域に、第２方向Ｙに互いに離れて交互に繰り返し配置されるように、ｐ+型領域２１と、ｐ+型領域２２の下部（ｎ+型ドレイン領域１側の部分）と、をそれぞれ選択的に形成する。
　フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域において、互いに隣り合うｐ+型領域２１とｐ+型領域２２との間に、ｎ型電流拡散領域２３の下部を形成する。ｐ+型領域２１、ｐ+型領域２２の下部およびｎ型電流拡散領域２３の下部の形成順序は適宜変更可能である。ｎ-型エピタキシャル層３２の、ｐ+型領域２１，２２およびｎ型電流拡散領域２３よりもｎ+型出発基板３１側の部分がｎ-型ドリフト領域２となる。次に、さらにエピタキシャル成長させてｎ-型エピタキシャル層３２を所定厚さまで厚くする。
　次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分に、深さ方向Ｚにｐ+型領域２２の下部に対向して連結するように、ｐ+型領域２２の上部（ｎ+型ソース領域４側の部分）を選択的に形成する。フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分に、深さ方向Ｚにｎ型電流拡散領域２３の下部に対向して連結するように、ｎ型電流拡散領域２３の上部を形成する。ｐ+型領域２２の上部およびｎ型電流拡散領域２３の上部の形成順序は適宜変更可能である。
　次に、ｎ-型エピタキシャル層３２上に、ｐ型ベース領域３となるｎ-型またはｐ-型のエピタキシャル層３３をエピタキシャル成長（堆積）させる。ここまでの工程により、ｎ+型出発基板３１のおもて面上にエピタキシャル層３２，３３を順に積層した半導体基板（半導体ウェハ）３０が作製（製造）される。次に、エピタキシャル層３３に、ｐ型ベース領域３として残す部分の深さ方向Ｚの中心の深さ位置が不純物濃度のピーク濃度となるようにアルミニウム等のｐ型不純物をイオン注入して、ｐ型ベース領域３を形成するとともに、チャネル部分３ａのチャネル抵抗値を調整する。
　次に、エピタキシャル層３３の表面領域に、フォトリソグラフィおよびｎ型不純物のイオン注入によりｎ+型ソース領域４を選択的に形成し、フォトリソグラフィおよびｐ型不純物のイオン注入によりｐ++型コンタクト領域６を選択的に形成する。エピタキシャル層３３の表面領域の低濃度領域５とする部分をｎ+型ソース領域４およびｐ++型コンタクト領域６を形成せずにエピタキシャル層３３の導電型（ｎ-型またはｐ-型）のまま残す。エピタキシャル層３３の、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６よりもｎ-型エピタキシャル層３２側の部分がｐ型ベース領域３となる。
　フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ終端領域においてｎ-型のエピタキシャル層３３の表面領域、またはエッジ終端領域においてｐ-型のエピタキシャル層３３を除去して露出させたｎ-型エピタキシャル層３２の表面領域に、耐圧構造を構成するｐ型領域を選択的に形成する。ｎ+型ソース領域４、ｐ++型コンタクト領域６、および耐圧構造を構成するｐ型領域の形成順序は適宜変更可能である。次に、イオン注入したすべての不純物を活性化させるための熱処理を行う。この不純物活性化のための熱処理は、イオン注入するごとに行ってもよい。
　次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに半導体基板３０のおもて面（エピタキシャル層３３の表面）からｎ+型ソース領域４、低濃度領域５およびｐ型ベース領域３を貫通してｎ型電流拡散領域２３に達し、ｎ型電流拡散領域２３の内部で終端するトレンチ７を形成する。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。その後、半導体ウェハ（半導体基板３０）をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示すＭＯＳＦＥＴ（半導体装置１０）が完成する。
　以上、説明したように、実施の形態によれば、半導体基板のおもて面の表面領域に、ｎ+型ソース領域の一部に代えて、ｎ+型ソース領域よりも不純物濃度の低いｎ-型の低濃度領域を設けるか、またはｐ型ベース領域のチャネル部分よりもｐ型不純物濃度の低いｐ-型の低濃度領域を設ける。この低濃度領域によってチャネルのピンチオフ電圧を低減させることができる。これによって、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流（短絡電流）が遮断されるまでの時間を短くすることができ、飽和電流値を小さくすることができるため、短絡耐量を向上させることができる。
　また、実施の形態によれば、ｎ-型またはｐ-型のエピタキシャル層の表面領域の低濃度領域とする部分をｎ+型ソース領域およびｐ++型コンタクト領域を形成せずに当該エピタキシャル層の導電型（ｎ-型またはｐ-型）のまま残すことで、ｎ-型またはｐ-型の低濃度領域を形成することができる。このため、ｎ+型ソース領域およびｐ++型コンタクト領域をそれぞれ形成するためのイオン注入用マスクパターンを適宜変更することで、従来の半導体装置（図６，７参照）の製造方法を利用して低濃度領域を形成することができる。したがって、工程数を増加させることなく、短絡耐量を向上させることができる。
　また、実施の形態によれば、半導体基板のおもて面の表面領域に、ｎ+型ソース領域の一部に代えて低濃度領域を設けることで、ソース電極と低濃度領域との接触面積分だけソース電極とのオーミック接触面積が小さくなり、単位面積あたりのオン抵抗が高くなるが、飽和電流値を小さくする効果が大きくなる。これによって、オン抵抗の低減と飽和電流値の低減とのトレードオフ関係を改善させることができる。また、低濃度領域の不純物濃度を上述した範囲内に低く設定することで、低濃度領域を設けることで生じるオン抵抗の増加によるＭＯＳＦＥＴの電気的特性への悪影響は生じない。
　また、実施の形態によれば、ｎ-型とした低濃度領域において表面領域（半導体基板のおもて面側の部分）のｎ型不純物濃度を相対的に高くするか、またはｐ-型とした低濃度領域において表面領域のｐ型不純物濃度を相対的に低くする。これにより、ＭＯＳＦＥＴのオン時に、低濃度領域が表面領域で相対的に低抵抗となり、ｎ+型ソース領域から低濃度領域の相対的に低抵抗な表面領域へドリフト電流が流れ込む。これによって、半導体基板からソース電極へ流れ込むドリフト電流の電流経路の面積が半導体基板とソース電極との接合面で大きくなるため、オン抵抗を低減することができる。
　また、実施の形態によれば、ｎ+型ソース領域およびｐ++型コンタクト領域をそれぞれ形成するためのイオン注入用マスクパターンを適宜変更することで低濃度領域を形成することができることで、２次元（第１方向および第２方向）の条件を設計することで低濃度領域を形成することができる。これにより、ｐ型ベース領域のチャネル部分の厚さや、ｐ型ベース領域となるエピタキシャル層の厚さ、チャネル部分のイオン注入条件等の３次元（第１方向、第２方向および深さ方向）の複数の条件を組み合わせて設計条件を検討する必要がない。このため、短絡耐量の高い半導体装置を低コストで製造することができる。
（実施例）
　上述した実施の形態にかかる半導体装置１０（図１～４参照：以下、実施例とする）のオン抵抗と飽和電流値との関係について検証した。図５は、実施例の単位面積あたりのオン抵抗と飽和電流値との関係をシミュレーションした結果を示す特性図である。図５の横軸は単位面積あたりのオン抵抗［ｍΩ・ｃｍ2］であり、縦軸は飽和電流Ｉｓａｔの飽和値（飽和電流値）［Ａ］である。
　実施例と、従来例（図６，７に示す従来の半導体装置１１０）と、のそれぞれについて、単位面積あたりのオン抵抗に対する飽和電流値をシミュレーションした結果を図５に示す。従来例が実施例と異なる点は、低濃度領域５を設けない点である。実施例および従来例ともに、ｐ型ベース領域３，１０３のチャネル部分３ａ，１０３ａの不純物濃度を変更してチャネル抵抗値を変更することで、単位面積あたりのオン抵抗を変更した。
　図５に示す結果から、実施例においては、単位面積あたりのオン抵抗が同じ従来例と比べて、飽和電流値を小さくすることができることが確認された。すなわち、実施例は、従来例と比べて、オン抵抗の低減と飽和電流値の低減とのトレードオフ関係を改善させることができる。なお、実施例および従来例ともに、図示省略するオン抵抗範囲においても、オン抵抗の増加に伴って飽和電流値が所定の比率で小さくなる比例関係にある。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、シリコン（Ｓｉ）を半導体材料として用いた半導体装置にも本発明を適用可能である。また、本発明は、第１導電型をｎ型、第２導電型をｐ型として説明してきたが、第１導電型をｐ型、第２導電型をｎ型と導電型を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に炭化珪素を半導体材料として用いたＭＯＳＦＥＴに適している。
　１　ｎ+型ドレイン領域
　２　ｎ-型ドリフト領域
　３　ｐ型ベース領域
　３ａ　ｐ型ベース領域のチャネル部分
　４　ｎ+型ソース領域
　５　ｎ-型またはｐ-型の低濃度領域
　６　ｐ++型コンタクト領域
　７　トレンチ
　８　ゲート絶縁膜
　９　ゲート電極
　１０　半導体装置
　１１　層間絶縁膜
　１２　ソース電極
　１３　ドレイン電極
　２１，２２　ｐ+型領域
　２３　ｎ型電流拡散領域
　３０　半導体基板
　３１　ｎ+型出発基板
　３２　ｎ-型エピタキシャル層
　３３　ｎ-型、ｐ-型またはｐ型のエピタキシャル層
　ｗ１　低濃度領域の第１方向の幅
　ｗ２　ｐ++型コンタクト領域の第１方向の幅
　Ｘ　半導体基板のおもて面に平行な第１方向
　Ｙ　半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
　Ｚ　深さ方向

Claims (10)

  1. 　半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    　前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    　深さ方向に前記半導体基板の第１主面から前記第２半導体領域を貫通して、前記第１半導体領域の内部で終端するトレンチと、
    　前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    　前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記トレンチの側壁の前記ゲート絶縁膜に接する第１導電型の第３半導体領域と、
    　前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記トレンチの側壁の前記ゲート絶縁膜に接する第４半導体領域と、
    　前記半導体基板の第１主面と前記第２半導体領域との間に、前記トレンチから離れて選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    　前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接する第１電極と、
    　前記半導体基板の第２主面に接する第２電極と、
    　を備え、
    　前記第４半導体領域は、前記第３半導体領域よりも第１導電型不純物濃度の低い第１導電型領域であるか、または前記第２半導体領域の、前記トレンチの側壁に沿った部分よりも第２導電型不純物濃度の低い第２導電型領域であることを特徴とする半導体装置。
  2. 　前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁に沿って周期的に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第４半導体領域は、前記第５半導体領域と前記トレンチとの間に配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第４半導体領域の不純物濃度は、１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下の範囲内であることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第４半導体領域は、
    　前記第１導電型領域であり、
    　前記半導体基板の第１主面で最も不純物濃度が高く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が低くなる第１導電型不純物濃度分布を有することを特徴とする請求項１に記載の半導体装置。
  6. 　前記第４半導体領域は、
    　前記第２導電型領域であり、
    　前記半導体基板の第１主面で最も不純物濃度が低く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が高くなる第２導電型不純物濃度分布を有することを特徴とする請求項１に記載の半導体装置。
  7. 　前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁の前記ゲート絶縁膜に１．０μｍ以上４．０μｍ以下の範囲内の長さで接していることを特徴とする請求項１に記載の半導体装置。
  8. 　前記トレンチは、前記半導体基板の第１主面に平行な第１方向に延在するストライプ状に配置され、
    　前記第３半導体領域と前記第４半導体領域とは前記第１方向に交互に繰り返し配置され、
    　前記第３半導体領域と前記第５半導体領域とは前記第１方向に交互に繰り返し配置されていることを特徴とする請求項１に記載の半導体装置。
  9. 　前記第４半導体領域の前記第１方向の幅は、前記第５半導体領域の前記第１方向の幅以下であることを特徴とする請求項８に記載の半導体装置。
  10. 　炭化珪素からなる前記半導体基板を用いたことを特徴とする請求項１に記載の半導体装置。
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