WO2015186428A1 - 半導体装置、及び、半導体装置の製造方法 - Google Patents

半導体装置、及び、半導体装置の製造方法 Download PDF

Info

Publication number
WO2015186428A1
WO2015186428A1 PCT/JP2015/061002 JP2015061002W WO2015186428A1 WO 2015186428 A1 WO2015186428 A1 WO 2015186428A1 JP 2015061002 W JP2015061002 W JP 2015061002W WO 2015186428 A1 WO2015186428 A1 WO 2015186428A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
type impurity
contact
concentration
semiconductor device
Prior art date
Application number
PCT/JP2015/061002
Other languages
English (en)
French (fr)
Inventor
亀山　悟
Original Assignee
トヨタ自動車株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by トヨタ自動車株式会社 filed Critical トヨタ自動車株式会社
Publication of WO2015186428A1 publication Critical patent/WO2015186428A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • the technology disclosed in this specification relates to a semiconductor device having a switching element and a diode.
  • Patent Document 1 discloses a semiconductor device in which an IGBT and a diode are formed on a single semiconductor substrate.
  • the IGBT has an emitter layer and a body contact layer in contact with the upper surface electrode, and an IGBT body layer formed below the emitter region and the body contact region.
  • the p-type impurity concentration of the IGBT body layer is lower than that of the body contact layer.
  • the diode has an anode layer in contact with the upper surface electrode, and a diode body layer formed on the side and lower side of the anode layer and in contact with the upper surface electrode.
  • the diode body layer has a lower p-type impurity concentration than the anode layer.
  • the IGBT body layer and the diode body layer have substantially the same p-type impurity concentration. Since the p-type impurity concentration of the IGBT body layer greatly affects the gate threshold value of the IGBT, the p-type impurity concentration of the IGBT body layer is adjusted to a relatively high concentration so as to obtain a desired gate threshold value. For this reason, the p-type impurity concentration of the diode body layer is also relatively high like the IGBT body layer.
  • the diode body layer and the upper electrode become conductive with a relatively low resistance, and holes easily flow from the upper electrode into the diode body layer.
  • the amount of holes in the diode increases, and the reverse recovery characteristics of the diode deteriorate.
  • the present invention provides a semiconductor device having a switching element and a diode.
  • the switching element includes a first surface electrode formed on a surface of a semiconductor substrate, an n-type first region in contact with the first surface electrode, and a p-type in contact with the first surface electrode and in contact with the first region.
  • the diode has a second surface electrode formed on the surface, and a p-type impurity concentration at a position in contact with the second surface electrode and in contact with the second surface electrode is 1 ⁇ 10 16 atoms / cm 3 or more.
  • a p-type impurity concentration peak exists at a position deeper than the second surface.
  • first surface electrode and the “second surface electrode” may be separated from each other or may be connected to each other. That is, the first surface electrode and the second surface electrode may be configured by one electrode in contact with the first region, the second region, and the anode region.
  • the amount of holes supplied to the diode can be suppressed, and the reverse recovery characteristic of the diode can be improved.
  • FIG. 4 is a longitudinal sectional view of the semiconductor device 10 (a view showing a longitudinal section taken along line II in FIG. 3).
  • FIG. 4 is a longitudinal sectional view of the semiconductor device 10 (a view showing a longitudinal section taken along line II-II in FIG. 3).
  • the top view of the semiconductor device 10 (The figure which abbreviate
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of the semiconductor device 10.
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of the semiconductor device 10.
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of the semiconductor device 10.
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of the semiconductor device 10.
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of the semiconductor device 10.
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of the semiconductor device 10.
  • the semiconductor device 10 shown in FIGS. 1 to 3 is a semiconductor device having an IGBT and a diode (so-called RC-IGBT).
  • the semiconductor device 10 includes a semiconductor substrate 12, an upper electrode 80 formed on the upper surface 12 a of the semiconductor substrate 12, and a lower electrode 90 formed on the lower surface 12 b of the semiconductor substrate 12.
  • the semiconductor substrate 12 has an IGBT region 20 in which an IGBT is formed and a diode region 50 in which a diode is formed.
  • the upper electrode 80 is formed across the IGBT region 20 and the diode region 50.
  • the lower electrode 90 is formed over substantially the entire lower surface 12 b of the semiconductor substrate 12.
  • An emitter region 22 (an example of a first region), a body region 24 (an example of a second region), a drift region 26 (an example of a third region), a buffer region 28, and a collector region 30 are formed in the IGBT region 20. ing.
  • the emitter region 22 is an n-type region.
  • the emitter region 22 is formed so as to be exposed on the upper surface 12 a of the semiconductor substrate 12. As shown in FIG. 3, the emitter region 22 extends long in a direction orthogonal to a trench 32 described later on the upper surface 12 a of the semiconductor substrate 12. The emitter region 22 is in contact with the upper electrode 80. The emitter region 22 is ohmically connected to the upper electrode 80.
  • Body region 24 is a p-type region.
  • the body region 24 has a body contact region 24a and a low concentration body region 24b.
  • the p-type impurity concentration of the body contact region 24a is higher than the p-type impurity concentration of the low-concentration body region 24b. More specifically, the p-type impurity concentration of the body contact region 24a is 1 ⁇ 10 16 atoms / cm 3 or more, and the p-type impurity concentration of the low-concentration body region 24b is less than 1 ⁇ 10 16 atoms / cm 3 .
  • the body contact region 24 a is formed so as to be exposed on the upper surface 12 a of the semiconductor substrate 12 at a position between the two emitter regions 22.
  • the body contact region 24 a is in contact with the upper electrode 80.
  • the body contact region 24 a is ohmically connected to the upper electrode 80.
  • the low concentration body region 24 b is formed below the body contact region 24 a and the emitter region 22, and is in contact with the body contact region 24 a and the emitter region 22. A part of the low concentration body region 24b is formed on the side of the body contact region 24a.
  • the drift region 26 is an n-type region.
  • the n-type impurity concentration of the drift region 26 is lower than the n-type impurity concentration of the emitter region 22.
  • the drift region 26 is formed below the low concentration body region 24b and is in contact with the low concentration body region 24b. As shown in FIG. 2, the drift region 26 is separated from the emitter region 22 by the low-concentration body region 24b.
  • the buffer area 28 is an n-type area.
  • the n-type impurity concentration of the buffer region 28 is higher than the n-type impurity concentration of the drift region 26.
  • the buffer region 28 is formed below the drift region 26 and is in contact with the drift region 26.
  • the collector region 30 is a p-type region.
  • the collector region 30 is formed below the buffer region 28 and is in contact with the buffer region 28.
  • the collector region 30 is separated from the body region 24 by the buffer region 28 and the drift region 26.
  • the collector region 30 is formed so as to be exposed on the lower surface 12 b of the semiconductor substrate 12.
  • the collector region 30 is in contact with the lower electrode 90.
  • the collector region 30 is connected to the lower electrode 90.
  • a plurality of trenches 32 are formed in the upper surface 12 a of the semiconductor substrate 12 in the IGBT region 20. As shown in FIG. 3, the trenches 32 extend in parallel with each other on the upper surface 12 a of the semiconductor substrate 12. As shown in FIGS. 1 and 2, the trench 32 penetrates the emitter region 22 and the body region 24 from the upper surface 12 a and reaches the drift region 26. The inner surface of the trench 32 is covered with a gate insulating film 34. A gate electrode 36 is formed in the trench 32. The gate electrode 36 extends from the depth of the emitter region 22 to the depth of the drift region 26.
  • the gate electrode 36 faces the emitter region 22, the drift region 26, and the low-concentration body region 24 b located between the emitter region 22 and the drift region 26 via the gate insulating film 34. .
  • An interlayer insulating film 38 is formed on the gate electrode 36.
  • the gate electrode 36 is insulated from the upper electrode 80 by the interlayer insulating film 38.
  • an anode region 52 and a cathode region 54 are formed.
  • the anode region 52 is a p-type region.
  • the anode region 52 has an anode contact region 52a and a low concentration anode region 52b.
  • the p-type impurity concentration of the anode contact region 52a is higher than the p-type impurity concentration of the low-concentration anode region 52b. More specifically, the p-type impurity concentration of the anode contact region 52a is 1 ⁇ 10 16 atoms / cm 3 or more, and the p-type impurity concentration of the low-concentration anode region 52b is less than 1 ⁇ 10 16 atoms / cm 3 .
  • the anode contact region 52 a is formed so as to be exposed on the upper surface 12 a of the semiconductor substrate 12.
  • the anode contact region 52 a is in contact with the upper electrode 80.
  • the anode contact region 52 a is ohmically connected to the upper electrode 80.
  • the low concentration anode region 52b is formed on the side and the lower side of the anode contact region 52a, and is in contact with the anode contact region 52a.
  • the low concentration anode region 52b is exposed on the upper surface 12a of the semiconductor substrate 12 at a position adjacent to the anode contact region 52a. At this exposed position, the low concentration anode region 52 b is in contact with the upper electrode 80.
  • the cathode region 54 is an n-type region.
  • the cathode region 54 includes a drift region 54a, a buffer region 54b, and a cathode contact region 54c.
  • the drift region 54a is formed below the low concentration anode region 52b and is in contact with the low concentration anode region 52b.
  • the drift region 54a is separated from the anode region 52a by the low concentration anode region 52b.
  • the drift region 54 a is a region that is continuous with the drift region 26 in the IGBT region 20.
  • the n-type impurity concentration of the buffer region 54b is higher than the n-type impurity concentration of the drift region 54a.
  • the buffer region 54b is formed below the drift region 54a and is in contact with the drift region 54a.
  • the buffer area 54 b is an area that is continuous with the buffer area 28 in the IGBT area 20.
  • the n-type impurity concentration of the cathode contact region 54c is higher than the n-type impurity concentration of the buffer region 54b.
  • the cathode contact region 54c is formed below the buffer region 54b and is in contact with the buffer region 54b.
  • the cathode contact region 54 c is formed so as to be exposed on the lower surface 12 b of the semiconductor substrate 12.
  • the cathode contact region 54 c is in contact with the lower electrode 90.
  • the cathode contact region 54 c is connected to the lower electrode 90.
  • a plurality of trenches 62 are formed in the upper surface 12 a of the semiconductor substrate 12 in the IGBT region 20. As shown in FIG. 3, each trench 62 extends in parallel with the trench 32 on the upper surface 12 a of the semiconductor substrate 12. The trench 62 penetrates the anode region 52 from the upper surface 12a and reaches the drift region 54a. The inner surface of the trench 62 is covered with an insulating film 64.
  • a control electrode 66 is formed in the trench 62.
  • An interlayer insulating film 68 is formed on the control electrode 66. The control electrode 66 is insulated from the upper electrode 80 by the interlayer insulating film 68.
  • FIG. 4 shows the concentration distribution of the p-type impurity in the anode region 52 at the position indicated by the line AA in FIG. 1 (position where the anode contact region 52a is formed). That is, FIG. 4 shows the p-type impurity concentration distribution in the anode region 52 measured along the depth direction from the upper surface 12a (an example of the first surface) having a p-type impurity concentration of 1 ⁇ 10 16 atoms / cm 3 or more. Is shown. As shown in FIG.
  • the p-type impurity concentration N1 on the upper surface 12a is 1 ⁇ 10 16 atoms / cm 3 or more at the position indicated by the line AA, the anode contact region 52a is in ohmic contact with the upper electrode 80. Has been. Further, at the position indicated by the line AA, the p-type impurity concentration is highest on the upper surface 12a. At the position indicated by the line AA, the p-type impurity concentration decreases from the upper surface 12a toward the lower side, and the p-type impurity concentration becomes the minimum value N2 in the low-concentration anode region 52b.
  • the p-type impurity concentration increases from the depth of the minimum value N2 toward the lower side, and the p-type impurity concentration reaches the maximum value N3 in the low-concentration anode region 52b.
  • the p-type impurity concentration decreases from the maximum value N3 toward the lower side.
  • FIG. 5 shows the concentration distribution of the p-type impurity in the anode region 52 at the position indicated by the line BB in FIG. 1 (position where the anode contact region 52a is not formed). That is, FIG. 5 shows the p-type impurity concentration distribution in the anode region 52 measured along the depth direction from the upper surface 12a (an example of the second surface) whose p-type impurity concentration is less than 1 ⁇ 10 16 atoms / cm 3. Is shown. As shown in FIG. 5, since the p-type impurity concentration N4 on the upper surface 12a is less than 1 ⁇ 10 16 atoms / cm 3 at the position indicated by the line BB, it is between the low-concentration anode region 52b and the upper electrode 80.
  • a high barrier is formed. That is, the contact resistance between the low concentration anode region 52b and the upper electrode 80 is high.
  • the p-type impurity concentration increases from the upper surface 12a toward the lower side, and the p-type impurity concentration reaches the maximum value N5 in the low-concentration anode region 52b.
  • the magnitude of the maximum value N5 is substantially equal to the magnitude of the maximum value N3 shown in FIG.
  • the depth of the maximum value N5 is substantially equal to the depth of the maximum value N3 shown in FIG. Below the depth of the maximum value N5, the p-type impurity concentration decreases from the depth of the maximum value N5 toward the lower side.
  • the concentration distribution of the p-type impurity in the body region 24 at the position indicated by the line CC in FIG. 1 is substantially equal to the distribution shown in FIG.
  • the concentration distribution of the p-type impurity in the body region 24 at the position indicated by the line DD in FIG. 2 is substantially equal to the distribution shown in FIG.
  • the IGBT in the IGBT region 20 is turned on. That is, a channel is formed in a region near the gate insulating film 34 in the low-concentration body region 24b located between the emitter region 22 and the drift region 26, and current flows from the lower electrode 90 to the upper electrode 80 through the channel. .
  • the minimum gate voltage (that is, the threshold value) necessary for forming the channel is the p-type impurity concentration in the region where the channel is formed (that is, the low-concentration body region 24b below the emitter region 22).
  • the p-type impurity concentration in the low-concentration body region 24b below the emitter region 22 is distributed as shown in FIG. Since the maximum value N5 shown in FIG. 5 is adjusted so that the threshold value becomes an appropriate value, the IGBT can operate with an appropriate gate voltage.
  • the diode in the diode region 50 is turned on. That is, holes flow from the upper electrode 80 into the anode contact region 52a.
  • the holes that have flowed into the anode contact region 52 a flow through the low concentration anode region 52 b and the cathode region 54 to the lower electrode 90.
  • electrons flow from the lower electrode 90 to the upper electrode 80 through the cathode region 54 and the anode region 52.
  • the low concentration anode region 52b is in contact with the upper electrode 80, but the contact resistance between them is high.
  • the inflow of holes from the upper electrode 80 to the low concentration anode region 52b through the interface between the low concentration anode region 52b and the upper electrode 80 is suppressed.
  • the amount of holes flowing into the cathode region 54 when the diode is on is limited because the p-type impurity concentration in the upper surface 12a of the low concentration anode region 52b is low.
  • the diode performs a reverse recovery operation. That is, holes existing in the cathode region 54 flow to the upper electrode 80 through the anode region 52.
  • a reverse current instantaneously flows through the diode.
  • the amount of holes flowing into the cathode region 54 when the diode is on is limited, so that holes flowing from the cathode region 54 a toward the upper electrode 80 during the reverse recovery operation.
  • the amount of is small.
  • the reverse current flowing through the diode during the reverse recovery operation is small. This reduces the loss that occurs during the reverse recovery operation of the diode.
  • the semiconductor wafer 100 is a wafer that becomes the semiconductor substrate 12 after dicing.
  • p-type impurities are implanted into the entire upper surface 100a of the semiconductor wafer 100 in the IGBT region 20 and the diode region 50 (low concentration p implantation step).
  • the p-type impurity is implanted so that the concentration peak of the implanted p-type impurity (the peak in the concentration distribution measured along the depth direction) is located deeper than the upper surface 100a. More specifically, the p-type impurity is implanted so that the peak depth of the concentration of the implanted p-type impurity coincides with the maximum values N3 and N5 in FIGS.
  • the p-type impurities implanted into the semiconductor wafer 100 are diffused and activated.
  • the low concentration body region 24 b and the low concentration anode region 52 b are formed in the semiconductor wafer 100.
  • p-type impurities can be distributed in the low-concentration body region 24b and the low-concentration anode region 52b as shown in FIG.
  • interlayer insulating films 38 and 68 are formed on the upper surface 100 a of the semiconductor wafer 100.
  • a mask is formed on the upper surface 100 a of the semiconductor wafer 100. This mask is opened in the area where the body contact region 24a and the anode contact region 52a are to be formed in the upper surface 100a of the semiconductor wafer 100, and is formed so as to cover the other areas.
  • a p-type impurity is implanted into the upper surface 100a of the semiconductor wafer 100 through the mask (contact p implantation step).
  • p-type impurities are implanted into the upper surface 100a of the semiconductor wafer 100 in the opening (that is, a part of the surface of the region where the body region 24 is to be formed and the surface of the region where the anode contact region 52a is to be formed).
  • a p-type impurity is implanted into the semiconductor region in the opening of the mask at a higher concentration than in the low concentration p implantation step.
  • the concentration peak of the p-type impurity implanted into the semiconductor wafer 100 in the contact p implantation step (the peak in the concentration distribution measured along the depth direction) is shallower than the depths of the local maximum values N3 and N5.
  • a p-type impurity is implanted so as to be located at a depth (that is, on the upper surface 100a side from the depths of the local maximum values N3 and N5).
  • the p-type impurity is implanted so that the concentration peak of the p-type impurity implanted in the contact p implantation step is located on the upper surface 100 a of the semiconductor wafer 100. After the p-type impurity is implanted, the mask is removed.
  • an n-type impurity is implanted into the upper surface 100a of the semiconductor wafer 100 through the mask (emitter n implantation step).
  • an n-type impurity is implanted into the semiconductor region in the mask opening at a higher concentration than in the low concentration p implantation step.
  • n-type impurities are implanted in a range shallower than the lower end of the low-concentration body region 24b.
  • the semiconductor wafer 100 is annealed.
  • the p-type impurity implanted into the semiconductor wafer 100 in the contact p implantation step and the n-type impurity implanted into the semiconductor wafer 100 in the emitter n implantation step are diffused and activated.
  • the emitter region 22, the body contact region 24a, and the anode contact region 52a are formed as shown in FIGS.
  • p-type impurities are distributed at positions corresponding to the AA line and the CC line in FIG. 1 as shown in FIG. Become.
  • the body contact region 24a and the anode contact region 52a are formed to have a p-type impurity concentration of 1 ⁇ 10 16 atoms / cm 2 or more on the upper surface 100a.
  • p-type impurities are distributed as before the contact p implantation step. Further, even after the formation of the body contact region 24a and the anode contact region 52a, the positions corresponding to the BB line in FIG. 1 and the DD line in FIG. As shown in FIG. 5, p-type impurities are distributed.
  • the upper electrode 80 is formed.
  • the structure on the lower surface 100b side that is, the buffer regions 28 and 54b, the collector region 30, the cathode contact region 54c, and the lower electrode 90) is formed. Thereafter, the semiconductor device 10 is obtained by dividing the semiconductor wafer 100 by dicing.
  • the semiconductor device 10 can be manufactured.
  • the maximum value N3 (see FIG. 4) of the low concentration body region 24b can be controlled to an appropriate value. Therefore, according to this method, the threshold value of the IGBT can be controlled to an appropriate value.
  • the p-type impurity concentration N4 (see FIG. 5) in the upper surface 12a of the low concentration anode region 52b can be controlled to a low value.
  • the structure of the semiconductor device of the comparative example is the same as that of the semiconductor device 10 shown in FIGS.
  • the semiconductor device of the comparative example has a p-type impurity concentration distribution different from the p-type impurity concentration distribution shown in FIGS. 11 and 12 show the p-type impurity concentration distribution in the semiconductor device of the comparative example.
  • the p-type impurity concentration at the positions of the AA line and the CC line of the semiconductor device of the comparative example has a minimum value N2 and a maximum value N3 as shown in FIG. Not. Further, as shown in FIG.
  • the p-type impurity concentration at the positions of the BB line and the DD line of the semiconductor device of the comparative example is maximum on the upper surface 12a, and goes downward from the upper surface 12a. It is falling.
  • the p-type impurity concentration in the upper surface 12a at the position of the BB line and the DD line is 1 ⁇ 10 16 atoms / cm 3 or more. Therefore, the low concentration anode region 52 b is ohmically connected to the upper electrode 80.
  • the reason why the p-type impurities are distributed as described above in the semiconductor device of the comparative example is that the manufacturing process is different from that of the semiconductor device 10 of the embodiment.
  • the manufacturing process of the semiconductor device of the comparative example in the low concentration p implantation step, p type impurities are implanted at a high concentration near the upper surface 100a of the semiconductor wafer 100, and then the implanted p type impurities are diffused in the annealing step.
  • p-type impurities are distributed as shown in FIG.
  • the p-type impurity concentration of the low-concentration body region 24b below the emitter region 22 is set to an appropriate value, the p-type impurity concentration becomes high on the upper surface 12a.
  • the low concentration anode region 52b is ohmically connected to the upper electrode 80, and the loss during reverse recovery of the diode is increased.
  • the semiconductor device 10 and the manufacturing method thereof according to the present embodiment since the low concentration anode region 52b can be prevented from being ohmic-connected to the upper electrode 80, the loss at the time of reverse recovery of the diode can be reduced. .
  • the characteristics of the diode can be improved only by increasing the implantation depth of the p-type impurity in the low concentration p implantation step. That is, in the manufacturing method of the embodiment, the characteristics of the diode can be improved without increasing the number of steps, compared to the manufacturing method of the comparative example.
  • the maximum values N3 and N5 are less than 1 ⁇ 10 16 atoms / cm 3 , but the maximum values N3 and N5 may be 1 ⁇ 10 16 atoms / cm 3 or more. Even with such a configuration, if the p-type impurity concentration on the upper surface 12a of the low-concentration anode region 52b is less than 1 ⁇ 10 16 atoms / cm 3 , the inflow of holes into the diode can be suppressed.
  • the implantation step is performed in the order of the low concentration p implantation step, the contact p implantation step, and the emitter n implantation step.
  • the order of performing the implantation step may be any order.
  • activation annealing for the low-concentration body region 24b and the low-concentration anode region 52b and activation annealing for the emitter region 22, the body contact region 24a, and the anode contact region 52a are performed in separate steps. However, activation annealing for these regions may be performed simultaneously.
  • the single upper electrode 80 also serves as an electrode in contact with the emitter region 22 and the body region 24 (an example of the first electrode) and an electrode in contact with the anode region 52 (an example of the second electrode).
  • the first electrode may be separated from the second electrode.
  • the semiconductor device 10 of the above-described embodiment has the IGBT as the switching element, but may have a MOSFET instead of the IGBT.
  • the semiconductor device 10 of the above-described embodiment has a maximum value of the p-type impurity concentration in the low concentration anode region 52b at the position of the AA line or the position of the BB line. N3 and N5 were formed. However, as shown in FIGS. 13 and 14, the maximum value of the p-type impurity concentration is not formed in the low concentration anode region 52b at the position of the AA line, and the low concentration anode region 52b at the position of the BB line. Further, a maximum value N5 of the p-type impurity concentration may be formed.
  • a semiconductor device having such a concentration distribution can be manufactured by changing the manufacturing method of the above-described embodiment as follows.
  • a low-concentration p implantation step and a subsequent annealing step are performed so that the distribution of FIG. 14 is obtained after performing these steps. Further, the contact p implantation step and the subsequent annealing step are performed so as to be distributed to the depth of the maximum value N5 in FIG. 14 (that is, to be distributed to a depth deeper than the above-described embodiment).
  • the maximum value N5 disappears in the implantation range of the contact p implantation step, as shown in FIG. Therefore, according to this manufacturing method, it is possible to provide a semiconductor device in which p-type impurities are distributed as shown in FIGS.
  • the p-type impurity concentration N4 on the surface 12a of the low-concentration anode region 52b at the position of the BB line can be reduced. Therefore, similarly to the embodiment described above, it is possible to reduce the loss during reverse recovery of the diode.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　スイッチング素子とダイオードを有し、ダイオードの逆回復特性が良好な半導体装置を提供する。半導体装置は、スイッチング素子とダイオードを有する。ダイオードが、第２表面電極と、第２表面電極に接し、２表面電極に接する位置におけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である第１表面と、第２表面電極に接する位置におけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である第２表面とを有するｐ型のアノード領域と、アノード領域に接するｎ型のカソード領域を有する。第２表面から深さ方向に沿って測定した前記アノード領域のｐ型不純物濃度分布において、第２表面よりも深い位置にｐ型不純物濃度のピークが存在する。

Description

半導体装置、及び、半導体装置の製造方法
（関連出願の相互参照）
　本出願は、２０１４年６月６日に出願された日本特許出願特願２０１４－１１８１６０の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書が開示する技術は、スイッチング素子とダイオードを有する半導体装置に関する。
　国際公開ＷＯ２０１３／０３０９４３号公報（以下、特許文献１という）には、単一の半導体基板にＩＧＢＴとダイオードが形成された半導体装置が開示されている。ＩＧＢＴは、上面電極に接するエミッタ層及びボディコンタクト層と、エミッタ領域及びボディコンタクト領域の下側に形成されたＩＧＢＴボディ層を有している。ＩＧＢＴボディ層のｐ型不純物濃度は、ボディコンタクト層よりも低い。ダイオードは、上面電極に接するアノード層と、アノード層の側方及び下側に形成され、上面電極に接するダイオードボディ層を有している。ダイオードボディ層のｐ型不純物濃度は、アノード層よりも低い。
　特許文献１のような半導体装置の製造工程においては、ＩＧＢＴボディ層に対するイオン注入とダイオードボディ層に対するイオン注入は同時に実施される。したがって、ＩＧＢＴボディ層とダイオードボディ層は、略同じｐ型不純物濃度を有する。ＩＧＢＴボディ層のｐ型不純物濃度はＩＧＢＴのゲート閾値に大きく影響するため、ＩＧＢＴボディ層のｐ型不純物濃度は所望のゲート閾値が得られるように比較的高い濃度に調整される。このため、ダイオードボディ層のｐ型不純物濃度もＩＧＢＴボディ層と同様に比較的高くなる。その結果、ダイオードボディ層と上部電極とが比較的低抵抗で導通することとなり、上部電極からダイオードボディ層にホールが流入しやすくなる。その結果、ダイオードの動作時に、ダイオード内でホールの量が多くなり、ダイオードの逆回復特性が悪化する。
　本発明は、スイッチング素子とダイオードを有する半導体装置を提供する。前記スイッチング素子は、半導体基板の表面に形成された第１表面電極と、前記第１表面電極に接するｎ型の第１領域と、前記第１表面電極に接し、前記第１領域に接するｐ型の第２領域と、前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、前記第２領域に対して絶縁膜を介して対向するゲート電極を有する。前記ダイオードは、前記表面に形成された第２表面電極と、前記第２表面電極に接し、前記第２表面電極に接する位置におけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である第１表面と、前記第２表面電極に接する位置におけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である第２表面とを有するｐ型のアノード領域と、前記アノード領域に接するｎ型のカソード領域を有する。前記第２表面から深さ方向に沿って測定した前記アノード領域のｐ型不純物濃度分布において、前記第２表面よりも深い位置にｐ型不純物濃度のピークが存在する。
　なお、上記「深い」との用語は、前記半導体基板の前記表面から遠い側を意味する。また、上記「第１表面電極」と上記「第２表面電極」は、互いに分離されていてもよいし、互いに繋がっていてもよい。すなわち、第１表面電極と第２表面電極が、第１領域、第２領域及びアノード領域に接する１つの電極によって構成されていてもよい。
　上記の半導体装置によれば、ダイオードへのホールの供給量を抑制することができ、ダイオードの逆回復特性を向上させることができる。
半導体装置１０の縦断面図（図３のＩ－Ｉ線における縦断面を示す図）。 半導体装置１０の縦断面図（図３のＩＩ－ＩＩ線における縦断面を示す図）。 半導体装置１０の平面図（上部電極８０と層間絶縁膜３８、６８の図示を省略した図）。 図１のＡ－Ａ線及びＣ－Ｃ線の位置におけるｐ型不純物濃度分布を示す図。 図１のＢ－Ｂ線及び図２のＤ－Ｄ線の位置におけるｐ型不純物濃度分布を示す図。 半導体装置１０の製造工程を示す縦断面図。 半導体装置１０の製造工程を示す縦断面図。 半導体装置１０の製造工程を示す縦断面図。 半導体装置１０の製造工程を示す縦断面図。 半導体装置１０の製造工程を示す縦断面図。 比較例の半導体装置の図４に対応する位置におけるｐ型不純物濃度分布を示す図。 比較例の半導体装置の図５に対応する位置におけるｐ型不純物濃度分布を示す図。 他の実施形態の図１のＡ－Ａ線の位置におけるｐ型不純物濃度分布を示す図。 他の実施形態の図１のＢ－Ｂ線の位置におけるｐ型不純物濃度分布を示す図。
　図１～３に示す半導体装置１０は、ＩＧＢＴとダイオードを有する半導体装置（いわゆる、ＲＣ－ＩＧＢＴ）である。半導体装置１０は、半導体基板１２と、半導体基板１２の上面１２ａに形成された上部電極８０と、半導体基板１２の下面１２ｂに形成された下部電極９０を有している。半導体基板１２は、ＩＧＢＴが形成されているＩＧＢＴ領域２０と、ダイオードが形成されているダイオード領域５０を有している。上部電極８０は、ＩＧＢＴ領域２０からダイオード領域５０に跨って形成されている。下部電極９０は、半導体基板１２の下面１２ｂの略全域に形成されている。
　ＩＧＢＴ領域２０内には、エミッタ領域２２（第１領域の一例）、ボディ領域２４（第２領域の一例）、ドリフト領域２６（第３領域の一例）、バッファ領域２８及びコレクタ領域３０が形成されている。
　エミッタ領域２２は、ｎ型領域である。エミッタ領域２２は、半導体基板１２の上面１２ａに露出するように形成されている。図３に示すように、エミッタ領域２２は、半導体基板１２の上面１２ａにおいて、後述するトレンチ３２と直交する方向に長く伸びている。エミッタ領域２２は、上部電極８０と接している。エミッタ領域２２は、上部電極８０に対してオーミック接続されている。
　ボディ領域２４は、ｐ型領域である。ボディ領域２４は、ボディコンタクト領域２４ａと、低濃度ボディ領域２４ｂを有している。ボディコンタクト領域２４ａのｐ型不純物濃度は、低濃度ボディ領域２４ｂのｐ型不純物濃度よりも高い。より詳細には、ボディコンタクト領域２４ａのｐ型不純物濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上であり、低濃度ボディ領域２４ｂのｐ型不純物濃度は１×１０１６ａｔｏｍｓ／ｃｍ３未満である。図３に示すように、ボディコンタクト領域２４ａは、２つのエミッタ領域２２に挟まれた位置において、半導体基板１２の上面１２ａに露出するように形成されている。ボディコンタクト領域２４ａは、上部電極８０と接している。ボディコンタクト領域２４ａは、上部電極８０に対してオーミック接続されている。低濃度ボディ領域２４ｂは、ボディコンタクト領域２４ａ及びエミッタ領域２２の下側に形成されており、ボディコンタクト領域２４ａ及びエミッタ領域２２に接している。また、低濃度ボディ領域２４ｂの一部は、ボディコンタクト領域２４ａの側方に形成されている。
　ドリフト領域２６は、ｎ型領域である。ドリフト領域２６のｎ型不純物濃度は、エミッタ領域２２のｎ型不純物濃度よりも低い。ドリフト領域２６は、低濃度ボディ領域２４ｂの下側に形成されており、低濃度ボディ領域２４ｂに接している。図２に示すように、ドリフト領域２６は、低濃度ボディ領域２４ｂによってエミッタ領域２２から分離されている。
　バッファ領域２８は、ｎ型領域である。バッファ領域２８のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。バッファ領域２８は、ドリフト領域２６の下側に形成されており、ドリフト領域２６に接している。
　コレクタ領域３０は、ｐ型領域である。コレクタ領域３０は、バッファ領域２８の下側に形成されており、バッファ領域２８に接している。コレクタ領域３０は、バッファ領域２８及びドリフト領域２６によってボディ領域２４から分離されている。コレクタ領域３０は、半導体基板１２の下面１２ｂに露出するように形成されている。コレクタ領域３０は、下部電極９０と接している。コレクタ領域３０は、下部電極９０に対して接続されている。
　ＩＧＢＴ領域２０内の半導体基板１２の上面１２ａには、複数のトレンチ３２が形成されている。図３に示すように、各トレンチ３２は、半導体基板１２の上面１２ａにおいて互いに平行に伸びている。図１、２に示すように、トレンチ３２は、上面１２ａからエミッタ領域２２とボディ領域２４を貫通しており、ドリフト領域２６に達している。トレンチ３２の内面は、ゲート絶縁膜３４によって覆われている。トレンチ３２内には、ゲート電極３６が形成されている。ゲート電極３６は、エミッタ領域２２の深さからドリフト領域２６の深さまで伸びている。このため、ゲート電極３６は、エミッタ領域２２、ドリフト領域２６、及び、エミッタ領域２２とドリフト領域２６の間に位置する低濃度ボディ領域２４ｂに対して、ゲート絶縁膜３４を介して対向している。ゲート電極３６上には、層間絶縁膜３８が形成されている。層間絶縁膜３８によって、ゲート電極３６が上部電極８０から絶縁されている。
　ダイオード領域５０内には、アノード領域５２及びカソード領域５４が形成されている。
　アノード領域５２は、ｐ型領域である。アノード領域５２は、アノードコンタクト領域５２ａと低濃度アノード領域５２ｂを有している。アノードコンタクト領域５２ａのｐ型不純物濃度は、低濃度アノード領域５２ｂのｐ型不純物濃度よりも高い。より詳細には、アノードコンタクト領域５２ａのｐ型不純物濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上であり、低濃度アノード領域５２ｂのｐ型不純物濃度は１×１０１６ａｔｏｍｓ／ｃｍ３未満である。アノードコンタクト領域５２ａは、半導体基板１２の上面１２ａに露出するように形成されている。アノードコンタクト領域５２ａは、上部電極８０と接している。アノードコンタクト領域５２ａは、上部電極８０に対してオーミック接続されている。低濃度アノード領域５２ｂは、アノードコンタクト領域５２ａの側方及び下側に形成されており、アノードコンタクト領域５２ａに接している。低濃度アノード領域５２ｂは、アノードコンタクト領域５２ａに隣接する位置で半導体基板１２の上面１２ａに露出している。この露出位置において、低濃度アノード領域５２ｂは、上部電極８０と接している。
　カソード領域５４は、ｎ型領域である。カソード領域５４は、ドリフト領域５４ａと、バッファ領域５４ｂと、カソードコンタクト領域５４ｃを有している。
　ドリフト領域５４ａは、低濃度アノード領域５２ｂの下側に形成されており、低濃度アノード領域５２ｂに接している。ドリフト領域５４ａは、低濃度アノード領域５２ｂによってアノード領域５２ａから分離されている。ドリフト領域５４ａは、ＩＧＢＴ領域２０内のドリフト領域２６と連続する領域である。
　バッファ領域５４ｂのｎ型不純物濃度は、ドリフト領域５４ａのｎ型不純物濃度よりも高い。バッファ領域５４ｂは、ドリフト領域５４ａの下側に形成されており、ドリフト領域５４ａに接している。バッファ領域５４ｂは、ＩＧＢＴ領域２０内のバッファ領域２８と連続する領域である。
　カソードコンタクト領域５４ｃのｎ型不純物濃度は、バッファ領域５４ｂのｎ型不純物濃度よりも高い。カソードコンタクト領域５４ｃは、バッファ領域５４ｂの下側に形成されており、バッファ領域５４ｂに接している。カソードコンタクト領域５４ｃは、半導体基板１２の下面１２ｂに露出するように形成されている。カソードコンタクト領域５４ｃは、下部電極９０と接している。カソードコンタクト領域５４ｃは、下部電極９０に対して接続されている。
　ＩＧＢＴ領域２０内の半導体基板１２の上面１２ａには、複数のトレンチ６２が形成されている。図３に示すように、各トレンチ６２は、半導体基板１２の上面１２ａにおいてトレンチ３２と平行に伸びている。トレンチ６２は、上面１２ａからアノード領域５２を貫通しており、ドリフト領域５４ａに達している。トレンチ６２の内面は、絶縁膜６４によって覆われている。トレンチ６２内には、制御電極６６が形成されている。制御電極６６上には、層間絶縁膜６８が形成されている。層間絶縁膜６８によって、制御電極６６が上部電極８０から絶縁されている。
　図４は、図１のＡ－Ａ線に示す位置（アノードコンタクト領域５２ａが形成されている位置）におけるアノード領域５２内のｐ型不純物の濃度分布を示している。すなわち、図４は、ｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である上面１２ａ（第１表面の一例）から深さ方向に沿って測定したアノード領域５２内のｐ型不純物濃度分布を示している。図４に示すように、Ａ－Ａ線に示す位置では上面１２ａにおけるｐ型不純物濃度Ｎ１が１×１０１６ａｔｏｍｓ／ｃｍ３以上であるため、アノードコンタクト領域５２ａは上部電極８０に対してオーミック接続されている。また、Ａ－Ａ線に示す位置では、上面１２ａにおいてｐ型不純物濃度が最も高い。Ａ－Ａ線に示す位置では、上面１２ａから下側に向かうにしたがってｐ型不純物濃度が低下し、低濃度アノード領域５２ｂ内でｐ型不純物濃度は極小値Ｎ２となる。極小値Ｎ２の深さの下側では、極小値Ｎ２の深さから下側に向かうにしたがってｐ型不純物濃度が上昇し、低濃度アノード領域５２ｂ内でｐ型不純物濃度が極大値Ｎ３となる。極大値Ｎ３の深さの下側では、極大値Ｎ３の深さから下側に向かうにしたがってｐ型不純物濃度が低下する。
　図５は、図１のＢ－Ｂ線に示す位置（アノードコンタクト領域５２ａが形成されていない位置）におけるアノード領域５２内のｐ型不純物の濃度分布を示している。すなわち、図５は、ｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である上面１２ａ（第２表面の一例）から深さ方向に沿って測定したアノード領域５２内のｐ型不純物濃度分布を示している。図５に示すように、Ｂ－Ｂ線に示す位置では上面１２ａにおけるｐ型不純物濃度Ｎ４が１×１０１６ａｔｏｍｓ／ｃｍ３未満であるため、低濃度アノード領域５２ｂと上部電極８０との間に高い障壁が形成されている。すなわち、低濃度アノード領域５２ｂと上部電極８０の接触抵抗は高い。Ｂ－Ｂ線に示す位置では、上面１２ａから下側に向かうにしたがってｐ型不純物濃度が上昇し、低濃度アノード領域５２ｂ内でｐ型不純物濃度が極大値Ｎ５となる。極大値Ｎ５の大きさは、図４に示す極大値Ｎ３の大きさと略等しい。極大値Ｎ５の深さは、図４に示す極大値Ｎ３の深さと略等しい。極大値Ｎ５の深さの下側では、極大値Ｎ５の深さから下側に向かうにしたがってｐ型不純物濃度が低下する。
　また、図１のＣ－Ｃ線に示す位置に置けるボディ領域２４内のｐ型不純物の濃度分布は、図４に示す分布と略等しい。また、図２のＤ－Ｄ線に示す位置におけるボディ領域２４内のｐ型不純物の濃度分布は、図５に示す分布と略等しい。
　次に、半導体装置１０の動作について説明する。上部電極８０と下部電極９０の間に下部電極９０が高電位となる電圧が印加され、ゲート電極３６に閾値以上の電圧が印加されると、ＩＧＢＴ領域２０内のＩＧＢＴがオンする。すなわち、エミッタ領域２２とドリフト領域２６の間に位置する低濃度ボディ領域２４ｂのうちのゲート絶縁膜３４近傍の領域にチャネルが形成され、チャネルを通って下部電極９０から上部電極８０に電流が流れる。チャネルを形成するために必要な最小限のゲート電圧（すなわち、上記閾値）は、チャネルが形成される領域（すなわち、エミッタ領域２２の下側の低濃度ボディ領域２４ｂ）内のｐ型不純物濃度の最大値の影響によって大きく変動する。本実施形態では、エミッタ領域２２の下側の低濃度ボディ領域２４ｂ内のｐ型不純物濃度は、図５に示すように分布している。図５に示す極大値Ｎ５は、上記閾値が適切な値となるように調整されているため、ＩＧＢＴは適切なゲート電圧で動作することができる。
　また、上部電極８０と下部電極９０の間に上部電極８０が高電位となる電圧が印加されると、ダイオード領域５０内のダイオードがオンする。すなわち、上部電極８０から、アノードコンタクト領域５２ａにホールが流入する。アノードコンタクト領域５２ａに流入したホールは、低濃度アノード領域５２ｂとカソード領域５４を通過して下部電極９０に流れる。また、電子が、下部電極９０から、カソード領域５４とアノード領域５２を介して、上部電極８０に流れる。なお、低濃度アノード領域５２ｂは上部電極８０に接しているが、これらの間の接触抵抗は高い。このため、低濃度アノード領域５２ｂと上部電極８０の間の界面を介して上部電極８０から低濃度アノード領域５２ｂにホールが流入することが抑制される。このように、半導体装置１０では、低濃度アノード領域５２ｂの上面１２ａにおけるｐ型不純物濃度が低くなっていることで、ダイオードがオンしているときにカソード領域５４に流入するホールの量が制限される。上部電極８０と下部電極９０の間の印加電圧が逆電圧（すなわち、下部電極９０が高電位となる電圧）に切り換わると、ダイオードが逆回復動作を実行する。すなわち、カソード領域５４内に存在するホールが、アノード領域５２を介して上部電極８０に流れる。これによって、ダイオードに瞬間的に逆電流が流れる。しかしながら、半導体装置１０では、上記の通り、ダイオードがオンしているときにカソード領域５４に流入するホールの量が制限されるため、逆回復動作時にカソード領域５４ａから上部電極８０に向かって流れるホールの量が少ない。このため、半導体装置１０では、逆回復動作時にダイオードに流れる逆電流が小さい。これによって、ダイオードの逆回復動作時に生じる損失が低減される。
　次に、半導体装置１０の製造方法について説明する。まず、ドリフト領域２６、５４ａと略同じｎ型不純物濃度を有するシリコン製の半導体ウエハ１００に対して加工を行うことで、図６に示すように、半導体ウエハ１００の上面１００ａ側に、トレンチ３２、ゲート絶縁膜３４、ゲート電極３６、トレンチ６２、絶縁膜６４及び制御電極６６を形成する。なお、半導体ウエハ１００は、ダイシング後に半導体基板１２となるウエハである。
　次に、ＩＧＢＴ領域２０内及びダイオード領域５０内の半導体ウエハ１００の上面１００ａの全域に、ｐ型不純物を注入する（低濃度ｐ注入工程）。ここでは、注入されたｐ型不純物の濃度のピーク（深さ方向に沿って測定した濃度分布におけるピーク）が上面１００ａよりも深い深さに位置するように、ｐ型不純物を注入する。より詳細には、注入したｐ型不純物の濃度のピークの深さが、図４、５の極大値Ｎ３、Ｎ５の深さと一致するように、ｐ型不純物を注入する。次に、半導体ウエハ１００をアニールすることで、半導体ウエハ１００に注入されたｐ型不純物を拡散させるとともに活性化させる。これによって、図７に示すように、半導体ウエハ１００内に、低濃度ボディ領域２４ｂ及び低濃度アノード領域５２ｂを形成する。このように低濃度ボディ領域２４ｂと低濃度アノード領域５２ｂを形成すると、低濃度ボディ領域２４ｂ内及び低濃度アノード領域５２ｂ内で、図５に示すようにｐ型不純物を分布させることができる。
　次に、図８に示すように、半導体ウエハ１００の上面１００ａに、層間絶縁膜３８、６８を形成する。
　次に、半導体ウエハ１００の上面１００ａにマスクを形成する。このマスクは、半導体ウエハ１００の上面１００ａのうち、ボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａを形成すべき範囲において開口しており、その他の範囲を覆うように形成される。次に、そのマスク越しに、半導体ウエハ１００の上面１００ａにｐ型不純物を注入する（コンタクトｐ注入工程）。これによって、開口内の半導体ウエハ１００の上面１００ａ（すなわち、ボディ領域２４を形成すべき領域の表面の一部と、アノードコンタクト領域５２ａを形成すべき領域の表面）にｐ型不純物を注入する。ここでは、マスクの開口内の半導体領域に、低濃度ｐ注入工程よりも高濃度にｐ型不純物を注入する。また、ここでは、コンタクトｐ注入工程で半導体ウエハ１００に注入されたｐ型不純物の濃度のピーク（深さ方向に沿って測定した濃度分布におけるピーク）が、極大値Ｎ３、Ｎ５の深さよりも浅い深さ（すなわち、極大値Ｎ３、Ｎ５の深さよりも上面１００ａ側）に位置するように、ｐ型不純物を注入する。より詳細には、コンタクトｐ注入工程で注入されたｐ型不純物の濃度のピークが、半導体ウエハ１００の上面１００ａに位置するようにｐ型不純物を注入する。ｐ型不純物を注入した後に、上記マスクを除去する。
　次に、半導体ウエハ１００の上面１００ａに別のマスクを形成する。このマスクは、半導体ウエハ１００の上面１００ａのうち、エミッタ領域２２を形成すべき範囲において開口しており、その他の範囲を覆うように形成される。次に、そのマスク越しに、半導体ウエハ１００の上面１００ａにｎ型不純物を注入する（エミッタｎ注入工程）。ここでは、マスクの開口内の半導体領域に、低濃度ｐ注入工程よりも高濃度にｎ型不純物を注入する。また、ここでは、低濃度ボディ領域２４ｂの下端よりも浅い範囲にｎ型不純物を注入する。ｎ型不純物を注入した後に、上記マスクを除去する。
　次に、半導体ウエハ１００をアニールする。これによって、コンタクトｐ注入工程で半導体ウエハ１００に注入されたｐ型不純物と、エミッタｎ注入工程で半導体ウエハ１００に注入されたｎ型不純物を拡散させるとともに活性化させる。これによって、図９、１０に示すように、エミッタ領域２２、ボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａを形成する。このようにボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａを形成することで、図１のＡ－Ａ線及びＣ－Ｃ線に相当する位置において、図４に示すようにｐ型不純物が分布するようになる。すなわち、ボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａは、上面１００ａにおいて１×１０１６ａｔｏｍｓ／ｃｍ２以上のｐ型不純物濃度を有するように形成される。また、ボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａの下側の低濃度領域２４ｂ及び５２ｂでは、コンタクトｐ注入工程の実施前と同様にｐ型不純物が分布する。また、ボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａの形成後においても、図１のＢ－Ｂ線及び図２のＤ－Ｄ線に相当する位置では、コンタクトｐ注入工程の実施前と同様に、図５に示すようにｐ型不純物が分布する。
　次に、上部電極８０を形成する。次に、下面１００ｂ側の構造（すなわち、バッファ領域２８、５４ｂ、コレクタ領域３０、カソードコンタクト領域５４ｃ及び下部電極９０）を形成する。その後、ダイシングにより半導体ウエハ１００を分割することで、半導体装置１０が得られる。
　以上に説明したように、この製造方法によれば、半導体装置１０を製造することができる。低濃度ｐ注入工程とその後のアニール工程の条件を調節することで、低濃度ボディ領域２４ｂの極大値Ｎ３（図４参照）を適切な値に制御することができる。したがって、この方法によれば、ＩＧＢＴの閾値を適切な値に制御することができる。また、低濃度ｐ注入工程で深い位置に極大値Ｎ３、Ｎ５を形成するため、低濃度アノード領域５２ｂの上面１２ａにおけるｐ型不純物濃度Ｎ４（図５参照）を低い値に制御することができる。したがって、ダイオードがオンする際に、低濃度アノード領域５２ｂと上部電極８０の界面を介して上部電極８０から低濃度アノード領域５２ｂにホールが流入することを抑制することができる。このため、ダイオードの逆回復動作時の損失低減を図ることができる。
　次に、比較例の半導体装置と、その製造方法について説明する。比較例の半導体装置の構造は、図１～３に示す半導体装置１０の構造と等しい。但し、比較例の半導体装置は、図４、５に示すｐ型不純物濃度分布とは異なるｐ型不純物濃度分布を有している。図１１、１２は、比較例の半導体装置におけるｐ型不純物濃度分布を示している。比較例の半導体装置のＡ－Ａ線及びＣ－Ｃ線の位置のｐ型不純物濃度は、実施形態の半導体装置１０とは異なり、図１１に示すように極小値Ｎ２及び極大値Ｎ３を有していない。また、比較例の半導体装置のＢ－Ｂ線及びＤ－Ｄ線の位置のｐ型不純物濃度は、図１２に示すように、上面１２ａで最大となっており、上面１２ａから下側に向かうに従って低下している。Ｂ－Ｂ線及びＤ－Ｄ線の位置の上面１２ａおけるｐ型不純物濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上となっている。したがって、低濃度アノード領域５２ｂが上部電極８０に対してオーミック接続されている。
　比較例の半導体装置において上記のようにｐ型不純物が分布するのは、その製造工程が実施形態の半導体装置１０と異なるためである。比較例の半導体装置の製造工程では、低濃度ｐ注入工程において、半導体ウエハ１００の上面１００ａ近傍に高濃度にｐ型不純物を注入し、その後、注入されたｐ型不純物をアニール工程で拡散させる。このため、図１２に示すようにｐ型不純物が分布する。この方法では、エミッタ領域２２の下側の低濃度ボディ領域２４ｂのｐ型不純物濃度を適切な値にすると、上面１２ａではｐ型不純物濃度が高濃度となる。このため、低濃度アノード領域５２ｂが上部電極８０とオーミック接続され、ダイオードの逆回復時の損失が高くなる。
　これに対し、本実施形態の半導体装置１０及びその製造方法では、低濃度アノード領域５２ｂが上部電極８０とオーミック接続されることを防止できるため、ダイオードの逆回復時の損失を低減することができる。また、本実施形態の製造方法では、低濃度ｐ注入工程におけるｐ型不純物の注入深さを深くするだけで、ダイオードの特性を改善できる。すなわち、実施形態の製造方法では、比較例の製造方法に比べて、工程の数を増加させることなくダイオードの特性を改善できる。
　なお、上記の実施形態では、極大値Ｎ３及びＮ５が１×１０１６ａｔｏｍｓ／ｃｍ３未満であったが、極大値Ｎ３及びＮ５は１×１０１６ａｔｏｍｓ／ｃｍ３以上であってもよい。このような構成でも、低濃度アノード領域５２ｂの上面１２ａにおけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満であれば、ダイオードへのホールの流入を抑制することができる。
　また、上述した実施形態では、低濃度ｐ注入工程、コンタクトｐ注入工程、エミッタｎ注入工程の順に注入工程を行ったが、注入工程を実施する順序はどのような順序であってもよい。
　また、上述した実施形態では、低濃度ボディ領域２４ｂ及び低濃度アノード領域５２ｂに対する活性化アニールと、エミッタ領域２２、ボディコンタクト領域２４ａ及びアノードコンタクト領域５２ａに対する活性化アニールを別工程で行った。しかしながら、これらの領域に対する活性化アニールを同時に行ってもよい。
　また、上述した実施形態では、単一の上部電極８０がエミッタ領域２２及びボディ領域２４に接する電極（第１電極の一例）とアノード領域５２に接する電極（第２電極の一例）を兼ねていた。しかしながら、第１電極が第２電極から離されていてもよい。
　また、上述した実施形態の半導体装置１０は、スイッチング素子としてＩＧＢＴを有していたが、ＩＧＢＴに代えてＭＯＳＦＥＴを有していてｉもよい。
　また、上述した実施形態の半導体装置１０は、図４、５に示すように、Ａ－Ａ線の位置でも、Ｂ－Ｂ線の位置でも、低濃度アノード領域５２ｂにｐ型不純物濃度の極大値Ｎ３、Ｎ５が形成されていた。しかしながら、図１３、１４に示すように、Ａ－Ａ線の位置では低濃度アノード領域５２ｂにｐ型不純物濃度の極大値が形成されておらず、Ｂ－Ｂ線の位置で低濃度アノード領域５２ｂにｐ型不純物濃度の極大値Ｎ５が形成されていてもよい。このような濃度分布を有する半導体装置は、上述した実施形態の製造方法を以下のように変更することで製造することができる。まず、低濃度ｐ注入工程とその後のアニール工程を、これらの工程を実施した後に図１４の分布が得られるように実施する。また、コンタクトｐ注入工程とその後のアニール工程を、図１４の極大値Ｎ５の深さまで分布するように（すなわち、上述した実施形態よりも深い深さまで分布するように）実施する。このようにコンタクトｐ注入工程で注入されたｐ型不純物が分布すると、図１３に示すように、コンタクトｐ注入工程の注入範囲で極大値Ｎ５が消滅する。したがって、この製造方法によれば、図１３、１４に示すようにｐ型不純物が分布する半導体装置を提供することができる。図１３、１４に示す構成でも、Ｂ－Ｂ線の位置における低濃度アノード領域５２ｂの表面１２ａにおけるｐ型不純物濃度Ｎ４を低濃度とすることができる。したがって、上述した実施形態と同様に、ダイオードの逆回復時の損失を低減することができる。
　以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (3)

  1. 　スイッチング素子とダイオードを有する半導体装置であって、
    　前記スイッチング素子が、
    　半導体基板の表面に形成された第１表面電極と、
    　前記第１表面電極に接するｎ型の第１領域と、
    　前記第１表面電極に接し、前記第１領域に接するｐ型の第２領域と、
    　前記第２領域によって前記第１領域から分離されているｎ型の第３領域と、
    　前記第２領域に対して絶縁膜を介して対向するゲート電極、
    　を有し、
    　前記ダイオードが、
    　前記表面に形成された第２表面電極と、
    　前記第２表面電極に接し、前記第２表面電極に接する位置におけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である第１表面と、前記第２表面電極に接する位置におけるｐ型不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である第２表面とを有するｐ型のアノード領域と、
    　前記アノード領域に接するｎ型のカソード領域、
    　を有し、
    　前記第２表面から深さ方向に沿って測定した前記アノード領域のｐ型不純物濃度分布において、前記第２表面よりも深い位置にｐ型不純物濃度のピークが存在する半導体装置。
  2. 　前記第１表面から深さ方向に沿って測定した前記アノード領域のｐ型不純物濃度分布において、前記第１表面よりも深い位置にｐ型不純物濃度の極小値が存在し、前記極小値の位置よりも深い位置にｐ型不純物濃度の極大値が存在する請求項１の半導体装置。
  3. 　請求項１または２の半導体装置を製造する方法であって、
    　半導体ウエハの表面にｐ型不純物を注入することによって、前記半導体ウエハ内に前記第２領域と前記アノード領域を形成する工程を有し、
    　前記工程が、
    　注入されたｐ型不純物の濃度のピークが前記半導体ウエハの前記表面よりも深い位置に形成されるようにｐ型不純物を注入する第１工程と、
    　注入されたｐ型不純物の濃度のピークが前記第１工程で形成されるｐ型不純物の濃度のピークよりも浅い位置に形成されるように、前記第２領域に対応する領域の表面の少なくとも一部と前記アノード領域の前記第１表面に対応する表面にｐ型不純物を注入する第２工程、
    　を有する方法。
PCT/JP2015/061002 2014-06-06 2015-04-08 半導体装置、及び、半導体装置の製造方法 WO2015186428A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-118160 2014-06-06
JP2014118160A JP2015231037A (ja) 2014-06-06 2014-06-06 半導体装置、及び、半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2015186428A1 true WO2015186428A1 (ja) 2015-12-10

Family

ID=54766509

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/061002 WO2015186428A1 (ja) 2014-06-06 2015-04-08 半導体装置、及び、半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP2015231037A (ja)
WO (1) WO2015186428A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023112547A1 (ja) * 2021-12-17 2023-06-22 富士電機株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046249A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 半導体装置
JP7370309B2 (ja) 2020-10-21 2023-10-27 三菱電機株式会社 逆導通型半導体装置および逆導通型半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258455A1 (en) * 2004-02-02 2005-11-24 Infineon Technologies Ag Semiconductor component
JP2014056942A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 電力用半導体装置
US20140124832A1 (en) * 2012-11-06 2014-05-08 Kabushiki Kaisha Toshiba Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258455A1 (en) * 2004-02-02 2005-11-24 Infineon Technologies Ag Semiconductor component
JP2014056942A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 電力用半導体装置
US20140124832A1 (en) * 2012-11-06 2014-05-08 Kabushiki Kaisha Toshiba Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023112547A1 (ja) * 2021-12-17 2023-06-22 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2015231037A (ja) 2015-12-21

Similar Documents

Publication Publication Date Title
JP6266166B2 (ja) 炭化珪素半導体装置およびその製造方法
TWI605596B (zh) 絕緣閘切換裝置及其製造方法
JP6181597B2 (ja) 半導体装置及び半導体装置の製造方法
US9786746B2 (en) Semiconductor device with improved reverse recovery characteristics
JP5206107B2 (ja) 半導体装置
WO2016009736A1 (ja) スイッチング素子
JP6606007B2 (ja) スイッチング素子
JP6563639B2 (ja) 半導体装置及び半導体装置の製造方法
JP6571467B2 (ja) 絶縁ゲート型スイッチング素子とその製造方法
JP2019079833A (ja) スイッチング素子とその製造方法
US7772613B2 (en) Semiconductor device with large blocking voltage and method of manufacturing the same
US20160149029A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2011204808A (ja) 半導体装置および半導体装置の製造方法
JP4889645B2 (ja) 半導体装置の製造方法
JP2017191817A (ja) スイッチング素子の製造方法
WO2015186428A1 (ja) 半導体装置、及び、半導体装置の製造方法
JP2015037188A (ja) 電力半導体素子及びその製造方法
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
JP2021077813A (ja) 半導体装置
JP2006351713A (ja) 絶縁ゲート型半導体装置
JP5686033B2 (ja) 半導体装置の製造方法
US9905686B2 (en) Insulated gate bipolar transistor with improved on/off resistance
JP2016034001A (ja) 半導体装置及び半導体装置の製造方法
JP6539026B2 (ja) 半導体装置及びその製造方法
JP7507248B2 (ja) 飽和コンタクト部を備えたｍｏｓｆｅｔおよび飽和コンタクト部を備えたｍｏｓｆｅｔの形成方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15802386

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15802386

Country of ref document: EP

Kind code of ref document: A1