JP7370309B2 - 逆導通型半導体装置および逆導通型半導体装置の製造方法 - Google Patents

逆導通型半導体装置および逆導通型半導体装置の製造方法 Download PDF

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Description

本開示は、逆導通型半導体装置、および逆導通型半導体装置の製造方法に関するものである。
汎用インバータ・ＡＣサーボ等の分野で三相モータの可変速制御を行うパワーモジュール等に、省エネの観点から、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）および還流ダイオードが使用されている。その場合、ＩＧＢＴとしての半導体装置と、還流ダイオード（逆導通のためのダイオード）としての半導体装置と、の両方を用いるのに比して、ＩＧＢＴ領域およびダイオード領域を有する逆導通型半導体装置、すなわち逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）を用いることによって、パワーモジュールにおいてＩＧＢＴおよびダイオードが占める面積を小さくすることができる。よってパワーモジュールを小型化することができる。
例えば、国際公開第２０１４／０９７４５４号（特許文献１）によれば、ＩＧＢＴ領域とダイオード領域とが同一半導体基板に形成されている半導体装置を開示している。ＩＧＢＴ領域は、コレクタ層と、ＩＧＢＴドリフト層と、ゲート電極と、エミッタ層と、ボディ層と、不純物濃度が高いボディコンタクト層とを有している。ダイオード領域は、トレンチ電極と、ダイオードドリフト層と、カソード層と、アノード層と、不純物濃度が高いアノードコンタクト層とを有している。ダイオード領域は、ゲート電極またはトレンチ電極によって、単位ダイオード領域に区画されている。ＩＧＢＴ領域と隣接する単位ダイオード領域において、半導体基板の表面を平面視したときに、アノード層とアノードコンタクト層とが混在して配置されており、少なくともゲート電極を挟んでエミッタ層と対向する箇所に、アノードコンタクト層が配置されている。この半導体装置では、ＩＧＢＴ領域に隣接する単位ダイオード領域において、アノードコンタクト層が、全面的に形成されているわけではなく、部分的に形成されている。このような構成とすることによって、ダイオード動作時の、アノードコンタクト層からダイオードドリフト層への正孔の注入量が低減される。これによって、ダイオード領域におけるリカバリー損失を低減することができる。
国際公開第２０１４／０９７４５４号
半導体装置の製造効率の観点からは、上記のアノードコンタクト層およびボディコンタクト層を共通のイオン注入工程によって一括して形成することが好ましい。その場合、アノードコンタクト層およびボディコンタクト層の不純物濃度は実質的に同じである。この不純物濃度が高くされると、アノードコンタクト層からダイオードドリフト層への正孔の注入量が増大することによって、ダイオード領域におけるリカバリー損失が増大する。逆にこの不純物濃度がより低くされると、ＩＧＢＴ領域におけるラッチアップ耐量が不足しやすい。このトレードオフを改善するには、アノードコンタクト層の不純物濃度をボディコンタクト層の不純物濃度よりも低くすることが適している。一方で、このような濃度差を設けるためには、通常、不純物添加工程の大幅な複雑化を必要とし、その結果、製造コストが大幅に増大する。
本開示は以上のような課題を解決するためになされたものであり、その目的は、製造コストの大幅な増大を避けつつ、高いラッチアップ耐量と、低いリカバリー損失と、を有する逆導通型半導体装置を提供することである。
本開示に係る、絶縁ゲートバイポーラトランジスタ領域およびダイオード領域を有する逆導通型半導体装置は、半導体基板と、絶縁ゲート構造と、コレクタ電極と、エミッタ電極と、を有している。半導体基板は、絶縁ゲートバイポーラトランジスタ領域およびダイオード領域に含まれており、第１主面と、第１主面と反対の第２主面と、を有している。半導体基板は、第１導電型を有するドリフト層と、第１導電型とは異なる第２導電型を有するベース層と、第１導電型を有するエミッタ層と、第２導電型を有するベースコンタクト層と、第２導電型を有するコレクタ層と、第２導電型を有するアノード層と、第２導電型を有するアノードコンタクト領域と、第１導電型を有するカソード層と、を含む。ドリフト層は絶縁ゲートバイポーラトランジスタ領域およびダイオード領域にまたがっている。ベース層は絶縁ゲートバイポーラトランジスタ領域においてドリフト層と第１主面との間に配置されている。エミッタ層は絶縁ゲートバイポーラトランジスタ領域においてベース層と第１主面との間に配置されている。ベースコンタクト層は、絶縁ゲートバイポーラトランジスタ領域においてベース層と第１主面との間に配置されており、第１主面の一部をなしている。コレクタ層は絶縁ゲートバイポーラトランジスタ領域においてドリフト層と第２主面との間に配置されている。アノード層はダイオード領域においてドリフト層と第１主面との間に配置されている。アノードコンタクト領域は、ダイオード領域においてアノード層と第１主面との間に配置されており、第１主面の一部をなしており、アノード層に比して高い第２導電型不純物濃度ピーク値を有している。カソード層はダイオード領域においてドリフト層と第２主面との間に配置されている。絶縁ゲート構造は、エミッタ層とドリフト層との間の電気的経路を制御するためのチャネルをベース層によって形成するためのものである。コレクタ電極は、コレクタ層と、カソード層とに電気的に接続されている。エミッタ電極は、ベースコンタクト層と、アノードコンタクト領域とに接している。アノードコンタクト領域は、ベースコンタクト層に比して低いネット濃度と高い第１導電型不純物濃度とを有する第１アノードコンタクト層を含む。
上述した逆導通型半導体装置を製造するための、逆導通型半導体装置の製造方法は、半導体基板の第１主面上へのイオン注入によって、エミッタ層の第１導電型不純物添加を行う工程と、半導体基板の第１主面上へのイオン注入によって、第１アノードコンタクト層の第１導電型不純物添加を行う工程と、を備える。エミッタ層の第１導電型不純物添加を行う工程と、第１アノードコンタクト層の第１導電型不純物添加を行う工程とが、共通の第１導電型不純物添加工程として同時に行われる。
本開示に係る逆導通型半導体装置によれば、製造コストの大幅な増大を避けつつ、高いラッチアップ耐量と、低いリカバリー損失と、を実現することができる。
実施の形態１における逆導通型半導体装置の構成を概略的に示す平面図である。 図１の領域ＩＩにおける、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を概略的に示す部分平面図である。 図２の線ＩＩＩ－ＩＩＩに沿う部分断面図である。 図２の線ＩＶ－ＩＶに沿う部分断面図である。 図２の線Ｖ－Ｖに沿う部分断面図である。 図１の線ＶＩ－ＶＩに沿う部分断面図である。 図１の線ＶＩＩ－ＶＩＩに沿う部分断面図である。 図１の逆導通型半導体装置の製造方法を概略的に示すフロー図である。 図８の製造方法における一工程を、図２における線ＩＩＩ－ＩＩＩ、線ＩＶ－ＩＶおよび線Ｖ－Ｖに共通の断面に対応して概略的に示す部分断面図である。 図８の製造方法における一工程を、図２における線ＩＩＩ－ＩＩＩ、線ＩＶ－ＩＶおよび線Ｖ－Ｖに共通の断面に対応して概略的に示す部分断面図である。 図８の製造方法における一工程を、図２における線ＩＩＩ－ＩＩＩの断面に対応して概略的に示す部分断面図である。 図１１の工程を、図２における線ＩＶ－ＩＶおよび線Ｖ－Ｖに共通の断面に対応して概略的に示す部分断面図である。 図８の製造方法における一工程を、図２における線ＩＩＩ－ＩＩＩの断面に対応して概略的に示す部分断面図である。 図１３の工程を、図２における線ＩＶ－ＩＶの断面に対応して概略的に示す部分断面図である。 図１３の工程を、図２における線Ｖ－Ｖの断面に対応して概略的に示す部分断面図である。 図１の変形例を示す平面図である。 実施の形態２における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態３における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態４における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態５における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態６における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態７における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態８における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態９における、半導体基板の第１主面に沿っての逆導通型半導体装置の構成を、図２と同様の視野で概略的に示す部分平面図である。 実施の形態１０における逆導通型半導体装置が有する半導体基板の濃度プロファイルの例を、図３の一点鎖線ＤＤの深さ範囲において示すグラフ図である。 実施の形態１０における逆導通型半導体装置における、アノード層のネットピーク濃度と可制御Ｖｃｃとの関係の測定結果の例を示すグラフ図である。 実施の形態１０における逆導通型半導体装置における、第１アノードコンタクト層のネットピーク濃度とダイオードのオン電圧との関係の測定結果の例を示すグラフ図である。 実施の形態１１における逆導通型半導体装置が有する半導体基板の濃度プロファイルの例を、図２の一点鎖線の深さ範囲において示すグラフ図である。 実施の形態１２における逆導通型半導体装置が有する半導体基板の濃度プロファイルの例を、図２の一点鎖線の深さ範囲において示すグラフ図である。 実施の形態１３における逆導通型半導体装置が有する半導体基板の濃度プロファイルの例を、図２の一点鎖線の深さ範囲において示すグラフ図である。
以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。いくつかの図においては、図を見やすくするために、ＸＹＺ直交座標軸が示されている。図中、不純物濃度に関して、ｎ－はネット濃度がｎ＋よりも低いことを示し、ｎ＋＋はネット濃度がｎ＋よりも高いことを示し、ｐ＋はネット濃度がｐよりも高いことを示し、ｐ＋＋はネット濃度がｐ＋よりも高いことを示す。
下記各実施の形態においては、第１導電型がｎ型でありかつ第２導電型がｐ型である場合、言い換えれば、第１導電型不純物がドナーでありかつ第２導電型不純物がアクセプターである場合、について説明する。導電型のこのような選択は、ＩＧＢＴの良好な特性を得るための典型的な選択である。ただし変形例として、第１導電型がｐ型でありかつ第２導電型がｎ型であってもよく、この変形例においては、本明細書におけるドナーおよびアクセプターは、互いに読み替えて理解されるべきである。
また本明細書において、ネット濃度は、ドナー濃度とアクセプター濃度との差異の絶対値を意味し、ネットピーク濃度は、言及されている領域におけるネット濃度のピーク値を意味する。また、濃度の数値は単位体積当たりの原子数によって表されている。
＜実施の形態１＞
（構成の概要）
図１は、本実施の形態１におけるＲＣ－ＩＧＢＴ１００（逆導通型半導体装置）の構成を概略的に示す平面図である。ＲＣ－ＩＧＢＴ１００は、平面レイアウト（ＸＹ面レイアウト）として、ＩＧＢＴ領域１０と、ダイオード領域２０と、終端領域３０と、パッド領域４０とを有している。なお、図１において、図を見やすくするために、ダイオード領域２０にドット模様が付されている。ＩＧＢＴ領域１０およびダイオード領域２０を包括的にセル領域と呼ぶ。セル領域に隣接してパッド領域４０が配置されている。パッド領域４０には、ＲＣ－ＩＧＢＴ１００を制御するための制御パッド４１が設けられている。セル領域およびパッド領域４０を含む領域の周囲に、ＲＣ－ＩＧＢＴ１００の耐圧保持のための終端領域３０が配置されている。
図２は、図１の領域ＩＩにおける、半導体基板５０の第１主面に沿ってのＲＣ－ＩＧＢＴ１００の構成を概略的に示す部分平面図である。図３～図５のそれぞれは、図２の、線ＩＩＩ－ＩＩＩ、線ＩＶ－ＩＶおよび線Ｖ－Ｖに沿う部分断面図である。なお図２においては、図を見やすくするために、第１主面よりも上方の構成が図示されていない。
ＲＣ－ＩＧＢＴ１００は、半導体基板５０と、アクティブトレンチゲート１１（絶縁ゲート構造）と、コレクタ電極７と、エミッタ電極５と、を有している。半導体基板５０は、ＩＧＢＴ領域１０およびダイオード領域２０に含まれており、上面Ｆ１（第１主面）と、下面Ｆ２（第１主面と反対の第２主面）とを有している。上面Ｆ１および下面Ｆ２の各々は、ＩＧＢＴ領域１０およびダイオード領域２０にまたがっている。言い換えれば、上面Ｆ１および下面Ｆ２の各々は、ＩＧＢＴ領域１０とダイオード領域２０との間を連続的に延びている。上面Ｆ１はダイオード領域２０においてｎ型を有していないことが好ましい。
半導体基板５０は、ｎ型を有するｎ－ドリフト層１と、ｐ型ベース層１５と、ｎ型エミッタ層１３と、ｐ型を有するｐ＋＋ベースコンタクト層１４と、ｐ型コレクタ層１６と、ｐ型アノード層２５と、ｐ型アノードコンタクト領域２４と、ｎ型を有するカソード層２６と、を含む。ｎ－ドリフト層１はＩＧＢＴ領域１０およびダイオード領域２０にまたがっている。言い換えれば、ｎ－ドリフト層１は、ＩＧＢＴ領域１０とダイオード領域２０との間を連続的に延びている。
ｐ型ベース層１５はＩＧＢＴ領域１０においてｎ－ドリフト層１と上面Ｆ１との間に配置されている。ｎ型エミッタ層１３はＩＧＢＴ領域１０においてｐ型ベース層１５と上面Ｆ１との間に配置されている。ｐ＋＋ベースコンタクト層１４は、ＩＧＢＴ領域１０においてｐ型ベース層１５と上面Ｆ１との間に配置されており、上面Ｆ１の一部をなしている。ｐ型コレクタ層１６はＩＧＢＴ領域１０においてｎ－ドリフト層１と下面Ｆ２との間に配置されている。
ｐ型アノード層２５はダイオード領域２０においてｎ－ドリフト層１と上面Ｆ１との間に配置されている。ｐ型アノード層２５のネットピーク濃度は、１×１０１６／ｃｍ３以上であることが好ましい。ｐ型アノード層２５は、本実施の形態においては、図５に示されているように、上面Ｆ１の一部をなしている。カソード層２６はダイオード領域２０においてｎ－ドリフト層１と下面Ｆ２との間に配置されている。アノードコンタクト領域２４は、ダイオード領域２０においてｐ型アノード層２５と上面Ｆ１との間に配置されており、上面Ｆ１の一部をなしている。アノードコンタクト領域２４は、ｐ型アノード層２５に比して高いアクセプター濃度ピーク値を有している。
ｐ型アノードコンタクト領域２４は、ｐ＋アノードコンタクト層２４ｂ（第１アノードコンタクト層）と、ｐ＋＋アノードコンタクト層２４ａ（第２アノードコンタクト層）とを含む。ｐ＋アノードコンタクト層２４ｂはｐ＋＋ベースコンタクト層１４に比して、低いネット濃度と、高いドナー濃度と、を有している。またｐ＋アノードコンタクト層２４ｂは、ｐ＋＋アノードコンタクト層２４ａに比して、低いネット濃度を有している。またｐ＋アノードコンタクト層２４ｂは、ｐ＋＋アノードコンタクト層２４ａに比して、高いドナー濃度を有している。ｐ＋アノードコンタクト層２４ｂのネットピーク濃度は、１×１０１８／ｃｍ３以上である。
アクティブトレンチゲート１１は、ｎ型エミッタ層１３とｎ－ドリフト層１との間の電気的経路を制御するためのチャネルをｐ型ベース層１５によって形成するためのものである。アクティブトレンチゲート１１の電位は、ゲートパッド４１ｃへの電位印加によって制御される。
コレクタ電極７は、ｐ型コレクタ層１６と、カソード層２６とに電気的に接続されている。コレクタ電極７はＩＧＢＴ領域１０およびダイオード領域２０にまたがっている。言い換えれば、コレクタ電極７は、ＩＧＢＴ領域１０とダイオード領域２０との間を連続的に延びている。エミッタ電極５は、ｐ＋＋ベースコンタクト層１４と、アノードコンタクト領域２４とに接している。エミッタ電極５はＩＧＢＴ領域１０およびダイオード領域２０にまたがっている。言い換えれば、エミッタ電極５は、ＩＧＢＴ領域１０とダイオード領域２０との間を連続的に延びている。
（製造方法の概要）
本実施の形態におけるＲＣ－ＩＧＢＴ１００の製造方法においては、ｎ型エミッタ層１３のドナー添加を行う工程と、ｐ＋アノードコンタクト層２４ｂのドナー添加を行う工程とが、共通のドナー添加工程（図１１および図１２を参照して後述）として同時に行われる。また、ｐ＋＋ベースコンタクト層１４のアクセプター添加を行う工程と、ｐ＋アノードコンタクト層２４ｂのアクセプター添加を行う工程とが、共通のアクセプター添加工程（図１３～図１５を参照して後述）として同時に行われる。共通のドナー添加工程における単位面積当たりのドナーイオン（第１導電型不純物イオン）の注入量は、共通のアクセプター添加工程における単位面積当たりのアクセプターイオン（第２導電型不純物イオン）の注入量に比して低い。上記のドナー添加工程によって、ｎ型エミッタ層１３が形成されると同時に、ｐ＋＋ベースコンタクト層１４のネット濃度に比してｐ＋アノードコンタクト層２４ｂのネット濃度を低くするカウンタードーピングが行われる。
（構成の詳細）
以下、上述した概要説明と一部重複するところもあるが、本実施の形態１の詳細について説明する。
図１を参照して、ＩＧＢＴ領域１０およびダイオード領域２０の各々は、ＲＣ－ＩＧＢＴ１００の一端側から他端側に延伸しており、ＩＧＢＴ領域１０およびダイオード領域２０は、この延伸方向と直交する方向に交互にストライプ状に配置されている。図１では、３つのＩＧＢＴ領域１０と、２つのダイオード領域とが示されており、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれている。なお、ＩＧＢＴ領域１０およびダイオード領域２０の数はこれに限られものでなく任意である。また、図１のＩＧＢＴ領域１０とダイオード領域２０との配置が入れ替えられてよく、その場合、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれる。あるいは、ＩＧＢＴ領域１０の数とダイオード領域２０の数とが同じであってよく、それらが交互に配置されていてよい。
図１においては、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、および温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、ＲＣ－ＩＧＢＴ１００のセル領域に流れる電流を検知するためのものである。この目的で、電流センスパッド４１ａは、ＲＣ－ＩＧＢＴ１００のセル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続されている。ゲートパッド４１ｃには、ＲＣ－ＩＧＢＴ１００をオンオフ制御するためのゲート駆動電圧が印加される。ケルビンエミッタパッド４１ｂは、ＩＧＢＴセルのｐ型ベース層に電気的に接続されており、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続されている。ケルビンエミッタパッド４１ｂはｐ型ベース層にｐ型コンタクト層を介して電気的に接続されていてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、ＲＣ－ＩＧＢＴ１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続されている。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定することによって、ＲＣ－ＩＧＢＴ１００の温度が測定される。
終端領域３０が有する耐圧保持構造としては、例えば、ＲＣ－ＩＧＢＴ１００の上面Ｆ１側においてセル領域を囲うように、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ：フィールドリミッティングリング）またはＶＬＤ(Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ)が設けられる。ＦＬＲはリング状のｐ型終端ウェル層で構成され、ＶＬＤは、濃度勾配を有するｐ型ウェル層で構成される。ＦＬＲにおけるｐ型終端ウェル層の数、および、ＶＬＤにおける濃度分布は、ＲＣ－ＩＧＢＴ１００の耐圧設計によって適宜選択されてよい。なおＲＣ－ＩＧＢＴの耐圧クラスは特に限定されない。また、パッド領域４０のほぼ全域にわたってｐ型終端ウェル層が設けられていてよく、あるいは、パッド領域４０にＩＧＢＴセルおよびダイオードセルの少なくともいずれかが設けていてもよい。
図２を参照して、ＩＧＢＴ領域１０には、アクティブゲート電極１１ａおよびゲート絶縁膜１１ｂで構成されるアクティブトレンチゲート１１と、ダミーゲート電極１２ａおよびダミートレンチ絶縁膜１２ｂで構成されるダミートレンチゲート１２と、ｎ型エミッタ層１３と、ｐ＋＋ベースコンタクト層１４が配置されている。なおダミートレンチゲート１２は省略されてもよい。アクティブトレンチゲート１１のアクティブゲート電極１１ａは、ゲートパッド４１ｃに電気的に接続されることによって、ゲート電位が印加される。ダミートレンチゲート１２のダミーゲート電極１２ａは、図示されていない配線によってエミッタ電極５に電気的に接続されていることによって、エミッタ電位が印加される。ダミーゲート電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。ダミートレンチゲート１２の側壁にはｎ型エミッタ層１３は形成されておらず、ｐ＋＋ベースコンタクト層１４が形成されている。
ダイオード領域２０には、ダイオードトレンチ電極２１ａおよびダイオードトレンチ絶縁膜２１ｂで構成されるダイオードトレンチゲート２１と、ｐ型アノード層２５と、ｐ＋＋アノードコンタクト層２４ａと、ｐ＋アノードコンタクト層２４ｂとが配置されている。本実施の形態１では、ダイオードトレンチゲート２１に直交されながらｐ＋＋アノードコンタクト層２４ａがストライプ状に配置されている。また、ｐ＋＋アノードコンタクト層２４ａによってｐ型アノード層２５から分離されるようにｐ＋アノードコンタクト層２４ｂがストライプ状に配置されている。図２おいては、１つのアクティブトレンチゲート１１と、その隣に配置された３つのダミートレンチゲート１２とを有する構成が示されており、図２においては図示されていないが当該構成がＹ方向において繰り返されている。なお、上記構成の各々において、アクティブトレンチゲート１１の数は１つ以上の任意の数であり、ダミートレンチゲート１２の数は０以上の任意の数である。よって、ダミートレンチゲート１２は省略されていてもよい。
図３（図２における線ＩＩＩ－ＩＩＩに沿う断面）を参照して、ＩＧＢＴ領域１０は、ｎ－ドリフト層１と上面Ｆ１との間に配置されたｎ型キャリア蓄積層２と、キャリア蓄積層２と上面Ｆ１との間に配置されたｐ型ベース層１５と、ｐ型ベース層１５と上面Ｆ１との間に各々配置されたｎ型エミッタ層１３およびｐ＋＋ベースコンタクト層１４と、を有している。
ｎ型キャリア蓄積層２は、ｎ－ドリフト層１の上面（上面Ｆ１に面する面）に設けられており、ｎ－ドリフト層１に比して高いドナー濃度を有している。ｎ型キャリア蓄積層２によって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。なお、ｎ型キャリア蓄積層２およびｎ－ドリフト層１は、互いに接するｎ型領域であるので、それら両方がドリフト層とみなされてもよい。なお、ｎ－ドリフト層１は省略されてもよい。
ｐ型ベース層１５は、ｎ型キャリア蓄積層２（ｎ型キャリア蓄積層２が省略されている場合はｎ－ドリフト層１）と、上面Ｆ１との間に配置されている。ｐ型ベース層１５はアクティブトレンチゲート１１のゲート絶縁膜１１ｂに接している。
ｎ型エミッタ層１３およびｐ＋＋ベースコンタクト層１４の各々は、ｐ型ベース層１５上に配置されており、上面Ｆ１を部分的になしている。ｎ型エミッタ層１３は、アクティブトレンチゲート１１のゲート絶縁膜１１ｂに接している。ｐ＋＋ベースコンタクト層１４は、ｐ型ベース層１５に比して、高いアクセプター濃度を有している。
エミッタ電極５は、本実施の形態においては、電極層５ａと、電極層５ａと半導体基板５０の上面Ｆ１との間のバリアメタル層５ｂと、を有している。バリアメタル層５ｂの材料は、半導体基板５０との良好なオーミック接触が得られるように選択されることが好ましく、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。電極層５ａは、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）層などのアルミニウム合金層である。このアルミニウム合金層上に、無電解めっき法または電解めっき法による少なくとも１つのめっき膜が形成されていてもよい。めっき膜は、例えば、ニッケル（Ｎｉ）からなる。隣接する層間絶縁膜４間等の微細な領域であって電極層５ａでは良好な埋め込みが得られない領域がある場合、当該領域を良好に埋め込むために、埋込性が良好な材料であるタングステンからなる部分が形成された後に、上記材料からなる部分が形成されてよい。
またＩＧＢＴ領域１０は、上面Ｆ１から、ｎ型エミッタ層１３、ｐ型ベース層１５およびキャリア蓄積層２を貫通してｎ－ドリフト層１に各々到達している、アクティブトレンチゲート１１およびダミートレンチゲート１２を有している。アクティブトレンチゲート１１およびダミートレンチゲート１２は、半導体基板５０に形成されたトレンチ内に設けられている。具体的には、アクティブトレンチゲート１１は、トレンチの内壁に形成されたゲート絶縁膜１１ｂと、ゲート絶縁膜１１ｂを介してトレンチ内に形成されたアクティブゲート電極１１ａと、を有している。アクティブゲート電極１１ａにゲート駆動電圧が印加されると、ゲート絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。ダミートレンチゲート１２は、トレンチの内壁に形成されたダミートレンチ絶縁膜１２ｂと、ダミートレンチ絶縁膜１２ｂを介してトレンチ内に形成されたダミーゲート電極１２ａと、を有している。アクティブトレンチゲート１１上には層間絶縁膜４が設けられている。層間絶縁膜４は、アクティブトレンチゲート１１と、エミッタ電極５のバリアメタル層５ｂとの間に配置されることによって、これらを互いに絶縁している。ダミートレンチゲート１２上の層間絶縁膜４は省略されてよく、その場合、ダミーゲート電極１２ａとエミッタ電極５とが互いに接する。
ＩＧＢＴ領域１０は、ｎ－ドリフト層１と下面Ｆ２との間に配置されたｎ型バッファ層３を有している。ｎ型バッファ層３は、ｎ－ドリフト層１に比して、高いドナー濃度を有している。ｎ型バッファ層３は、ＲＣ－ＩＧＢＴ１００がオフ状態のときに、ｐ型ベース層１５から下面Ｆ２に向かって伸びる空乏層がパンチスルーするのを抑制するために設けられる。なお、バッファ層３は省略されてもよい。なお、ｎ型バッファ層３およびｎ－ドリフト層１は、互いに接するｎ型領域であるので、それら両方がドリフト層とみなされてもよい。
またＩＧＢＴ領域１０は、ｎ型バッファ層３（ｎ型バッファ層３が省略されている場合はｎ－ドリフト層１）と下面Ｆ２との間にｐ型コレクタ層１６を有している。ｐ型コレクタ層１６は、下面Ｆ２を部分的になしており、コレクタ電極７に接することによってコレクタ電極７にオーミックに接続されている。コレクタ電極７は、Ａｌ、ＡｌＳｉ、Ｎｉ、ＴｉおよびＡｕの少なくともいずれかで構成されていてよい。エミッタ電極５と同様、アルミニウム合金、または、アルミニウム合金とめっき膜との積層体で構成されていてもよい。コレクタ電極７の構成は、エミッタ電極５の構成と異なっていてもよい。
ｎ型エミッタ層１３は、Ｙ方向（アクティブトレンチゲート１１の幅方向）の両側に、ゲート絶縁膜１１ｂに接して設けられている。ｎ型エミッタ層１３は、図２におけるＸ方向（アクティブトレンチゲート１１の延在方向）において、ｐ＋＋ベースコンタクト層１４と交互に配置されている。ｐ＋＋ベースコンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられている。
アクティブゲート電極１１ａは、例えば、リン等が添加されたポリシリコン、または金属から構成されていてよい。エミッタ電極５の電極層５ａは、ＡｌおよびＡｌＳｉの少なくともいずれかから構成されていてよい。エミッタ電極５のバリアメタル層５ｂは、Ｔｉ、ＴｉＮ、ＴｉＳｉ、またはＣｏＳｉ等で構成され、Ｗ等で構成されるプラグを含んでいてもよい。
また、バリアメタル層５ｂが省略されることによって、バリアメタル層５ｂに代わって電極層５ａが半導体基板５０に接してもよい。あるいは、上面Ｆ１のうちｎ型の部分、例えばｎ型エミッタ層１３、の上にのみ、バリアメタル層５ｂが設けられてもよい。
図３（図２における線ＩＩＩ－ＩＩＩに沿う断面）を参照して、ダイオード領域２０は、ｎ－ドリフト層１と上面Ｆ１との間に配置されたｐ型アノード層２５と、ｐ型アノード層２５と上面Ｆ１との間に配置されたｐ＋アノードコンタクト層２４ｂと、を有している。またダイオード領域２０は、上面Ｆ１からｐ型アノード層２５およびｐ＋アノードコンタクト層２４ｂを貫通して各々ｎ－ドリフト層１に到達しているダイオードトレンチゲート２１を有している。ダイオードトレンチゲート２１は、半導体基板５０に形成されたトレンチ内に設けられている。具体的には、ダイオードトレンチゲート２１は、トレンチの内壁に形成されたダイオードトレンチ絶縁膜２１ｂと、ダイオードトレンチ絶縁膜２１ｂを介してトレンチ内に形成されたダイオードトレンチ電極２１ａと、を有している。ダイオードトレンチゲート２１上にエミッタ電極５が直接配置されることによって、ダイオードトレンチ電極２１ａにエミッタ電位が印加される。変形例として、ダイオードトレンチゲート２１上に層間絶縁膜４が設けられていてよく、その場合、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａは、図示されていない配線によってエミッタ電極５に電気的に接続されている。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
またダイオード領域２０は、ｎ－ドリフト層１と下面Ｆ２との間に配置されたｎ型バッファ層３と、ｎ型バッファ層３と下面Ｆ２との間に配置されたｎ型カソード層２６と、を有している。ｎ型カソード層２６は、下面Ｆ２を部分的になしており、コレクタ電極７に接している。なお、ｐ型アノード層２５は、ＩＧＢＴ領域１０におけるｐ型ベース層１５およびキャリア蓄積層２の積層構造と同様の構造によって構成されていてもよい。また前述したように、バリアメタル層５ｂが省略されることによって、バリアメタル層５ｂに代わって電極層５ａが半導体基板５０に接してもよい。
ｐ＋アノードコンタクト層２４ｂのドナー濃度は、ｎ－ドリフト層１のドナー濃度以上である。ｐ＋アノードコンタクト層２４ｂのアクセプター濃度は、ｐ＋アノードコンタクト層２４ｂのドナー濃度以上である。さらに、ｐ＋アノードコンタクト層２４ｂのアクセプター濃度のピーク値はｐ型アノード層２５のアクセプター濃度のピーク値よりも高く、これによりｐ＋アノードコンタクト層２４ｂのネットドーピング濃度はｐ型アノード層２５のネットドーピング濃度よりも高くなる。
図４（図２における線ＩＶ－ＩＶに沿う断面）を参照して、図３と異なりこの断面においては、ダイオード領域２０において、ｐ＋アノードコンタクト層２４ｂではなくｐ＋＋アノードコンタクト層２４ａが配置されている。ｐ＋＋アノードコンタクト層２４ａのネットドーピング濃度はｐ＋アノードコンタクト層２４ｂのネットドーピング濃度よりも高い。
図５（図２における線Ｖ－Ｖに沿う断面）を参照して、図３および図４と異なりこの断面においては、ダイオード領域２０において、ｐ＋＋アノードコンタクト層２４ａおよびｐ＋アノードコンタクト層２４ｂは、ｐ＋＋アノードコンタクト層２４ａは配置されておらず、よってｐ型アノード層２５がエミッタ電極５のバリアメタル層５ｂに接している。
図２を参照して、隣り合った２つのダイオードトレンチゲート２１の間において、アノードコンタクト領域２４とｐ型アノード層２５とは、Ｘ方向（ダイオードトレンチゲート２１の延在方向）において交互に配置されている。また本実施の形態１においては、Ｘ方向において、ｐ型アノード層２５とｐ＋アノードコンタクト層２４ｂとの間にｐ＋＋アノードコンタクト層２４ａが配置されている。
ＩＧＢＴ領域１０とダイオード領域２０とは、本実施の形態においては互いに接しているが、これらの間に他の領域が介在してもよい。いずれの場合においてもＩＧＢＴ領域１０とダイオード領域２０とは１つの半導体基板５０を共有している。前者の場合において、ｐ型コレクタ層１６の端は、ＩＧＢＴ領域１０とダイオード領域２０との境界に位置していてよく、あるいは、ダイオード領域２０内へ、距離Ｕ１（図３～図５）、はみ出していてもよい。Ｕ１＞０の場合、ｎ型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができるので、ＲＣ－ＩＧＢＴ１００の還流ダイオード動作時においてアクティブゲート電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ型カソード層２６への電流を抑制することができる。この目的で距離Ｕ１は例えば１００μｍ程度が好ましい。ただしＲＣ－ＩＧＢＴの用途によっては、距離Ｕ１は、０以上１００μｍ未満であることが好ましいこともある。また変形例として、下面Ｆ２へのアクセプターの注入によって、図３～図５においてｎ型カソード層２６が配置されている領域の一部がｐ型領域とされていてもよい。
ｎ－ドリフト層１のドナーは、ヒ素またはリンであってよく、ｎ－ドリフト層１のドナー濃度は、例えば、１×１０１２／ｃｍ３以上、１×１０１５／ｃｍ３以下である。ｎ型エミッタ層１３のドナーは、ヒ素またはリンであってよく、ｎ型エミッタ層１３のドナー濃度は、例えば、１×１０１７／ｃｍ３以上、１×１０２０／ｃｍ３以下である。ｎ型キャリア蓄積層２のドナーは、ヒ素またはリンであってよく、ｎ型キャリア蓄積層２のドナー濃度は、例えば、１×１０１３／ｃｍ３以上、１×１０１７／ｃｍ３以下である。ｎ型バッファ層３のドナーは、リン（Ｐ）およびプロトン（Ｈ＋）の少なくともいずれかであってよく、ｎ型バッファ層３のドナー濃度は、例えば、１×１０１２／ｃｍ３以上、１×１０１８／ｃｍ３以下である。ｎ型カソード層２６のドナーは、ヒ素またはリンであってよく、ｎ型カソード層２６のドナー濃度は、例えば、１×１０１６／ｃｍ３以上、１×１０２１／ｃｍ３以下である。
ｐ型アノードコンタクト領域２４のアクセプターは、ボロンまたはアルミニウムであってよく、ｐ型アノードコンタクト領域２４のアクセプター濃度は、例えば、１×１０１５／ｃｍ３以上、１×１０２０／ｃｍ３以下である。ｐ＋＋ベースコンタクト層１４のアクセプターは、ボロンまたはアルミニウムであってよく、ｐ＋＋ベースコンタクト層１４のアクセプター濃度は、例えば、１×１０１５／ｃｍ３以上、１×１０２０／ｃｍ３以下である。ｐ型ベース層１５のドナーは、ボロンまたはアルミニウムであってよく、ｐ型ベース層１５のドナー濃度は、例えば、１×１０１２／ｃｍ３以上、１×１０１９／ｃｍ３以下である。ｐ型コレクタ層１６のアクセプターは、ボロンまたはアルミニウムであってよく、ｐ型コレクタ層１６のアクセプター濃度は、例えば、１×１０１６／ｃｍ３以上、１×１０２０／ｃｍ３以下である。ｐ型アノード層２５のアクセプターは、ボロンまたはアルミニウムであってよく、ｐ型アノード層２５のアクセプター濃度は、例えば、１×１０１２／ｃｍ３以上、１×１０１９／ｃｍ３以下である。
次に、終端領域３０の構成について、以下に説明する。図６および図７のそれぞれは、図１の線ＶＩ－ＶＩおよび線ＶＩＩ－ＶＩＩに沿う部分断面図である。
上面Ｆ１および下面Ｆ２の各々は、前述したようにＩＧＢＴ領域１０およびダイオード領域２０にまたがっているだけでなく、終端領域３０にもまたがっている。言い換えれば、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の間を連続的に延びている。またｎ－ドリフト層１は、前述したようにＩＧＢＴ領域１０およびダイオード領域２０にまたがっているだけでなく、終端領域３０にもまたがっている。言い換えれば、ｎ－ドリフト層１は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の間を連続的に延びている。
終端領域３０において、ｎ－ドリフト層１の、上面Ｆ１に面する面に、複数のｐ型終端ウェル層３１と、ｎ＋型チャネルストッパ層３２とが設けられている。ｐ型終端ウェル層３１のアクセプターは、ボロンまたはアルミニウムであってよく、ｐ型終端ウェル層３１のアクセプター濃度は、例えば、１×１０１４／ｃｍ３以上、１×１０１９／ｃｍ３以下である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んでいる。ｐ型終端ウェル層３１は複数のリングパターンとして設けられており、その数は、ＲＣ－ＩＧＢＴ１００の耐圧設計によって適宜選択される。ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
ｎ－ドリフト層１と半導体基板５０の下面Ｆ２との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａおよびｐ型コレクタ層１６を総称してコレクタ層と呼んでもよい。ｐ型終端コレクタ層１６ａは、ダイオード領域２０内へ、距離Ｕ２、はみ出していてよい。図１に示されているようにダイオード領域２０が終端領域３０と隣接している場合、Ｕ２＞０が満たされることによって、ダイオード領域２０のｎ型カソード層２６とｐ型終端ウェル層３１との距離が大きくなる。これにより、ｐ型終端ウェル層３１がダイオードのアノードとして動作することを抑制することができる。距離Ｕ２は、例えば、１００μｍ程度である。
コレクタ電極７は、前述したようにＩＧＢＴ領域１０およびダイオード領域２０にまたがっているだけでなく、終端領域３０にもまたがっている。言い換えれば、コレクタ電極７は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の間を連続的に延びている。
エミッタ電極５は、前述したようにＩＧＢＴ領域１０およびダイオード領域２０にまたがっているだけでなく、終端領域３０の一部にもまたがっている。言い換えれば、エミッタ電極５は、ＩＧＢＴ領域１０、ダイオード領域２０、および終端領域３０の一部の間を連続的に延びている。半導体基板５０の上面Ｆ１上において、終端領域３０は、エミッタ電極５から分離された終端電極６を有している。エミッタ電極５が電極層５ａおよびバリアメタル層５ｂを有しているのと同様に、終端電極６は電極層６ａおよびバリアメタル層６ｂを有していてよい。終端電極６と、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２の各々とは、上面Ｆ１上の層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。エミッタ電極５と終端電極６とは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってよい。
終端領域３０には、エミッタ電極５、終端電極６および半絶縁性膜３３を覆う終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドからなる。
（製造方法の詳細）
図８は、上記ＲＣ－ＩＧＢＴ１００の製造方法を概略的に示すフロー図である。図９～図１５は、図８の製造方法における一工程を概略的に示す部分断面図である。なお、図９の断面は、図２における線ＩＩＩ－ＩＩＩ、線ＩＶ－ＩＶおよび線Ｖ－Ｖに共通の断面に対応している。図１０の断面も、図２における線ＩＩＩ－ＩＩＩ、線ＩＶ－ＩＶおよび線Ｖ－Ｖに共通の断面に対応している。図１１および図１２は同じ一工程を示しており、図１１の断面は図２における線ＩＩＩ－ＩＩＩの断面に対応しており、また図１２の断面は図２における線ＩＶ－ＩＶおよび線Ｖ－Ｖに共通の断面に対応している。図１３～図１５は同じ一工程を示しており、図１１～図１５のそれぞれの断面は、図２における線ＩＩＩ－ＩＩＩ、線ＩＶ－ＩＶおよび線Ｖ－Ｖの断面に対応している。
図９を参照して、ステップＳＴ１０（図８）にて、半導体基板５０が準備される。準備される半導体基板５０は、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたウエハ、すなわちＦＺウエハ、ＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製されたウエハ、すなわちＭＣＺウエハ、または、エピタキシャルウエハである。準備される半導体基板５０は、完成されたＲＣ－ＩＧＢＴ１００においてそのままｎ－ドリフト層１となる部分を含んでおり、その全体がｎ型を有している。そのドナー濃度は、ＲＣ－ＩＧＢＴ１００の耐圧によって適宜選択され、例えば耐圧が１２００Ｖの場合、ｎ－ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるように調整される。このように準備された半導体基板５０に対して、イオン注入と、それに続く熱処理とが行われることによって、半導体基板５０中に所望の層（領域）が形成されることになる。熱処理においては、注入されたイオンが拡散され、また活性化される。下記においては熱処理についての記載を省略するが、熱処理は適当なタイミングで実施されてよい。イオン注入工程の順番は入れ替えられてよい。また他の工程も、差し支えのない範囲内で、入れ替えられてよい。
ステップＳＴ２０にて、終端領域３０（図６および図７）が、周知の製造方法により形成される。例えば、終端領域３０の耐圧保持構造として、ｐ型終端ウェル層５１を有するＦＬＲを形成するために、アクセプターイオンがイオン注入によって添加される。なお、終端領域３０を形成するためのイオン注入の一部または全部は、下記に記すように、ＩＧＢＴ領域１０およびダイオード領域２０にイオン注入が行われる際に、同時に行われてもよい。
ステップＳＴ３０およびＳＴ４０（図８）にて、半導体基板５０の上面Ｆ１側からボロン（Ｂ）などのアクセプターを注入することによって、ｐ型ベース層１５およびｐ型アノード層２５が形成される。ドナーおよびアクセプターは、半導体基板５０の上面Ｆ１上にマスク処理を施した後にイオン注入によって添加されるので、半導体基板５０の上面Ｆ１に選択的に形成される。なお、マスク処理とは、半導体基板５０上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成することによって、マスクを形成する処理のことをいう。このマスクを用いることによって、半導体基板５０の特定の領域に対して、イオン注入またはエッチングなどの処理を行うことが可能となる。ｐ型アノード層２５およびｐ型ベース層１５は、アクセプターのイオン注入を同時に、または個別に行うことによって形成される。これらが個別に形成される場合は、各々の構成を独立して調整することができる。ｐ型アノード層２５を形成するためのアクセプターのイオン注入によって、ｐ型終端ウェル層５１（図６および図７）が同時に形成されてよい。これらが個別に形成される場合は、各々の構成を独立して調整することができる。また、ｐ型終端ウェル層５１、ｐ型ベース層１５、およびｐ型アノード層２５が同時に形成されてもよい。
ステップＳＴ５０（図８）にて、半導体基板５０の上面Ｆ１側からリン（Ｐ）などのドナーを注入することによって、ｎ型キャリア蓄積層２が形成される。
図１０を参照して、ステップＳＴ６０（図８）にて、アクティブトレンチゲート１１、ダミートレンチゲート１２およびダイオードトレンチゲート２１が形成される。具体的にはまず、これらのためのトレンチがエッチングによって形成される。エッチングは、例えば、開口を有する酸化膜（例えばＳｉＯ２膜）によって構成されるマスクを用いて行われてよい。なお図１０においてはトレンチのピッチが均等であるが、トレンチのピッチは不均等であってもよい。次に、酸素を含む雰囲気中で半導体基板５０を加熱することによって、上記トレンチの内壁が酸化される。これにより、ゲート絶縁膜１１ｂ、ダミートレンチ絶縁膜１２ｂおよびダイオードトレンチ絶縁膜２１ｂが同時に形成される。半導体基板５０の表面のうち、当該酸化によって不必要に酸化された部分は、後の工程で除去される。次に、トレンチ内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）などによって、ドープされたポリシリコンを堆積することによって、アクティブゲート電極１１ａ、ダミーゲート電極１２ａおよびダイオードトレンチ電極２１ａが形成される。
図１１（図２の線ＩＩＩ－線ＩＩＩの断面に対応）および図１２（図２の線ＩＶ－線ＩＶおよび線Ｖ－線Ｖの断面に対応）を参照して、ステップＳＴ７０（図８）にて、ｎ型エミッタ層１３およびｐ＋アノードコンタクト層２４ｂ（第１アノードコンタクト層）用の注入マスク６１が形成される。注入マスク６１は、ｎ型エミッタ層１３およびｐ＋アノードコンタクト層２４ｂ（図３参照）が形成されることになる領域を露出する開口を有している。ステップＳＴ８０（図８）にて、注入マスク６１を用いての半導体基板５０の上面Ｆ１上へのイオン注入によって、ｎ型エミッタ層１３のドナー添加を行う工程と、ｐ＋アノードコンタクト層２４ｂ（図３参照）のドナー添加を行う工程とが、共通のドナー添加工程として同時に行われる。図１１においては、ｐ＋アノードコンタクト層２４ｂ（図３参照）となる領域は、ｐ型ではなくｎ型を有する暫定領域２４ｂＤである。暫定領域２４ｂＤは、ｎ型エミッタ層１３と同様にドナーが添加されることによって、ｎ型を有している。その後、注入マスク６１が除去される。
図１３（図２の線ＩＩＩ－線ＩＩＩの断面に対応）と、図１４（図２の線ＩＶ－線ＩＶおよび線Ｖ－線Ｖの断面に対応）と、図１５（図２の線Ｖ－線Ｖの断面に対応）とを参照して、ステップＳＴ９０（図８）にて、ｐ＋＋ベースコンタクト層１４と、ｐ＋アノードコンタクト層２４ｂ（第１アノードコンタクト層）と、ｐ＋＋アノードコンタクト層２４ａ（第２アノードコンタクト層）と用の注入マスク６２が形成される。注入マスク６２は、ｐ＋＋ベースコンタクト層１４とｐ＋アノードコンタクト層２４ｂとｐ＋＋アノードコンタクト層２４ａとが形成されることになる領域を露出する開口を有している。ステップＳＴ１００（図８）にて、注入マスク６２を用いての半導体基板５０の上面Ｆ１上へのイオン注入によって、ｐ＋＋ベースコンタクト層１４のアクセプター添加を行う工程と、ｐ＋アノードコンタクト層２４ｂ（図３）のアクセプター添加を行う工程と、ｐ＋＋アノードコンタクト層２４ａのアクセプター添加を行う工程とが、共通のアクセプター添加工程として行われる。この、ｐ＋アノードコンタクト層２４ｂ（図３）のアクセプター添加を行う工程によって、ｎ型を有する暫定領域２４ｂＤ（図１１）は、ｐ型を有するｐ＋アノードコンタクト層２４ｂとなる。このように導電型が反転することができるようにするために、共通のドナー添加工程（図１３～図１５）における単位面積当たりのドナーイオンの注入量は、共通のアクセプター添加工程（図１１および図１２）における単位面積当たりのアクセプターイオンの注入量に比して低い。その後、注入マスク６２が除去される。
なお、前述したようにイオン注入工程の順番は入れ替えられてよい。よって、ドナー添加工程（図１３～図１５）およびアクセプター添加工程（図１１および図１２）の順番が入れ替えられてもよい。この場合、両添加工程の間の時点で、ｐ＋アノードコンタクト層２４ｂとなる領域には、ｎ型を有する暫定領域２４ｂＤ（図１１）に代わって、ｐ＋＋ベースコンタクト層１４と同様に高いネット濃度を有するｐ型領域が形成される。
ステップＳＴ１１０（図８）にて、例えばＳｉＯ２からなる、層間絶縁膜４（図３～図５参照）が形成される。そして層間絶縁膜４にコンタクトホールが形成される。このコンタクトホールは、ｎ型エミッタ層１３、ｐ＋＋ベースコンタクト層１４、ｐ＋アノードコンタクト層２４ｂ、ｐ＋＋アノードコンタクト層２４ａ、ダミーゲート電極１２ａおよびダイオードトレンチ電極２１ａの各々の上に形成される。
ステップＳＴ１２０（図８）にて、エミッタ電極５（図３～図５参照）として、バリアメタル層５ｂおよび電極層５ａが形成される。バリアメタル層５ｂは、窒化チタンをＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：物理気相成長）またはＣＶＤによって成膜することで形成される。電極層５ａとしては、例えば、スパッタリングまたは蒸着などのＰＶＤによって、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）層などのアルミニウム合金層が形成される。このアルミニウム合金層上に、無電解めっき法または電解めっき法による少なくとも１つのめっき膜が形成されていてもよい。めっき膜は、例えば、ニッケル（Ｎｉ）またはその合金からなる。電極層５ａの少なく一部をめっき法で形成することにより、電極層５ａの厚みを容易に確保することができる。電極層５ａを厚くすることによって熱容量が大きくなり、それにより電極層５ａの耐熱性が向上する。
ステップＳＴ１３０（図８）にて、裏面構造が形成される。裏面構造は、例えば、以下のように形成される。
まず、半導体基板５０の下面Ｆ２が研削されることによって、半導体基板５０の厚みが、既定の設計厚みに低減される。設計厚みは、例えば、８０μｍ～２００μｍである。
次に、半導体基板５０の下面Ｆ２へドナーを注入することによってｎ型バッファ層３が形成される。ｎ型バッファ層３は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成されてよい。あるいは、ｎ型バッファ層３は、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成されてよい。ドナーの注入は、例えば、リン（Ｐ）イオンの注入およびプロトン（Ｈ＋）の注入の少なくともいずれかによって行われてよい。プロトンは、比較的低い加速エネルギーで半導体基板５０の下面Ｆ２から深い位置にまで注入することができる。また、加速エネルギーを変えることで、プロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回のイオン注入を行うと、リンで形成する場合に比して、半導体基板５０の厚さ方向（Ｚ方向）におけるｎ型バッファ層３の寸法を十分に確保しやすい。一方、リンはプロトンに比較して、ドナーとしての高い活性化率を有している。よって、リンでｎ型バッファ層３を形成することにより、薄い半導体基板５０であっても、空乏層のパンチスルーをより確実に抑制する効果が得られる。当該効果を一層高めるためには、プロトンおよびリンの両方を注入することによりｎ型バッファ層３を形成することが好ましく、この場合、プロトンはリンに比して、下面Ｆ２から、より深い位置に注入される。
また半導体基板５０の下面Ｆ２へアクセプターを注入することによって、ｐ型コレクタ層１６が形成される。アクセプターの注入は、例えば、ボロン（Ｂ）の注入によって行われる。ｐ型コレクタ層１６が形成される際に、終端領域３０においてｐ型終端コレクタ層１６ａ（図６および図７を参照）も同時に形成されてよい。
次に、ダイオード領域２０にｎ型カソード層２６（図３～図５参照）が、例えばリン（Ｐ）の注入によって形成される。ｎ型カソード層２６を形成するためのドナーの注入量は、ｐ型コレクタ層１６を形成するためのアクセプターの注入量よりも多い。なお、図３～図５においては、下面Ｆ２からの、ｐ型コレクタ層１６およびｎ型カソード層２６の深さが同じに示されているが、ｎ型カソード層２６の深さはｐ型コレクタ層１６の深さ以上であることが好ましい。ｎ型カソード層２６が形成されることになる領域には、アクセプターも注入されるので、当該アクセプターを相殺する量よりも多くのドナーが注入される。
半導体基板５０の下面Ｆ２側へ注入されたイオンは、下面Ｆ２にレーザーを照射するレーザーアニールによって活性化されてよい。レーザーアニールにより、ｐ型コレクタ層１６だけでなく、下面Ｆ２から比較的浅く位置するｎ型バッファ層３も同時に活性化することができる。ｎ型バッファ層３にプロトンが用いられている場合、その活性化に適した温処理温度は、比較的低く、３８０℃～４５０℃程度である。よって、プロトンが注入された領域は、３８０℃～４５０℃程度より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板５０の下面Ｆ２近傍を高温にできるため、下面Ｆ２から離れたｎ型バッファ層３へプロトンを注入した後であっても、レーザー照射条件を適宜調整することによって、上記温度範囲を超えないようにしつつ下面Ｆ２近傍を高温に加熱することができる。
次に、半導体基板５０の下面Ｆ２上にコレクタ電極７（図３～図５）が形成される。コレクタ電極７は、下面Ｆ２のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０にまたがって形成される。コレクタ電極７は下面Ｆ２の全面に形成されてもよい。コレクタ電極７としては、例えば、スパッタリングまたは蒸着などのＰＶＤによって、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）層などのアルミニウム合金層、または、チタン（Ｔｉ）層が形成される。例えば、これらの層と、ニッケル（Ｎｉ）層または金（Ａｕ）層とによって、積層構造が設けられてもよい。また、ＰＶＤで形成された金属膜上に、無電解めっき法または電解めっき法による少なくとも１つのめっき膜が形成されてもよい。
なお、ステップＳＴ１３０は、ステップＳＴ１２０に関連して前述した説明における、アルミニウム合金層の形成と、少なくとも１つのめっき膜の形成と、の間のタイミングで行われてもよい。
以上により、ＲＣ－ＩＧＢＴ１００が作製される。なお量産においては、ウエハレベルの工程が完了した時点で、１つのウエハに、マトリクス状に配置された複数のＲＣ－ＩＧＢＴ１００が形成される。これらがレーザーダイシングまたはブレードダイシングにより個々のＲＣ－ＩＧＢＴ１００に切り分けられる。
（効果）
本実施の形態１によれば、第一に、ダイオード領域２０のｐ＋アノードコンタクト層２４ｂが、ＩＧＢＴ領域１０のｐ＋＋ベースコンタクト層１４に比して、低いネット濃度を有している。このネット濃度差によって、ＩＧＢＴ領域１０における高いラッチアップ耐量と、ダイオード領域２０における低いリカバリー損失と、を実現することができる。第二に、ｐ＋アノードコンタクト層２４ｂは、ｐ＋＋ベースコンタクト層１４に比して、高いドナー濃度を有している。この高いドナー濃度を利用することによって、上記のネット濃度差を得るに際して製造コストの大幅な増大を避けるために、アクセプター濃度を調整するプロセスを簡素化することができる。以上から、製造コストの大幅な増大を避けつつ、高いラッチアップ耐量と、低いリカバリー損失と、を実現することができる。
具体的には、ｎ型エミッタ層１３のドナー添加を行う工程と、ｐ＋アノードコンタクト層２４ｂのドナー添加を行う工程と、が、共通のドナー添加工程（図１１および図１２）として同時に行われる。これにより、ｎ型エミッタ層１３のドナー添加を行う工程と、ｐ＋アノードコンタクト層２４ｂのドナー添加を行う工程と、が個別に行われる場合に比して、製造方法が簡略化される。よって製造コストを低減することができる。
また、ｐ＋＋ベースコンタクト層１４のアクセプター添加を行う工程と、ｐ＋アノードコンタクト層２４ｂのアクセプター添加を行う工程と、が、共通のアクセプター添加工程（図１３～図１５）として同時に行われる。これにより、ｐ＋＋ベースコンタクト層１４のアクセプター添加を行う工程と、ｐ＋アノードコンタクト層２４ｂのアクセプター添加を行う工程と、が個別に行われる場合に比して、製造方法が簡略化される。よって製造コストを低減することができる。
上述した共通のドナー添加工程における単位面積当たりのドナーイオンの注入量は、上述した共通のアクセプター添加工程における単位面積当たりのアクセプターイオンの注入量に比して低い。これにより、共通のドナー添加工程と共通のアクセプター添加工程との組によって、ｐ＋アノードコンタクト層２４ｂへｐ型を付与することができる。
ｐ＋アノードコンタクト層２４ｂは、ｐ＋＋アノードコンタクト層２４ａに比して低いネット濃度を有している。これにより、ダイオード領域２０におけるｐ＋＋アノードコンタクト層２４ａおよびｐ＋アノードコンタクト層２４ｂの配置の調整によって、ダイオード領域２０のリカバリー損失を、より低減することができる。
ｐ＋アノードコンタクト層２４ｂは、ｐ＋＋アノードコンタクト層２４ａに比して高いドナー濃度を有している。これにより、ｐ＋＋アノードコンタクト層２４ａのネット濃度に対するｐ＋アノードコンタクト層２４ｂのネット濃度の差異を、ドナー濃度の差異によって調整することができる。
上面Ｆ１は、ダイオード領域２０においてｎ型を有していない。これにより、寄生ｎｐｎトランジスタが構成されることに起因してのＲＲＳＯＡ（Ｒｅｖｅｒｓｅ Ｒｅｃｏｖｅｒｙ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ：逆回復安全動作領域）の低下を抑制することができる。
ｐ型アノード層２５は上面Ｆ１の一部をなしている。これにより、ホール注入効率が低減される。よってダイオード領域２０のリカバリー損失を低減することができる。
ｐ型アノード層２５のネットピーク濃度は、１×１０１６／ｃｍ３以上である。これによりＲＲＳＯＡの低下を抑制することができる。
ｐ＋アノードコンタクト層２４ｂのネットピーク濃度は、１×１０１８／ｃｍ３以上である。これによりダイオード領域２０のオン電圧を低く抑えることができる。
（変形例）
図１６は、図１の変形例を示す平面図である。本変形例においては、ダイオード領域２０は、縦方向および横方向にそれぞれ複数並んで配置されている。ダイオード領域２０はその周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図１６では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行、のマトリクス状に設けられている。しかしながら、ダイオード領域２０の個数および配置はこれに限られものではなく、ＩＧＢＴ領域１０内において１つまたは複数のダイオード領域２０がその周囲をＩＧＢＴ領域１０に囲まれている構成が適用され得る。
＜実施の形態２＞
図１７は、実施の形態２における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０２（逆導通型半導体装置）の構成を、図２と同様の視野で概略的に示す部分平面図である。本実施の形態２においては、実施の形態１（図２）と異なり、ｐ＋アノードコンタクト層２４ｂがｐ＋＋アノードコンタクト層２４ａに囲まれるようにｐ＋＋アノードコンタクト層２４ａの内側に配置されている。なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
実施の形態１および２に共通して、ｐ＋アノードコンタクト層２４ｂにおいては、ドナーが添加されている領域にさらにアクセプターが添加されているカウンタードーピングによって、ｐ型が付与されている。よって、不純物添加のための注入マスクの形成ばらつきに起因して、上面Ｆ１においてｐ型のｐ＋アノードコンタクト層２４ｂとなるべき領域の一部がｎ型を有してしまう可能性がある。このｎ型領域が寄生ｎｐｎトランジスタを構成する場合、ＲＲＳＯＡが低下する。
本実施の形態２（図１７）によれば、実施の形態１（図２）に比して、ｐ＋アノードコンタクト層２４ｂの各々の大きさが小さく、注入マスクの形成ばらつきに起因してのｐ＋アノードコンタクト層２４ｂの寸法ばらつきも小さくなる。よって、製造ばらつきに起因してのＲＲＳＯＡの低下を抑制することができる。
＜実施の形態３＞
図１８は、実施の形態３における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０３（逆導通型半導体装置）の構成を、図１７と同様の視野で概略的に示す部分平面図である。本実施の形態においては、実施の形態２（図１７）と異なり、ｐ＋＋アノードコンタクト層２４ａに囲まれたｐ＋アノードコンタクト層２４ｂが、ジグザグに分散して配置されている。なお、これ以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態３（図１８）によれば、実施の形態２（図１７）に比して、ダイオード領域２０における正孔電流密度がより均等となる。これにより、ダイオード領域２０の放熱性を高めることができる。
＜実施の形態４＞
図１９は、実施の形態４における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０４（逆導通型半導体装置）の構成を、図２と同様の視野で概略的に示す部分平面図である。本実施の形態においては、実施の形態２（図２）と異なり、ｐ＋アノードコンタクト層２４ｂによってｐ型アノード層２５から分離されるようにｐ＋＋アノードコンタクト層２４ａが配置されている。なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態４（図１９）によれば、実施の形態１（図２）に比して、ｐ型アノード層２５に注入される正孔の密度が低減される。これにより、リカバリー損失を低減することができる。
＜実施の形態５＞
図２０は、実施の形態５における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０５（逆導通型半導体装置）の構成を、図１７と同様の視野で概略的に示す部分平面図である。本実施の形態５においては、実施の形態２（図１７）と異なり、ｐ＋＋アノードコンタクト層２４ａがｐ＋アノードコンタクト層２４ｂに囲まれるようにｐ＋アノードコンタクト層２４ｂの内側に配置されている。言い換えれば、ｐ＋＋アノードコンタクト層２４ａおよびｐ＋アノードコンタクト層２４ｂの配置が入れ替えられている。なお、これ以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐ型アノード層２５に注入される正孔の密度が低減される。これにより、リカバリー損失を低減することができる。
＜実施の形態６＞
図２１は、実施の形態６における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０６（逆導通型半導体装置）の構成を、図２と同様の視野で概略的に示す部分平面図である。本実施の形態においては、実施の形態５（図２０）と異なり、ｐ＋アノードコンタクト層２４ｂに囲まれたｐ＋＋アノードコンタクト層２４ａが、ジグザグに分散して配置されている。なお、これ以外の構成については、上述した実施の形態５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態６（図２１）によれば、実施の形態５（図２０）に比して、ダイオード領域２０における正孔電流密度がより均等となる。これにより、ダイオード領域２０の放熱性を高めることができる。
＜実施の形態７＞
図２２は、実施の形態７における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０７（逆導通型半導体装置）の構成を、図２と同様の視野で概略的に示す部分平面図である。本実施の形態７においては、実施の形態１（図２）と異なり、ダイオードトレンチゲート２１で区切られた、半導体基板５０の複数のメサ領域のうち、一部のメサ領域の上面にはｐ型アノード層２５のみが配置されておりｐ＋＋アノードコンタクト層２４ａおよびｐ＋アノードコンタクト層２４ｂは配置されておらず、他の一部のメサ領域の上面にはｐ＋＋アノードコンタクト層２４ａおよびｐ＋アノードコンタクト層２４ｂのみが配置されておりｐ型アノード層２５が配置されていない。なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐ＋＋アノードコンタクト層２４ａおよびｐ＋アノードコンタクト層２４ｂの、Ｘ方向（トレンチの延在方向に平行な方向）における寸法ばらつきの影響を低減することができる。
＜実施の形態８＞
図２３は、実施の形態８における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０８（逆導通型半導体装置）の構成を、図２と同様の視野で概略的に示す部分平面図である。本実施の形態８においては、実施の形態１（図２）と異なり、ｐ＋＋アノードコンタクト層２４ａが省略されている。これにより、ダイオードトレンチゲート２１で区切られた、半導体基板５０の複数のメサ領域の各々において、Ｘ方向（トレンチの延在方向に平行な方向）においてｐ＋アノードコンタクト層２４ｂとｐ型アノード層２５とが交互かつ互いに接して配置されている。なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態８（図２３）によれば、ｐ型アノード層２５に注入される正孔の密度が低減される。これにより、リカバリー損失を低減することができる。
＜実施の形態９＞
図２４は、実施の形態９における、半導体基板５０の上面（第１主面）に沿ってのＲＣ－ＩＧＢＴ１０９（逆導通型半導体装置）の構成を、図２と同様の視野で概略的に示す部分平面図である。本実施の形態９においても、実施の形態８（図２３）と同様、ｐ＋＋アノードコンタクト層２４ａ（図２参照）が省略されている。そして本実施の形態９においては、実施の形態８と異なり、ダイオードトレンチゲート２１で区切られた、半導体基板５０の複数のメサ領域のうち、一部のメサ領域の上面にはｐ型アノード層２５のみが配置されておりｐ＋アノードコンタクト層２４ｂは配置されておらず、他の一部のメサ領域の上面にはｐ＋アノードコンタクト層２４ｂのみが配置されておりｐ型アノード層２５が配置されていない。なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐ＋アノードコンタクト層２４ｂの、Ｘ方向（トレンチの延在方向に平行な方向）における寸法ばらつきの影響を低減することができる。
＜実施の形態１０＞
本実施の形態１０においては、実施の形態１で説明されたＲＣ－ＩＧＢＴ１００が有する半導体基板５０の不純物濃度プロファイルについて、より詳しく説明する。
図２５は、本実施の形態１０におけるＲＣ－ＩＧＢＴ１００が有する半導体基板５０の濃度プロファイルの例を、一点鎖線ＤＤ（図３）の深さ範囲において示すグラフ図である。このグラフにおいて、濃度Ｎａ１はｐ型アノード層２５形成のためのアクセプター注入プロファイルを表している。濃度Ｎａ１＋濃度Ｎａ２は、ｐ＋アノードコンタクト層２４ｂ形成のためのアクセプター注入プロファイルを表している。濃度Ｎｄ２はｐ＋アノードコンタクト層２４ｂ形成のためのドナー注入プロファイルを表している。ネット濃度Ｎｎは、濃度Ｎａ１＋濃度Ｎａ２のアクセプター濃度と、濃度Ｎｄ２のドナー濃度とから得られるネット濃度を表している。
ｐ型アノード層２５（深さ位置が２μｍ程度以上の領域）のネット濃度Ｎｎのピーク濃度は、１×１０１６／ｃｍ３以上である。ｐ＋アノードコンタクト層２４ｂ（深さ位置が２μｍ程度以下の領域）のネット濃度Ｎｎのピーク濃度は、１×１０１８／ｃｍ３以上である。
図２６は、本実施の形態１０におけるＲＣ－ＩＧＢＴ１００における、ｐ型アノード層２５のネットピーク濃度と、ＲＲＳＯＡ試験において測定された可制御Ｖｃｃとの関係を示すグラフ図である。なおＶｃｃは、コレクタ・エミッタ間に印加される直流電源電圧であり、可制御Ｖｃｃは、ＲＲＳＯＡ試験において装置破壊が生じなかった最大Ｖｃｃである。プロットされているネットピーク濃度の値（／ｃｍ３）は、２．５×１０１５、５．０×１０１５、１．２×１０１６、２．０×１０１６、２．５×１０１６、および５．０×１０１６であった。この結果から、ｐ型アノード層２５のネットピーク濃度を１．２×１０１６／ｃｍ３以上とすることによって、ＲＲＳＯＡの低下を抑制することができることがわかる。また、プロットの全体的傾向から、ｐ型アノード層２５のネットピーク濃度を、おおよそ１×１０１６／ｃｍ３以上とすることによって、ＲＲＳＯＡの低下を抑制することができると考えられる。
図２７は、本実施の形態１０におけるＲＣ－ＩＧＢＴ１００における、ｐ＋アノードコンタクト層２４ｂ（第１アノードコンタクト層）のネットピーク濃度と、ダイオード領域２０によって構成されるダイオードのオン電圧と、の関係の測定結果の例を示すグラフ図である。プロットされているネットピーク濃度の値（／ｃｍ３）は、１．０×１０１７、３．５×１０１８、５．０×１０１８、１．０×１０１９、および２．０×１０１９であった。この結果から、ｐ＋アノードコンタクト層２４ｂのネットピーク濃度を３．５×１０１８以上とすることによって、ダイオードのオン電圧を顕著に低減することができることがわかる。また、プロットの全体的傾向から、ｐ＋アノードコンタクト層２４ｂのネットピーク濃度を、おおよそ１×１０１８／ｃｍ３以上とすることによって、ダイオードのオン電圧を抑制することができると考えられる。この、オン電圧の低減は、エミッタ電極５とｐ＋アノードコンタクト層２４ｂとの接触抵抗の低減によるものと考えられる。
＜実施の形態１１＞
図２８は、図２５（実施の形態１０）の変形例であり、本実施の形態１１における半導体基板５０の不純物濃度プロファイルを示す。本実施の形態１１においては、半導体基板５０は、ダイオード領域２０において、厚み方向におけるネット濃度Ｎｎのプロファイルの極小値を、ｐ＋アノードコンタクト層２４ｂ（図中、左側の領域）とｐ型アノード層２５（図中、右側の領域）との間の深さ位置で有している。これにより、ダイオード領域２０におけるホール注入効率が低減される。よってダイオード領域２０のリカバリー損失を低減することができる。
＜実施の形態１２＞
図２９は、図２５（実施の形態１０）の変形例であり、本実施の形態１２における半導体基板５０の不純物濃度プロファイルを示す。本実施の形態１２においては、ｐ＋アノードコンタクト層２４ｂ（図中、左側の領域）は、厚み方向におけるネット濃度Ｎｎのプロファイルのピーク値を、上面（ゼロの深さ位置）から離れた深さ位置で有している。これにより、ダイオード領域２０におけるホール注入効率が低減される。よってダイオード領域２０のリカバリー損失を低減することができる。
＜実施の形態１３＞
図３０は、図２５（実施の形態１０）の変形例であり、本実施の形態１３における半導体基板５０の不純物濃度プロファイルを示す。本実施の形態１３においては、半導体基板５０は、ダイオード領域２０における厚み方向においてｐ＋アノードコンタクト層２４ｂとｐ型アノード層２５との間に、ｎ型を有する介在層２９を含む。これにより、ダイオード領域２０におけるホール注入効率が低減される。よってダイオード領域２０のリカバリー損失を低減することができる。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。また、ある実施の形態を他の実施の形態に部分的に適用することも可能である。
１ ｎ－ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、５ エミッタ電極、５ａ 電極層、５ｂ バリアメタル層、７ コレクタ電極、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ アクティブゲート電極、１１ｂ ゲート絶縁膜、１３ ｎ型エミッタ層、１４ ベースコンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、２０ ダイオード領域、２４ ｐ型アノードコンタクト領域、２４ａ ｐ＋＋アノードコンタクト層（第２アノードコンタクト層）、２４ｂ ｐ＋アノードコンタクト層（第１アノードコンタクト層）、２４ｂＤ 暫定領域、２５ ｐ型アノード層、２６ ｎ型カソード層、２９ 介在層、５０ 半導体基板、６１，６２ 注入マスク、１００～１０９ ＲＣ－ＩＧＢＴ（逆導通型半導体装置）。

Claims (13)

  1. 絶縁ゲートバイポーラトランジスタ領域およびダイオード領域を有する逆導通型半導体装置であって、
    前記絶縁ゲートバイポーラトランジスタ領域および前記ダイオード領域に含まれ、第１主面と、前記第１主面と反対の第２主面と、を有する半導体基板を備え、前記半導体基板は、
    前記絶縁ゲートバイポーラトランジスタ領域および前記ダイオード領域にまたがり、第１導電型を有するドリフト層と、
    前記絶縁ゲートバイポーラトランジスタ領域において前記ドリフト層と前記第１主面との間に配置され、前記第１導電型とは異なる第２導電型を有するベース層と、
    前記絶縁ゲートバイポーラトランジスタ領域において前記ベース層と前記第１主面との間に配置され、前記第１導電型を有するエミッタ層と、
    前記絶縁ゲートバイポーラトランジスタ領域において前記ベース層と前記第１主面との間に配置され、前記第１主面の一部をなし、前記第２導電型を有するベースコンタクト層と、
    前記絶縁ゲートバイポーラトランジスタ領域において前記ドリフト層と前記第２主面との間に配置され、前記第２導電型を有するコレクタ層と、
    前記ダイオード領域において前記ドリフト層と前記第１主面との間に配置され、前記第２導電型を有するアノード層と、
    前記ダイオード領域において前記アノード層と前記第１主面との間に配置され、前記第１主面の一部をなし、前記アノード層に比して高い第２導電型不純物濃度ピーク値を有し、前記第２導電型を有するアノードコンタクト領域と、
    前記ダイオード領域において前記ドリフト層と前記第２主面との間に配置され、前記第１導電型を有するカソード層と、
    を含み、前記逆導通型半導体装置はさらに、
    前記エミッタ層と前記ドリフト層との間の電気的経路を制御するためのチャネルを前記ベース層によって形成するための絶縁ゲート構造と、
    前記コレクタ層と前記カソード層とに電気的に接続されたコレクタ電極と、
    前記ベースコンタクト層と、前記アノードコンタクト領域とに接するエミッタ電極と、
    を備え、
    前記アノードコンタクト領域は、前記ベースコンタクト層に比して低いネット濃度と高い第１導電型不純物濃度とを有する第１アノードコンタクト層を含む、逆導通型半導体装置。
  2. 前記アノードコンタクト領域は第２アノードコンタクト層を含み、前記第１アノードコンタクト層は前記第２アノードコンタクト層に比して低いネット濃度を有している、請求項１に記載の逆導通型半導体装置。
  3. 前記第１アノードコンタクト層は前記第２アノードコンタクト層に比して高い第１導電型不純物濃度を有している、請求項２に記載の逆導通型半導体装置。
  4. 前記第１主面は前記ダイオード領域において前記第１導電型を有していない、請求項１から３のいずれか一項に記載の逆導通型半導体装置。
  5. 前記アノード層は前記第１主面の一部をなしている、請求項１から４のいずれか一項に記載の逆導通型半導体装置。
  6. 前記アノード層のネットピーク濃度は、１×１０１６／ｃｍ３以上である、請求項１から５のいずれか一項に記載の逆導通型半導体装置。
  7. 前記第１アノードコンタクト層のネットピーク濃度は、１×１０１８／ｃｍ３以上である、請求項１から６のいずれか一項に記載の逆導通型半導体装置。
  8. 前記半導体基板は、前記ダイオード領域において、厚み方向におけるネット濃度プロファイルの極小値を、前記第１アノードコンタクト層と前記アノード層との間の深さ位置で有している、請求項１から７のいずれか一項に記載の逆導通型半導体装置。
  9. 前記第１アノードコンタクト層は、厚み方向におけるネット濃度プロファイルのピーク値を、前記第１主面から離れた深さ位置で有している、請求項１から８のいずれか一項に記載の逆導通型半導体装置。
  10. 前記半導体基板は、前記ダイオード領域における厚み方向において前記第１アノードコンタクト層と前記アノード層との間に、第１導電型を有する介在層を含む、請求項１から９のいずれか一項に記載の逆導通型半導体装置。
  11. 請求項１から１０のいずれか一項に記載の逆導通型半導体装置を製造するための、逆導通型半導体装置の製造方法であって、
    前記半導体基板の前記第１主面上へのイオン注入によって、前記エミッタ層の第１導電型不純物添加を行う工程と、
    前記半導体基板の前記第１主面上へのイオン注入によって、前記第１アノードコンタクト層の第１導電型不純物添加を行う工程と、
    を備え、
    前記エミッタ層の前記第１導電型不純物添加を行う工程と、前記第１アノードコンタクト層の前記第１導電型不純物添加を行う工程とが、共通の第１導電型不純物添加工程として同時に行われる、逆導通型半導体装置の製造方法。
  12. 前記半導体基板の前記第１主面上へのイオン注入によって、前記ベースコンタクト層の第２導電型不純物添加を行う工程と、
    前記半導体基板の前記第１主面上へのイオン注入によって、前記第１アノードコンタクト層の第２導電型不純物添加を行う工程と、
    をさらに備え、
    前記ベースコンタクト層の前記第２導電型不純物添加を行う工程と、前記第１アノードコンタクト層の前記第２導電型不純物添加を行う工程とが、共通の第２導電型不純物添加工程として同時に行われる、請求項１１に記載の逆導通型半導体装置の製造方法。
  13. 前記共通の第１導電型不純物添加工程における単位面積当たりの第１導電型不純物イオンの注入量は、前記共通の第２導電型不純物添加工程における単位面積当たりの第２導電型不純物イオンの注入量に比して低い、請求項１２に記載の逆導通型半導体装置の製造方法。
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