JP2014179528A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】 ＶＬＤ構造を有する半導体素子において、ＶＬＤ層における高濃度の不純物領域の存在により、半導体素子の降伏電圧が低下する。
【解決手段】 第１導電型の半導体基板２の主表面の一部に第２導電型の不純物の導入により形成された主電流の導通を担う活性領域と、この活性領域を囲む終端領域に活性領域に接続して第２導電型の不純物の選択的な導入及び拡散熱処理によりゆるやかな接合形状に形成されたＶＬＤ構造を有する半導体素子の製造方法において、半導体基板２の主表面に、終端領域上において複数の開口３ａを有し、活性領域側から順次その開口寸法が小さくなっていくドーピングマスク３を形成する工程と、ドーピングマスク３の開口３ａを通して第２導電型の不純物を半導体基板２内に導入しＶＬＤ層４を形成する工程と、ドーピングマスク３の開口３ａを通してＶＬＤ層４の表面の一部を除去する工程とを含むことを特徴とする。
【選択図】 図１

Description

この発明は、ダイオード、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧のプレーナ型半導体素子を有する半導体素子の製造方法に係り、それらの半導体素子において、高い降伏電圧を維持するための終端構造の製造方法の改良に関するものである。

一般にダイオード、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧のプレーナ型半導体素子は、主電流を通電する活性領域と、その活性領域を取り囲んで高い降伏電圧を維持するための終端領域とから構成されるが、その終端領域の構造として、ＶＬＤ（Variation of Lateral Doping）と呼ばれる終端構造が、例えば特許文献１に開示されている。

このＶＬＤ構造とは、半導体素子の終端領域において、活性領域との境界から遠ざかるほど主面からの深さが浅くなり、且つ半導体基板とは反対導電型の不純物濃度が低くなっていくＶＬＤ層を有する構造である。このような構造を実現するために、特許文献１では、半導体素子の終端領域上に、活性領域側から開口寸法を徐々に減少させたドーピングマスクを形成し、このドーピングマスクを介して所定の不純物イオンを注入及び拡散している。

このようにすることにより、一方の導電型の半導体基板とその半導体基板中に形成された反対導電型のＶＬＤ層との境界に形成されたｐｎ接合の曲率半径を大きくすることができると共に、該ｐｎ接合の両側に発生する空乏層のＶＬＤ層内への伸長を促進するため、高い降伏電圧を有するｐｎ接合を形成することができる。

特公平６−３７９９号公報 （第１図）

しかしながら、特許文献１の第１図に開示されているような終端構造を有する半導体素子製造方法では、半導体素子の終端領域上に形成されたドーピングマスクの開口を様々な寸法にする必要があるが、このドーピングマスクを介して所定の不純物イオンを注入及び拡散させた場合、ドーピングマスクの開口寸法を大きくした箇所では、その開口部の中央付近に対応する半導体基板の表面近傍に高濃度の不純物領域が形成され、電圧の印加とともに半導体基板とＶＬＤ層との境界に形成されたｐｎ接合から延びてくる空乏層がこの高濃度の不純物領域に到達し、ここで空乏層の延びが阻止されることにより、このｐｎ接合の降伏電圧が低下するという問題があった。

この発明は上記のような課題を解決するためになされたもので、その目的は、ドーピングマスクの開口寸法を大きくした箇所に形成される半導体基板の表面近傍の高濃度の不純物領域を除去することで、ｐｎ接合の降伏電圧が低下を抑制することである。

上記課題を解決するため、この発明に係る半導体素子の製造方法は、そのひとつの局面においては、第１導電型の半導体基板の中央に形成され主電流の導通を担う活性領域と、この活性領域の周囲を取り囲む終端領域と、前記終端領域において前記活性領域に接続して第２導電型の不純物の選択的な導入及び拡散熱処理によりゆるやかな接合形状に形成されたＶＬＤ構造を有する半導体素子の製造方法において、（ａ）前記半導体基板の主表面に、前記終端領域上において複数の開口を有し、前記活性領域側から順次その開口寸法が小さくなっていくドーピングマスクを形成する工程と、（ｂ）前記ドーピングマスクの開口を通して第２導電型の不純物を前記半導体基板内に導入しＶＬＤ層を形成する工程と、（ｃ）前記ドーピングマスクの開口を通して前記ＶＬＤ層の表面の一部を除去する工程とを含むことを特徴とする。

また、上記課題を解決するため、この発明に係る半導体素子の製造方法は、その他の局面においては、第１導電型の半導体基板の中央に形成され主電流の導通を担う活性領域と、この活性領域の周囲を取り囲む終端領域と、前記終端領域において前記活性領域に接続して第２導電型の不純物の選択的な導入及び拡散熱処理によりゆるやかな接合形状に形成されたＶＬＤ構造を有する半導体素子の製造方法において、（ａ）前記半導体基板の主表面に、前記終端領域上において複数の開口を有し、前記活性領域側から順次その開口寸法が小さくなっていくドーピングマスクを形成する工程と、（ｂ）前記ドーピングマスクの開口を通して第２導電型の不純物を前記半導体基板内に導入しＶＬＤ層を形成する工程と、（ｃ）前記ドーピングマスクの開口を通して前記ＶＬＤ層に前記ＶＬＤ層の導電型を反転させない程度の量の第１導電型の不純物を導入する工程とを含むことを特徴とする。

上記のような構成としたため、本発明に係る半導体素子の製造方法によれば、高濃度の不純物領域が実質的に除去されたＶＬＤ層を備えた半導体素子を製造できるので、高濃度の不純物領域の存在による半導体基板とＶＬＤ層との境界に形成されたｐｎ接合の降伏電圧の低下の虞がなく、高い降伏電圧を有する半導体素子が製造できるという効果を奏する。

本発明の実施の形態１に係る半導体素子の製造方法を模式的に示す断面図である。 本発明の実施の形態２に係る半導体素子の製造方法を模式的に示す断面図である。 本発明の実施の形態３に係る半導体素子の製造方法を模式的に示す断面図である。 図３における局所酸化膜６の形状を拡大して示した断面図である。 本発明の実施の形態４に係る半導体素子の製造方法を模式的に示す断面図である。

＜実施の形態１＞
図１は本発明の実施の形態１に係る半導体素子の製造方法を模式的に示す断面図である。なお、この半導体素子１は中央の活性領域１ａと、その活性領域１ａの周囲を取り囲む終端領域１ｂのから構成されるが、説明の便宜上、本断面図においては半導体素子の活性領域１ａの一部及び終端領域１ｂについてのみ図示している。本実施の形態の説明において、半導体素子１はダイオードであるが、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の他の高耐圧のプレーナ型半導体素子の場合でも同様である。以下図１に基づき本実施の形態に係る半導体素子の製造方法について説明する。

まず、図１（ａ）に示されるように、半導体基板としてのｎ型のシリコン基板２の主表面上にドーピングマスクとしての無機質膜３を形成する。本実施の形態の場合、無機質膜３はシリコン酸化膜であるが、他の無機質膜であっても良い。本実施の形態の場合、活性領域１ａにおけるシリコン基板２上では、無機質膜３は全て開口されているが、半導体素子１が他の高耐圧のプレーナ型半導体素子の場合には、所定の設計ルールに基づき適切な開口が設定されているか、あるいは全く開口が設定されていない場合もある。終端領域１ｂにおけるシリコン基板１上では、無機質膜２は複数の離散的な開口３ａを有し、活性領域１ａ側から順次その開口寸法が小さくなっている。

このような無機質膜３は、公知の方法により形成することができる。例えば、シリコン基板２に熱酸化により一様なシリコン酸化膜を形成し、このシリコン酸化膜上にフォトレジスト膜を形成し、公知の写真製版技術により所定のパターンをこのフォトレジスト膜に転写し、しかる後に転写されたフォトレジスト膜をマスクとしてシリコン酸化膜をドライエッチング等でエッチングし所定の開口３ａを形成し、その後フォトレジスト膜を除去すればよい。

次に、図１（ｂ）に示されるように、ドーピングマスクとしての無機質膜３の開口３ａを通してｐ型の不純物をシリコン基板２内に導入し、ｐ型の導電型を有するＶＬＤ層４を形成する。より詳細には、ｐ型の不純物として硼素をシリコン基板２の表面近傍にイオン注入し、引き続き無機質膜３を残したまま該シリコン基板２を熱処理することにより、注入されたｐ型の不純物をシリコン基板２に拡散させ、終端領域１ｂにおいて所望の形状のＶＬＤ層４を形成する。開口３ａの中央付近に対応するＶＬＤ層４の表面近傍には、拡散されずに残ったｐ型の不純物により高濃度の不純物領域４ａが形成される。本実施の形態においては、このとき活性領域１ａにおいてアノード層５が同時に形成されるが、活性領域１ａにおけるシリコン基板２上に全く開口が設定されていない場合には、工程を追加してアノード層５を別途形成しても良い。

次に、図１（ｃ）に示されるように、残しておいた無機質膜３の開口３ａを通してシリコン基板２をエッチングし、ＶＬＤ層４の表面の一部に形成された高濃度の不純物領域４ａを除去する。本実施の形態においては、０．２μｍ程度シリコン基板２をウエットエッチングしている。先の熱処理工程においてＶＬＤ層４の表面に薄い酸化膜が形成されて開口３ａがふさがった場合は、必要に応じて薄い酸化膜を除去する工程を付加してもよい。また、本工程においてアノード層５の表面のエッチングを防止したければ、必要に応じてアノード層５の表面をマスクする工程を付加してもよい。

高濃度の不純物領域４ａの除去はシリコン基板２の熱酸化処理によって行っても良い。熱酸化処理により形成されるシリコン酸化膜（熱酸化膜）においては、シリコンは母材から供給されるため、シリコン基板２の表面のシリコン原子は一定量シリコン酸化膜に組み込まれシリコン基板２から除去される。この場合は、形成されるシリコン酸化膜の膜厚が０．５μｍ程度以上であれば、高濃度の不純物領域４ａは除去される。

最後に、図１（ｄ）に示されるように、無機質膜３を除去して本実施の形態に係るＶＬＤ層４が完成する。無機質膜３をパシベーション膜として利用する場合は、この工程を省略することも可能である。

本実施の形態に係る半導体素子の製造方法によれば、高濃度の不純物領域４ａが除去されたＶＬＤ層４を備えた半導体素子を製造できるので、高濃度の不純物領域４ａの存在による半導体基板とＶＬＤ層との境界に形成されたｐｎ接合の降伏電圧の低下の虞がなく、高い降伏電圧を有する半導体素子が製造できるという効果を奏する。

＜実施の形態２＞
実施の形態１に係る半導体素子の製造方法により形成されたＶＬＤ層４には、高濃度の不純物領域４ａが除去された後に残る角部４ｂが存在する。電圧の印加とともに半導体基板とＶＬＤ層との境界に形成されたｐｎ接合から延びてくる空乏層がこのような角部４ｂに達すると、この角部４ｂにおいて電界集中を引き起こし、ｐｎ接合の降伏電圧の低下の虞が出てくるため、角部４ｂのラウンド化が必要となる。実施の形態２に係る半導体素子の製造方法はこの目的のための発明であり、以下図２に基づき本実施の形態に係る半導体素子の製造方法について説明する。

シリコン基板２にＶＬＤ層４を形成し、ＶＬＤ層４の表面の一部に形成された高濃度の不純物領域４ａ及び無機質膜３を除去するまでの工程（図２（ａ）〜（ｄ））は、実施の形態１に係る半導体素子の製造方法と同様なので説明を省略する。

図２（ｅ）に示されるように、前工程に引き続き、シリコン基板２の熱酸化処理を行い、シリコン基板２の表面に一様な厚みのシリコン酸化膜を形成した後、このシリコン酸化膜を除去する。熱酸化処理により形成されるシリコン酸化膜（熱酸化膜）においては、シリコンは母材から供給されるため、シリコン基板２の表面のシリコン原子は一定量シリコン酸化膜に組み込まれシリコン基板２から除去される。シリコン基板２の表面に角部４ｂが存在する場合には、この角部４ｂは垂直方向と水平方向の両方から熱酸化処理を受けるため、より多くのシリコン原子が除去されることとなり、角部４ｂはラウンド化される。熱酸化膜をパシベーション膜として利用する場合は、このシリコン酸化膜の除去の工程を省略することも可能である。

本実施の形態に係る半導体素子の製造方法によれば、高濃度の不純物領域４ａが除去されたＶＬＤ層４を備えた半導体素子を製造できるので、高濃度の不純物領域４ａの存在による半導体基板とＶＬＤ層との境界に形成されたｐｎ接合の降伏電圧の低下の虞がなく、高い降伏電圧を有する半導体素子が製造できるという効果を奏する。さらには、高濃度の不純物領域４ａの除去のより形成された角部４ｂがラウンド化されるため、角部４ｂでの電界集中による上記ｐｎ接合の降伏電圧の低下の虞がなく、さらに高い降伏電圧を有する半導体素子が製造できるという効果をも奏する。

＜実施の形態３＞
図３は本発明の実施の形態３に係る半導体素子の製造方法を模式的に示す断面図である。なお、この半導体素子１は中央の活性領域１ａと、その活性領域１ａの周囲を取り囲む終端領域１ｂのから構成されるが、説明の便宜上、本断面図においては半導体素子の活性領域１ａの一部及び終端領域１ｂについてのみ図示している。本実施の形態の説明において、半導体素子１はダイオードであるが、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の他の高耐圧のプレーナ型半導体素子の場合でも同様である。以下図３に基づき本実施の形態に係る半導体素子の製造方法について説明する。

まず、図３（ａ）に示されるように、半導体基板としてのｎ型のシリコン基板２の主表面上にドーピングマスクとしての無機質膜３を形成する。本実施の形態の場合、無機質膜３はシリコン窒化膜である。本実施の形態の場合、活性領域１ａにおけるシリコン基板２上では、無機質膜３は全て開口されているが、半導体素子１が他の高耐圧のプレーナ型半導体素子の場合には、所定の設計ルールに基づき適切な開口が設定されている。終端領域１ｂにおけるシリコン基板２上では、無機質膜２は複数の離散的な開口３ａを有し、活性領域１ａ側から順次その開口寸法が小さくなっている。

このような無機質膜３は、公知の方法により形成することができる。例えば、シリコン基板２上にＣＶＤにより一様なシリコン窒化膜を堆積し、このシリコン窒化膜上にフォトレジスト膜を形成し、公知の写真製版技術により所定のパターンをこのフォトレジスト膜に転写し、しかる後に転写されたフォトレジスト膜をマスクとしてシリコン窒化膜をドライエッチング等でエッチングし所定の開口３ａを形成し、その後フォトレジスト膜を除去すればよい。シリコン基板に対する応力緩和を目的として、シリコン窒化膜とシリコン基板との間に、薄い酸化膜を介在させる場合もある。

次に、図３（ｂ）に示されるように、ドーピングマスクとしての無機質膜３の開口３ａを通してｐ型の不純物をシリコン基板２内に導入し、ｐ型の導電型を有するＶＬＤ層４を形成する。より詳細には、ｐ型の不純物として硼素をシリコン基板２の表面近傍にイオン注入し、引き続き無機質膜３を残したまま該シリコン基板２を熱処理することにより、注入されたｐ型の不純物をシリコン基板２に拡散させ、終端領域１ｂにおいて所望の形状のＶＬＤ層４を形成する。開口３ａの中央付近に対応するＶＬＤ層４の表面近傍には、拡散されずに残ったｐ型の不純物により高濃度の不純物領域４ａが形成される。本実施の形態においては、このとき活性領域１ａにおいてアノード層５が同時に形成されるが、活性領域１ａにおけるシリコン基板２上に全く開口が設定されていない場合には、工程を追加してアノード層５を別途形成しても良い。

次に、図３（ｃ）に示されるように、シリコン基板２の熱酸化処理を行うことにより、ＶＬＤ層４の表面の一部に形成された高濃度の不純物領域４ａを除去する。前述したように、熱酸化処理によりシリコン基板２の表面のシリコン原子は一定量シリコン酸化膜に組み込まれシリコン基板２から除去される。本実施の形態においては、シリコン基板２の表面は部分的にシリコン窒化膜からなる無機質膜３で覆われているため、無機質膜３の下では外部から酸素が供給されず、無機質膜３の開口３ａに露出したシリコン基板２の表面のみに局所酸化膜６が形成される。この場合は、形成される局所酸化膜６の膜厚が０．５μｍ程度以上であれば、高濃度の不純物領域４ａは除去される。

図４はこの局所酸化膜６の形状を拡大して示した断面図である。図４に分かるように、熱酸化処理により形成された局所酸化膜６はシリコン基板２（ＶＬＤ層４）を侵食し、ＶＬＤ層４の表面の一部に形成された高濃度の不純物領域４ａを除去している。図４からもう１つ分かることは、無機質膜３に下にあたかも楔を打ち込んだように局所酸化膜６の一部６ａが侵入していることである。この一部６ａはその形状からバーズビーク（鳥のくちばし）と呼ばれており、外部からの酸素が開口３ａから無機質膜３の下に拡散することによって生じる。このバーズビーク６ａにより、同時に角部４ｂはラウンド化される。

最後に、図３（ｄ）に示されるように、無機質膜３及び局所酸化膜６を除去して本実施の形態に係るＶＬＤ層が完成する。無機質膜３又は局所酸化膜６をパシベーション膜として利用する場合は、この工程を省略することも可能である。

本実施の形態に係る半導体素子の製造方法によれば、高濃度の不純物領域４ａが除去されたＶＬＤ層４を備えた半導体素子を製造できるので、高濃度の不純物領域４ａの存在による半導体基板とＶＬＤ層との境界に形成されたｐｎ接合の降伏電圧の低下の虞がなく、高い降伏電圧を有する半導体素子が製造できるという効果を奏する。さらには、高濃度の不純物領域４ａの除去のより形成された角部４ｂがラウンド化されるため、角部４ｂでの電界集中による上記ｐｎ接合の降伏電圧の低下の虞がなく、さらに高い降伏電圧を有する半導体素子が製造できるという効果をも奏する。さらには、高濃度の不純物領域４ａの除去と角部４ｂがラウンド化が同一工程で実施できるため、製造工程の簡素化という効果をも奏する。

＜実施の形態４＞
実施の形態１に係る半導体素子の製造方法においては、高濃度の不純物領域４ａをエッチングによりシリコン基板２から除去していたが、不純物領域４ａを除去しなくとも、本実施の形態に開示された半導体素子の製造方法よっても同様な効果が得られる。以下図５に基づき本実施の形態に係る半導体素子の製造方法について説明する。

まず、図５（ａ）に示されるように、半導体基板としてのｎ型のシリコン基板２の主表面上にドーピングマスクとしての無機質膜３を形成する。本実施の形態の場合、無機質膜３はシリコン酸化膜であるが、他の無機質膜であっても良い。本実施の形態の場合、活性領域１ａにおけるシリコン基板２上では、無機質膜３は全て開口されているが、半導体素子１が他の高耐圧のプレーナ型半導体素子の場合には、所定の設計ルールに基づき適切な開口が設定されているか、あるいは全く開口が設定されていない場合もある。終端領域１ｂにおけるシリコン基板１上では、無機質膜２は複数の離散的な開口３ａを有し、活性領域１ａ側から順次その開口寸法が小さくなっている。

このような無機質膜３は、公知の方法により形成することができる。例えば、シリコン基板２に熱酸化により一様なシリコン酸化膜を形成し、このシリコン酸化膜上にフォトレジスト膜を形成し、公知の写真製版技術により所定のパターンをこのフォトレジスト膜に転写し、しかる後に転写されたフォトレジスト膜をマスクとしてシリコン酸化膜をドライエッチング等でエッチングし所定の開口３ａを形成し、その後フォトレジスト膜を除去すればよい。

次に、図５（ｂ）に示されるように、ドーピングマスクとしての無機質膜３の開口３ａを通してｐ型の不純物をシリコン基板２内に導入し、ｐ型の導電型を有するＶＬＤ層４を形成する。より詳細には、ｐ型の不純物として硼素をシリコン基板２の表面近傍にイオン注入し、引き続き無機質膜３を残したまま該シリコン基板２を熱処理することにより、注入されたｐ型の不純物をシリコン基板２に拡散させ、終端領域１ｂにおいて所望の形状のＶＬＤ層４を形成する。開口３ａの中央付近に対応するＶＬＤ層４の表面近傍には、拡散されずに残ったｐ型の不純物により高濃度の不純物領域４ａが形成される。本実施の形態においては、このとき活性領域１ａにおいてアノード層５が同時に形成されるが、活性領域１ａにおけるシリコン基板２上に全く開口が設定されていない場合には、工程を追加してアノード層５を別途形成しても良い。

次に、図５（ｃ）に示されるように、残しておいた無機質膜３の開口３ａを通して、ＶＬＤ層４とは反対の導電型であるｎ型の不純物をシリコン基板２内に形成されたＶＬＤ層４に導入する。より詳細には、ｎ型の不純物として燐をシリコン基板２の表面近傍にイオン注入し、引き続き該シリコン基板２を熱処理することにより、注入されたｎ型の不純物をＶＬＤ層４内に拡散させる。このとき、ｎ型の不純物の注入量を、ＶＬＤ層４の導電型を反転させない程度の量に抑えておく。これはカウンタードープと呼ばれる手法である。

このようなカウンタードープを行うことにより、ＶＬＤ層４の表面の一部に形成された高濃度の不純物領域４ａのｐ型の不純物が、新たに導入されたｎ型の不純物によりキャンセルされるため、実質的に不純物領域４ａは消滅することになる。このため、電圧の印加とともに半導体基板とＶＬＤ層との境界に形成されたｐｎ接合から延びてくる空乏層は不純物領域４ａに衝突することはなく、このｐｎ接合の降伏電圧が低下することはない。なお、本工程においてアノード層５の表面のカウンタードープを防止したければ、必要に応じてアノード層５の表面をマスクする工程を付加してもよい。

最後に、図５（ｄ）に示されるように、無機質膜３を除去して本実施の形態に係るＶＬＤ層が完成する。無機質膜３をパシベーション膜として利用する場合は、この工程を省略することも可能である。

本実施の形態に係る半導体素子の製造方法によれば、高濃度の不純物領域４ａが実質的に除去されたＶＬＤ層４を備えた半導体素子を製造できるので、高濃度の不純物領域４ａの存在による半導体基板とＶＬＤ層との境界に形成されたｐｎ接合の降伏電圧の低下の虞がなく、高い降伏電圧を有する半導体素子が製造できるという効果を奏する。また、実施の形態１に係る導体素子の製造方法のように角部４ｂが形成されないので、角部４ｂをラウンド化させる工程を省略でき、製造工程の簡素化という効果も奏する。

なお、以上の実施の形態の説明においては、半導体素子がダイオードである場合を示したが、これに限定されるものではなく、例えば、パワーＭＯＳＦＥＴやＩＧＢＴなどでもよい。半導体基板はシリコン基板であったが、他の半導体材料、例えば炭化珪素であってもよい。また、以上の実施の形態の説明においては、ｎ型のシリコン基板にｐ型の不純物を拡散させ、ＶＬＤ層及びアノード層を形成するような半導体素子について説明したが、これに限定されるものではなく、例えば、上記導電型を逆にした半導体素子についても本発明が適用できることは言うまでもないことである。

この発明に係る半導体素子の製造方法によって製造された半導体素子は、電気自動車や電車等のモータ制御機器を制御する半導体装置に適用することにより、その機器の電力変換効率の向上に寄与することができる。

１ 半導体素子
１ａ 活性領域
１ｂ 終端領域
２ シリコン基板
３ 無機質膜
３ａ 開口
４ ＶＬＤ層
４ａ 高濃度の不純物領域
５ アノード層
６ 局所酸化膜
６ａ バーズビーク

Claims (4)

1. 第１導電型の半導体基板の中央に形成され主電流の導通を担う活性領域と、この活性領域の周囲を取り囲む終端領域と、前記終端領域において前記活性領域に接続して第２導電型の不純物の選択的な導入及び拡散熱処理によりゆるやかな接合形状に形成されたＶＬＤ構造を有する半導体素子の製造方法において、
   （ａ）前記半導体基板の主表面に、前記終端領域上において複数の開口を有し、前記活性領域側から順次その開口寸法が小さくなっていくドーピングマスクを形成する工程と、
   （ｂ）前記ドーピングマスクの開口を通して第２導電型の不純物を前記半導体基板内に導入しＶＬＤ層を形成する工程と、
   （ｃ）前記ドーピングマスクの開口を通して前記ＶＬＤ層の表面の一部を除去する工程と、
   を含むことを特徴とする半導体素子の製造方法。
2. 前記工程（ｃ）の後、
   （ｄ）前記半導体基板から前記ドーピングマスクを除去し、その後前記半導体基板を熱酸化処理し、前記半導体基板の主表面上に熱酸化膜を形成する工程、
   を含むことを特徴とする請求項１記載の半導体素子の製造方法。
3. 前記工程（ａ）において、ドーピングマスクは窒化膜であり、
   前記工程（ｃ）において、前記ＶＬＤ層の表面一部の除去は前記半導体基板の熱酸化処理によってなされること、
   を特徴とする請求項１記載の半導体素子の製造方法。
4. 第１導電型の半導体基板の中央に形成され主電流の導通を担う活性領域と、この活性領域の周囲を取り囲む終端領域と、前記終端領域において前記活性領域に接続して第２導電型の不純物の選択的な導入及び拡散熱処理によりゆるやかな接合形状に形成されたＶＬＤ構造を有する半導体素子の製造方法において、
   （ａ）前記半導体基板の主表面に、前記終端領域上において複数の開口を有し、前記活性領域側から順次その開口寸法が小さくなっていくドーピングマスクを形成する工程と、
   （ｂ）前記ドーピングマスクの開口を通して第２導電型の不純物を前記半導体基板内に導入しＶＬＤ層を形成する工程と、
   （ｃ）前記ドーピングマスクの開口を通して前記ＶＬＤ層に前記ＶＬＤ層の導電型を反転させない程度の量の第１導電型の不純物を導入する工程と、
   を含むことを特徴とする半導体素子の製造方法。

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