JP2000260982A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000260982A JP2000260982A JP11059839A JP5983999A JP2000260982A JP 2000260982 A JP2000260982 A JP 2000260982A JP 11059839 A JP11059839 A JP 11059839A JP 5983999 A JP5983999 A JP 5983999A JP 2000260982 A JP2000260982 A JP 2000260982A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- base region
- epitaxial layer
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ドリフト領域に囲まれたストライプ状のベー
ス領域を有し、オン抵抗を低減させた縦型ＭＯＳＦＥＴ
において、その耐圧を高くすることができる半導体装置
及びその製造方法を提供する。 【解決手段】 半導体基板１０上の第１導電型半導体エ
ピタキシャル層１１に形成されたトレンチ２１内に第１
導電型のドリフト領域１９を形成し、このトレンチの側
壁周囲にドリフト領域を囲むようにベース領域１２の一
部を構成するストライプ状の第２導電型ベース領域２０
を形成する。ストライプ状ベース領域２０は、前記側壁
に沿って、縦方向に不純物濃度分布が均一である。スト
ライプ状ベース領域は、固相拡散もしくはエピタキシャ
ル成長により形成される。これらの方法によりストライ
プ状領域は不純物濃度がエピタキシャル層に対して縦方
向に均一であり、不必要な抵抗増が生じないのでセルの
高耐圧を維持できる。
ス領域を有し、オン抵抗を低減させた縦型ＭＯＳＦＥＴ
において、その耐圧を高くすることができる半導体装置
及びその製造方法を提供する。 【解決手段】 半導体基板１０上の第１導電型半導体エ
ピタキシャル層１１に形成されたトレンチ２１内に第１
導電型のドリフト領域１９を形成し、このトレンチの側
壁周囲にドリフト領域を囲むようにベース領域１２の一
部を構成するストライプ状の第２導電型ベース領域２０
を形成する。ストライプ状ベース領域２０は、前記側壁
に沿って、縦方向に不純物濃度分布が均一である。スト
ライプ状ベース領域は、固相拡散もしくはエピタキシャ
ル成長により形成される。これらの方法によりストライ
プ状領域は不純物濃度がエピタキシャル層に対して縦方
向に均一であり、不必要な抵抗増が生じないのでセルの
高耐圧を維持できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、とくにオン抵抗の小さい高電圧パワーＭＯＳＦＥＴ
の半導体基板内部に形成されたベース領域の構造及びそ
の形成方法に関するものである。
り、とくにオン抵抗の小さい高電圧パワーＭＯＳＦＥＴ
の半導体基板内部に形成されたベース領域の構造及びそ
の形成方法に関するものである。
【０００２】
【従来の技術】従来の縦型ＭＯＳＦＥＴは、図１２に示
すように、Ｎ＋シリコンなどの半導体基板１００の裏面
にドレイン電極１０７が形成されている。半導体基板１
００表面にはＮ型シリコンエピタキシャル層（以下、Ｎ
エピタキシャル層という）１０１が形成されている。Ｎ
エピタキシャル層１０１表面領域にはＰ型不純物拡散領
域がＰベース領域１０２として形成されている。Ｐベー
ス領域１０２の表面領域にはＮ＋不純物拡散領域がＮ＋
ソース領域１０３として形成されている。Ｎ＋ソース領
域にはソース電極１０６が形成されている。さらに、Ｎ
エピタキシャル層１０１、Ｐベース領域１０２及びＮ＋
ソース領域１０３の上にゲート酸化膜１０４を介してゲ
ート電極１０５が形成されている。Ｎエピタキシャル層
は、Ｎ型ドレインドリフト領域（以下、ドリフト領域と
いう）１０１として用いられる。このような従来の縦型
ＭＯＳＦＥＴは、ドレイン電流は、ドリフト領域１０１
を縦方向に流れる。ターンオフ時の阻止電圧は主として
この領域にかかる。そして、降伏電圧を高めるために
は、このＮエピタキシャル層を厚くし、さらにその不純
物濃度を下げる必要があった。
すように、Ｎ＋シリコンなどの半導体基板１００の裏面
にドレイン電極１０７が形成されている。半導体基板１
００表面にはＮ型シリコンエピタキシャル層（以下、Ｎ
エピタキシャル層という）１０１が形成されている。Ｎ
エピタキシャル層１０１表面領域にはＰ型不純物拡散領
域がＰベース領域１０２として形成されている。Ｐベー
ス領域１０２の表面領域にはＮ＋不純物拡散領域がＮ＋
ソース領域１０３として形成されている。Ｎ＋ソース領
域にはソース電極１０６が形成されている。さらに、Ｎ
エピタキシャル層１０１、Ｐベース領域１０２及びＮ＋
ソース領域１０３の上にゲート酸化膜１０４を介してゲ
ート電極１０５が形成されている。Ｎエピタキシャル層
は、Ｎ型ドレインドリフト領域（以下、ドリフト領域と
いう）１０１として用いられる。このような従来の縦型
ＭＯＳＦＥＴは、ドレイン電流は、ドリフト領域１０１
を縦方向に流れる。ターンオフ時の阻止電圧は主として
この領域にかかる。そして、降伏電圧を高めるために
は、このＮエピタキシャル層を厚くし、さらにその不純
物濃度を下げる必要があった。
【０００３】しかし、このためにオン抵抗が指数関数的
に上昇する。降伏電圧６００ＶのＭＯＳＦＥＴではオン
抵抗成分の９５％以上がＮエピタキシャル層の抵抗で占
められている。これは、低電圧ＭＯＳＦＥＴのようにセ
ル形状と不純物濃度、電流密度の最適化だけではオン抵
抗を下げることは難しかった。そこで損失電力が低減さ
れ、発熱量が小さい縦型ＭＯＳＦＥＴが開発された。図
１３は、単位面積当たりのオン抵抗を小さくした前記新
しい構造の縦型ＭＯＳＦＥＴの断面図である。Ｎ＋シリ
コンなどの半導体基板１２０の裏面にはドレイン電極１
２７が形成されている。そして、半導体基板１２０の表
面側にはＮ型シリコンエピタキシャル層（以下、Ｎエピ
タキシャル層という）１２１が形成されている。Ｎエピ
タキシャル層１２１には、半導体基板１２０表面の一部
まで入り込むトレンチが形成されおりその側壁周辺領域
にはＰベース領域１３０が垂直にストライプ状に形成さ
れている。Ｎエピタキシャル層１２１の表面領域にはＰ
ベース領域１３０と連続的につながるＰ＋ベース領域１
２２が形成されている。トレンチ内部にはＮ型シリコン
エピタキシャル層がピラー状に堆積されており、この層
はＮ型ドレインドリフト領域（以下、ドリフト領域とい
う）１２９として用いられている。
に上昇する。降伏電圧６００ＶのＭＯＳＦＥＴではオン
抵抗成分の９５％以上がＮエピタキシャル層の抵抗で占
められている。これは、低電圧ＭＯＳＦＥＴのようにセ
ル形状と不純物濃度、電流密度の最適化だけではオン抵
抗を下げることは難しかった。そこで損失電力が低減さ
れ、発熱量が小さい縦型ＭＯＳＦＥＴが開発された。図
１３は、単位面積当たりのオン抵抗を小さくした前記新
しい構造の縦型ＭＯＳＦＥＴの断面図である。Ｎ＋シリ
コンなどの半導体基板１２０の裏面にはドレイン電極１
２７が形成されている。そして、半導体基板１２０の表
面側にはＮ型シリコンエピタキシャル層（以下、Ｎエピ
タキシャル層という）１２１が形成されている。Ｎエピ
タキシャル層１２１には、半導体基板１２０表面の一部
まで入り込むトレンチが形成されおりその側壁周辺領域
にはＰベース領域１３０が垂直にストライプ状に形成さ
れている。Ｎエピタキシャル層１２１の表面領域にはＰ
ベース領域１３０と連続的につながるＰ＋ベース領域１
２２が形成されている。トレンチ内部にはＮ型シリコン
エピタキシャル層がピラー状に堆積されており、この層
はＮ型ドレインドリフト領域（以下、ドリフト領域とい
う）１２９として用いられている。
【０００４】Ｐ＋ベース領域１２２の表面領域にはＮ＋
不純物拡散領域がＮ＋ソース領域１２３として形成され
ている。Ｎ＋ソース領域１２３は、ピラー状のドリフト
領域１２９を挟んで所定の間隔で１対形成されている。
Ｎ＋ソース領域１２３にはソース電極１２６が形成され
ている。また、１対のＮ＋ソース領域１２３間の上、す
なわち、ドリフト領域１２９およびＰベース領域１３０
の上にゲート酸化膜１２４を介してゲート電極１２５が
形成されている。ゲート電極１２５は、シリコン酸化膜
などの絶縁膜１２８により被覆保護されている。以上の
ように、このＭＯＳＦＥＴのセル構造は、Ｐ＋ベース領
域１２２、Ｎ＋ソース領域１２３、ゲート酸化膜１２
４、ゲート電極１２５、ソース電極１２６、ドレイン電
極１２７、ドリフト領域１２９およびＰベース領域１３
０から構成され、このセル構造が半導体基板に繰り返し
形成配置されて半導体装置が構成されている。この新し
い縦型ＭＯＳＦＥＴは、セルごとに細いピラー状のＮ型
エピタキシャル層がドリフト領域として形成され、その
周囲がＰ型不純物拡散領域に囲まれている。すなわち、
縦方向のソース・ドレイン電流路がＰベース領域に囲ま
れた構造となっている。
不純物拡散領域がＮ＋ソース領域１２３として形成され
ている。Ｎ＋ソース領域１２３は、ピラー状のドリフト
領域１２９を挟んで所定の間隔で１対形成されている。
Ｎ＋ソース領域１２３にはソース電極１２６が形成され
ている。また、１対のＮ＋ソース領域１２３間の上、す
なわち、ドリフト領域１２９およびＰベース領域１３０
の上にゲート酸化膜１２４を介してゲート電極１２５が
形成されている。ゲート電極１２５は、シリコン酸化膜
などの絶縁膜１２８により被覆保護されている。以上の
ように、このＭＯＳＦＥＴのセル構造は、Ｐ＋ベース領
域１２２、Ｎ＋ソース領域１２３、ゲート酸化膜１２
４、ゲート電極１２５、ソース電極１２６、ドレイン電
極１２７、ドリフト領域１２９およびＰベース領域１３
０から構成され、このセル構造が半導体基板に繰り返し
形成配置されて半導体装置が構成されている。この新し
い縦型ＭＯＳＦＥＴは、セルごとに細いピラー状のＮ型
エピタキシャル層がドリフト領域として形成され、その
周囲がＰ型不純物拡散領域に囲まれている。すなわち、
縦方向のソース・ドレイン電流路がＰベース領域に囲ま
れた構造となっている。
【０００５】ＭＯＳＦＥＴセルがオンからオフ状態にな
ると、Ｐベース領域が埋め込まれたドリフト領域（Ｎ型
領域）に形成される空乏層を歪ませる。そして、阻止電
圧勾配が３次元的に折り返した形に広がり電圧耐量が高
まる。Ｐベース領域を縦方向に延ばすことにより降伏電
圧を高めることができる。そのため、オン抵抗と降伏電
圧の関係は、直線的になる。ところで、ストライプ状の
Ｐベース領域１３０は、以下の製造工程により形成され
る。まず、厚さ３００〜５００μｍ程度のＮ＋シリコン
半導体基板１２０上に膜厚５０μｍ程度、不純物濃度が
１×１０17ｃｍ-3程度のＮ型エピタキシャル層１２１を
形成する。Ｎ型エピタキシャル層１２１の表面領域にボ
ロンなどのＰ型不純物を注入してＰ＋ベース領域１２２
を形成する（図１４）。次に、Ｎ型エピタキシャル層１
２１表面にシリコン酸化膜１３２を堆積させ、これをパ
ターニングしてエッチングに対するマスクを形成する
（図１５）。次に、このマスク１３２を用いて四塩化炭
素と酸素との混合ガスなどを利用した反応性イオンエッ
チング（RIE:Reactive Ion Etching）により、Ｐ＋ベー
ス領域１２２表面から半導体基板１２０表面を少しエッ
チングするようにトレンチ１３１を形成する。トレンチ
１３１の幅ｗは、６μｍ程度、深さｄは、Ｎ型エピタキ
シャル層１２１の膜厚５０μｍより幾分深くなっている
（図１６）。
ると、Ｐベース領域が埋め込まれたドリフト領域（Ｎ型
領域）に形成される空乏層を歪ませる。そして、阻止電
圧勾配が３次元的に折り返した形に広がり電圧耐量が高
まる。Ｐベース領域を縦方向に延ばすことにより降伏電
圧を高めることができる。そのため、オン抵抗と降伏電
圧の関係は、直線的になる。ところで、ストライプ状の
Ｐベース領域１３０は、以下の製造工程により形成され
る。まず、厚さ３００〜５００μｍ程度のＮ＋シリコン
半導体基板１２０上に膜厚５０μｍ程度、不純物濃度が
１×１０17ｃｍ-3程度のＮ型エピタキシャル層１２１を
形成する。Ｎ型エピタキシャル層１２１の表面領域にボ
ロンなどのＰ型不純物を注入してＰ＋ベース領域１２２
を形成する（図１４）。次に、Ｎ型エピタキシャル層１
２１表面にシリコン酸化膜１３２を堆積させ、これをパ
ターニングしてエッチングに対するマスクを形成する
（図１５）。次に、このマスク１３２を用いて四塩化炭
素と酸素との混合ガスなどを利用した反応性イオンエッ
チング（RIE:Reactive Ion Etching）により、Ｐ＋ベー
ス領域１２２表面から半導体基板１２０表面を少しエッ
チングするようにトレンチ１３１を形成する。トレンチ
１３１の幅ｗは、６μｍ程度、深さｄは、Ｎ型エピタキ
シャル層１２１の膜厚５０μｍより幾分深くなっている
（図１６）。
【０００６】次に、ＣＶＤ(Chemical Vapour Depositio
n)などにより、トレンチ１３１内部表面及びマスク１３
２表面、トレンチ１３１の底面に露出する半導体基板１
２０上にＳｉＯ2 などのバッファ酸化膜１３３を形成す
る（図１７）。その後、トレンチ１３１内面上にトレン
チ１３１表面からその側壁にボロンなどのＰ型不純物を
斜方イオン注入する。その後半導体基板１２０を熱処理
してトレンチ側壁にストライプ状のＰ型不純物拡散領域
を形成し、この領域をＰベース領域１３０とする（図１
８）。その後、工程をさらに進めて、図１３に示す縦型
ＭＯＳＦＥＴを形成する。
n)などにより、トレンチ１３１内部表面及びマスク１３
２表面、トレンチ１３１の底面に露出する半導体基板１
２０上にＳｉＯ2 などのバッファ酸化膜１３３を形成す
る（図１７）。その後、トレンチ１３１内面上にトレン
チ１３１表面からその側壁にボロンなどのＰ型不純物を
斜方イオン注入する。その後半導体基板１２０を熱処理
してトレンチ側壁にストライプ状のＰ型不純物拡散領域
を形成し、この領域をＰベース領域１３０とする（図１
８）。その後、工程をさらに進めて、図１３に示す縦型
ＭＯＳＦＥＴを形成する。
【０００７】
【発明が解決しようとする課題】前述のように、図１３
に示す縦型ＭＯＳＦＥＴは、オン抵抗が降伏電圧と比例
して変化するので、オン抵抗が指数関数的に増大する従
来のものに比較して高電圧になるほどオン抵抗の低減効
果が大きくなる。そのため損失電力が小さくなり、発熱
量が小さくなってシステム全体のコストが下がることに
なる。このように、従来のオン抵抗を低減させた縦型Ｍ
ＯＳＦＥＴは、高電圧においてオン抵抗が小さいという
特徴を備えているが、トレンチの側壁に沿ったストライ
プ状の領域（Ｐベース領域）は、ボロンなどのＰ型不純
物をこの側壁の斜方向からイオン注入（斜方インプラ）
して形成されている。この方法で得られた不純物拡散領
域は、縦方向の不純物濃度分布を均一にすることが困難
である。また、トレンチ底部にもイオン注入がされるこ
とがあり、そのためトレンチ底部のＮ＋シリコン半導体
基板にもＰ型不純物拡散領域が形成されることがあっ
た。その結果ＭＯＳＦＥＴの耐圧を高くすることができ
ないという問題があった。本発明は、この様な事情によ
りなされたものであり、オン抵抗を低減させた縦型ＭＯ
ＳＦＥＴにおいて、オン抵抗を小さくするとともにその
セル耐圧を高く維持できる半導体装置及びその製造方法
を提供する。
に示す縦型ＭＯＳＦＥＴは、オン抵抗が降伏電圧と比例
して変化するので、オン抵抗が指数関数的に増大する従
来のものに比較して高電圧になるほどオン抵抗の低減効
果が大きくなる。そのため損失電力が小さくなり、発熱
量が小さくなってシステム全体のコストが下がることに
なる。このように、従来のオン抵抗を低減させた縦型Ｍ
ＯＳＦＥＴは、高電圧においてオン抵抗が小さいという
特徴を備えているが、トレンチの側壁に沿ったストライ
プ状の領域（Ｐベース領域）は、ボロンなどのＰ型不純
物をこの側壁の斜方向からイオン注入（斜方インプラ）
して形成されている。この方法で得られた不純物拡散領
域は、縦方向の不純物濃度分布を均一にすることが困難
である。また、トレンチ底部にもイオン注入がされるこ
とがあり、そのためトレンチ底部のＮ＋シリコン半導体
基板にもＰ型不純物拡散領域が形成されることがあっ
た。その結果ＭＯＳＦＥＴの耐圧を高くすることができ
ないという問題があった。本発明は、この様な事情によ
りなされたものであり、オン抵抗を低減させた縦型ＭＯ
ＳＦＥＴにおいて、オン抵抗を小さくするとともにその
セル耐圧を高く維持できる半導体装置及びその製造方法
を提供する。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
の第１導電型半導体エピタキシャル層に形成されたトレ
ンチ内に第１導電型のドリフト領域を形成し、このトレ
ンチの側壁周囲にドリフト領域を囲むように形成され、
ベース領域の一部を構成するストライプ状の第２導電型
ベース領域を備えたセル構造を有するＭＯＳＦＥＴにお
いて、このストライプ状の第２導電型ベース領域は、前
記側壁に沿って、即ち、縦方向に不純物濃度分布が均一
であることを特徴とし、また、前記ストライプ状の第２
導電型ベース領域は、固相拡散もしくはエピタキシャル
成長により形成されることを特徴としている。これらの
方法を用いてストライプ状の第２導電型ベース領域がド
リフト領域周囲に形成されるので、このストライプ状領
域は、不純物濃度が前記エピタキシャル層に対して縦方
向に均一であり、また従来のようにトレンチ底部にＰ型
不純物が混入しないので、不必要な抵抗増が生じない。
その結果オン抵抗を小さくするとともにセル耐圧を高く
維持することが可能になる。
の第１導電型半導体エピタキシャル層に形成されたトレ
ンチ内に第１導電型のドリフト領域を形成し、このトレ
ンチの側壁周囲にドリフト領域を囲むように形成され、
ベース領域の一部を構成するストライプ状の第２導電型
ベース領域を備えたセル構造を有するＭＯＳＦＥＴにお
いて、このストライプ状の第２導電型ベース領域は、前
記側壁に沿って、即ち、縦方向に不純物濃度分布が均一
であることを特徴とし、また、前記ストライプ状の第２
導電型ベース領域は、固相拡散もしくはエピタキシャル
成長により形成されることを特徴としている。これらの
方法を用いてストライプ状の第２導電型ベース領域がド
リフト領域周囲に形成されるので、このストライプ状領
域は、不純物濃度が前記エピタキシャル層に対して縦方
向に均一であり、また従来のようにトレンチ底部にＰ型
不純物が混入しないので、不必要な抵抗増が生じない。
その結果オン抵抗を小さくするとともにセル耐圧を高く
維持することが可能になる。
【０００９】すなわち、本発明の半導体装置は、第１導
電型半導体基板上に形成された第１導電型半導体エピタ
キシャル層の表面領域に形成された１対の第１導電型ソ
ース領域と、前記表面領域に前記１対の第１導電型ソー
ス領域を囲むように形成された第１の第２導電型ベース
領域、前記１対の第１導電型ソース領域及び前記第１の
第２導電型ベース領域の上にゲート酸化膜を介して形成
されたゲート電極と、前記第１導電型半導体エピタキシ
ャル層の前記ゲート電極直下の表面から裏面を突き抜け
て前記半導体基板の一部まで形成されたトレンチに埋め
込み形成された第１導電型ドリフト領域と、前記トレン
チ側壁周辺にストライプ状に形成され、前記第１の第２
導電型ベース領域に部分的に重なる領域を有する第２の
第２導電型ベース領域とを備え、前記第２の第２導電型
ベース領域の前記第１の第２導電型ベース領域に重なら
ない領域は、前記エピタキシャル層の厚さ方向である縦
方向に不純物濃度分布が均一であることを特徴としてい
る。
電型半導体基板上に形成された第１導電型半導体エピタ
キシャル層の表面領域に形成された１対の第１導電型ソ
ース領域と、前記表面領域に前記１対の第１導電型ソー
ス領域を囲むように形成された第１の第２導電型ベース
領域、前記１対の第１導電型ソース領域及び前記第１の
第２導電型ベース領域の上にゲート酸化膜を介して形成
されたゲート電極と、前記第１導電型半導体エピタキシ
ャル層の前記ゲート電極直下の表面から裏面を突き抜け
て前記半導体基板の一部まで形成されたトレンチに埋め
込み形成された第１導電型ドリフト領域と、前記トレン
チ側壁周辺にストライプ状に形成され、前記第１の第２
導電型ベース領域に部分的に重なる領域を有する第２の
第２導電型ベース領域とを備え、前記第２の第２導電型
ベース領域の前記第１の第２導電型ベース領域に重なら
ない領域は、前記エピタキシャル層の厚さ方向である縦
方向に不純物濃度分布が均一であることを特徴としてい
る。
【００１０】本発明の半導体装置の製造方法は、第１導
電型半導体基板上に形成された第１導電型半導体エピタ
キシャル層の表面領域に１対の第１導電型ソース領域を
形成する工程と、前記第１導電型半導体エピタキシャル
層の表面領域に、前記１対の第１導電型ソース領域を囲
むように、第１の第２導電型ベース領域を形成する工程
と、前記１対の第１導電型ソース領域間の表面から裏面
を突き抜けて前記半導体基板の一部に達するトレンチを
形成する工程と、前記第１導電型半導体エピタキシャル
層表面及び前記トレンチ側壁にボロンシリケートガラス
（ＢＳＧ;BornSilicate Glass）膜を堆積させる工程
と、前記ボロンシリケートガラス膜を熱処理して前記ト
レンチ側壁からボロンを第１導電型半導体エピタキシャ
ル層に拡散させて、前記トレンチ側壁周辺にストライプ
状であり、且つ前記第１の第２導電型ベース領域に部分
的に重なる領域を有する第２の第２導電型ベース領域を
形成する工程と、前記トレンチに埋め込まれるように第
１導電型半導体からなるピラー状のドリフト領域を形成
する工程と、前記第１導電型半導体エピタキシャル層表
面領域の前記１対の第１導電型ソース領域及び前記第１
の第２導電型ベース領域上にゲート酸化膜を介してゲー
ト電極を形成する工程とを備え、前記第２の第２導電型
ベース領域の前記第１の第２導電型ベース領域に重なら
ない領域は、前記第１導電型半導体エピタキシャル層の
厚さ方向である縦方向に不純物濃度分布が均一であるこ
とを第１の特徴としている。
電型半導体基板上に形成された第１導電型半導体エピタ
キシャル層の表面領域に１対の第１導電型ソース領域を
形成する工程と、前記第１導電型半導体エピタキシャル
層の表面領域に、前記１対の第１導電型ソース領域を囲
むように、第１の第２導電型ベース領域を形成する工程
と、前記１対の第１導電型ソース領域間の表面から裏面
を突き抜けて前記半導体基板の一部に達するトレンチを
形成する工程と、前記第１導電型半導体エピタキシャル
層表面及び前記トレンチ側壁にボロンシリケートガラス
（ＢＳＧ;BornSilicate Glass）膜を堆積させる工程
と、前記ボロンシリケートガラス膜を熱処理して前記ト
レンチ側壁からボロンを第１導電型半導体エピタキシャ
ル層に拡散させて、前記トレンチ側壁周辺にストライプ
状であり、且つ前記第１の第２導電型ベース領域に部分
的に重なる領域を有する第２の第２導電型ベース領域を
形成する工程と、前記トレンチに埋め込まれるように第
１導電型半導体からなるピラー状のドリフト領域を形成
する工程と、前記第１導電型半導体エピタキシャル層表
面領域の前記１対の第１導電型ソース領域及び前記第１
の第２導電型ベース領域上にゲート酸化膜を介してゲー
ト電極を形成する工程とを備え、前記第２の第２導電型
ベース領域の前記第１の第２導電型ベース領域に重なら
ない領域は、前記第１導電型半導体エピタキシャル層の
厚さ方向である縦方向に不純物濃度分布が均一であるこ
とを第１の特徴としている。
【００１１】また、本発明の半導体装置の製造方法は、
第１導電型半導体基板上に形成された第１導電型半導体
エピタキシャル層の表面領域に１対の第１導電型ソース
領域を形成する工程と、前記第１導電型半導体エピタキ
シャル層の表面領域に、前記１対の第１導電型ソース領
域を囲むように、第１の第２導電型ベース領域を形成す
る工程と、前記１対の第１導電型ソース領域間の表面か
ら裏面を突き抜けて前記半導体基板の一部に達するトレ
ンチを形成する工程と、前記トレンチ内部に第２導電型
半導体をエピタキシャル成長させて、前記トレンチ側壁
周辺にストライプ状に前記第１の第２導電型ベース領域
に接続する第２の第２導電型ベース領域を形成する工程
と、前記トレンチに埋め込まれるように第１導電型半導
体からなるピラー状のドリフト領域を形成する工程と、
前記第１導電型半導体エピタキシャル層表面領域の前記
１対の第１導電型ソース領域及び前記第１の第２導電型
ベース領域上にゲート酸化膜を介してゲート電極を形成
する工程とを備え、前記第２の第２導電型ベース領域
は、前記第１導電型半導体エピタキシャル層の厚さ方向
である縦方向に不純物濃度分布が均一であることを第２
の特徴としている。
第１導電型半導体基板上に形成された第１導電型半導体
エピタキシャル層の表面領域に１対の第１導電型ソース
領域を形成する工程と、前記第１導電型半導体エピタキ
シャル層の表面領域に、前記１対の第１導電型ソース領
域を囲むように、第１の第２導電型ベース領域を形成す
る工程と、前記１対の第１導電型ソース領域間の表面か
ら裏面を突き抜けて前記半導体基板の一部に達するトレ
ンチを形成する工程と、前記トレンチ内部に第２導電型
半導体をエピタキシャル成長させて、前記トレンチ側壁
周辺にストライプ状に前記第１の第２導電型ベース領域
に接続する第２の第２導電型ベース領域を形成する工程
と、前記トレンチに埋め込まれるように第１導電型半導
体からなるピラー状のドリフト領域を形成する工程と、
前記第１導電型半導体エピタキシャル層表面領域の前記
１対の第１導電型ソース領域及び前記第１の第２導電型
ベース領域上にゲート酸化膜を介してゲート電極を形成
する工程とを備え、前記第２の第２導電型ベース領域
は、前記第１導電型半導体エピタキシャル層の厚さ方向
である縦方向に不純物濃度分布が均一であることを第２
の特徴としている。
【００１２】
【発明の実施の形態】以下図面を参照して発明の実施の
形態を説明する。まず、図１乃至図８を参照して第１の
実施例を説明する。図１は、縦型ＭＯＳＦＥＴのセル構
造を示す断面図、図２は、図１のセル構造の部分に透過
した平面図、図３は、図１のセル構造上面のゲート電極
構造を示す平面図である。Ｎ＋シリコンなどの半導体基
板１０の裏面には金属膜からなるドレイン電極（Ｄ）１
７が形成されている。そして、半導体基板１０の表面側
にはＮ型シリコンエピタキシャル層（以下、Ｎエピタキ
シャル層という）１１が形成されている。Ｎエピタキシ
ャル層１１には、その表面から半導体基板１０表面の一
部まで入り込むトレンチ２１が形成されおり、その側壁
周辺領域にはＰベース領域２０が垂直にストライプ状に
形成されている。Ｎエピタキシャル層１１の表面領域に
はＰベース領域２０と連続的につながるＰ＋ベース領域
１２が形成されている。トレンチ２１内部にはＮ型シリ
コンエピタキシャル層がピラー状に堆積されており、こ
の層はＮ型ドレインドリフト領域（以下、ドリフト領域
という）１９として用いられている。Ｐ＋ベース領域１
２が形成されている表面領域にはＮ＋不純物拡散領域が
Ｎ＋ソース領域１３として形成されている。
形態を説明する。まず、図１乃至図８を参照して第１の
実施例を説明する。図１は、縦型ＭＯＳＦＥＴのセル構
造を示す断面図、図２は、図１のセル構造の部分に透過
した平面図、図３は、図１のセル構造上面のゲート電極
構造を示す平面図である。Ｎ＋シリコンなどの半導体基
板１０の裏面には金属膜からなるドレイン電極（Ｄ）１
７が形成されている。そして、半導体基板１０の表面側
にはＮ型シリコンエピタキシャル層（以下、Ｎエピタキ
シャル層という）１１が形成されている。Ｎエピタキシ
ャル層１１には、その表面から半導体基板１０表面の一
部まで入り込むトレンチ２１が形成されおり、その側壁
周辺領域にはＰベース領域２０が垂直にストライプ状に
形成されている。Ｎエピタキシャル層１１の表面領域に
はＰベース領域２０と連続的につながるＰ＋ベース領域
１２が形成されている。トレンチ２１内部にはＮ型シリ
コンエピタキシャル層がピラー状に堆積されており、こ
の層はＮ型ドレインドリフト領域（以下、ドリフト領域
という）１９として用いられている。Ｐ＋ベース領域１
２が形成されている表面領域にはＮ＋不純物拡散領域が
Ｎ＋ソース領域１３として形成されている。
【００１３】Ｎ＋ソース領域１３は、ピラー状のドリフ
ト領域１９を挟んで所定の間隔で１対形成されている。
Ｎ＋ソース領域１３にはアルミニウムなどの金属膜から
なるソース電極（Ｓ）１６が形成されている。また、１
対のＮ＋ソース領域１３間の上、すなわちドリフト領域
１９及びＰベース領域２０の上にゲート酸化膜１４を介
してポリシリコンなどからなるゲート電極（Ｇ）１５が
形成されている。ゲート電極１５は、シリコン酸化膜な
どの絶縁膜１８により被覆保護されている。そして、Ｐ
ベース領域２０は、Ｐ＋ベース領域１２とＮエピタキシ
ャル層１１の表面領域で重なっており、且つ重ならない
領域２０ａは、Ｎエピタキシャル層１１の厚さ方向であ
る縦方向に不純物濃度分布が均一である。以上のよう
に、このＭＯＳＦＥＴのセル構造は、Ｐ＋ベース領域１
２、Ｎ＋ソース領域１３、ゲート酸化膜１４、ゲート電
極１５、ソース電極１６、ドレイン電極１７、ドリフト
領域１９及びＰベース領域２０から構成され、このセル
構造が半導体基板に繰り返し形成配置されて半導体装置
が構成されている。
ト領域１９を挟んで所定の間隔で１対形成されている。
Ｎ＋ソース領域１３にはアルミニウムなどの金属膜から
なるソース電極（Ｓ）１６が形成されている。また、１
対のＮ＋ソース領域１３間の上、すなわちドリフト領域
１９及びＰベース領域２０の上にゲート酸化膜１４を介
してポリシリコンなどからなるゲート電極（Ｇ）１５が
形成されている。ゲート電極１５は、シリコン酸化膜な
どの絶縁膜１８により被覆保護されている。そして、Ｐ
ベース領域２０は、Ｐ＋ベース領域１２とＮエピタキシ
ャル層１１の表面領域で重なっており、且つ重ならない
領域２０ａは、Ｎエピタキシャル層１１の厚さ方向であ
る縦方向に不純物濃度分布が均一である。以上のよう
に、このＭＯＳＦＥＴのセル構造は、Ｐ＋ベース領域１
２、Ｎ＋ソース領域１３、ゲート酸化膜１４、ゲート電
極１５、ソース電極１６、ドレイン電極１７、ドリフト
領域１９及びＰベース領域２０から構成され、このセル
構造が半導体基板に繰り返し形成配置されて半導体装置
が構成されている。
【００１４】この縦型ＭＯＳＦＥＴは、セルごとに細い
ピラー状のＮ型エピタキシャル層がドリフト領域として
形成され、その周囲がＰ型不純物拡散領域に囲まれてい
る。すなわち、縦方向のソース・ドレイン電流路がＰベ
ース領域に囲まれた構造となっている。この実施例で
は、以下の方法を用いてストライプ状のＰベース領域が
ドリフト領域周囲に形成されるので、このストライプ状
領域は、不純物濃度が半導体基板上に形成されたエピタ
キシャル層に対して縦方向に均一であり、その結果セル
の耐圧を従来より高くできる。次に、図４乃至図８を参
照して図１のＭＯＳＦＥＴのセル構造の製造方法を説明
する。図は、いずれもセル構造の製造工程断面図であ
る。
ピラー状のＮ型エピタキシャル層がドリフト領域として
形成され、その周囲がＰ型不純物拡散領域に囲まれてい
る。すなわち、縦方向のソース・ドレイン電流路がＰベ
ース領域に囲まれた構造となっている。この実施例で
は、以下の方法を用いてストライプ状のＰベース領域が
ドリフト領域周囲に形成されるので、このストライプ状
領域は、不純物濃度が半導体基板上に形成されたエピタ
キシャル層に対して縦方向に均一であり、その結果セル
の耐圧を従来より高くできる。次に、図４乃至図８を参
照して図１のＭＯＳＦＥＴのセル構造の製造方法を説明
する。図は、いずれもセル構造の製造工程断面図であ
る。
【００１５】まず、厚さ３００〜５００μｍ程度のＮ＋
シリコン半導体基板１０上に膜厚５０μｍ程度、不純物
濃度が１×１０17ｃｍ-3程度のＮエピタキシャル層１１
を形成する。Ｎ型エピタキシャル層１１の表面領域にボ
ロンなどのＰ型不純物を注入してＰ＋ベース領域１２を
形成する（図４）。次に、Ｎエピタキシャル層１１表面
にシリコン酸化膜２２を堆積させ、これをパターニング
してエッチングに対するマスクを形成する（図５）。次
に、このマスク２２を用いて四塩化炭素と酸素との混合
ガスなどを利用した反応性イオンエッチング（ＲＩＥ）
により、Ｐ＋ベース領域１２表面から半導体基板１０表
面を少しエッチングするようにトレンチ２１を形成す
る。トレンチ２１の幅ｗは、６μｍ程度、深さｄは、Ｎ
型エピタキシャル層１１の膜厚５０μｍより幾分深くな
っている（図６）。トレンチ幅ｗは、２〜１０μｍが適
当である。次に、ＲＩＥダメージ除去などの処理を行っ
てから、ＣＶＤなどにより、トレンチ２１内部表面及び
マスク２２の表面、トレンチ２１の底面に露出する半導
体基板１０上に膜厚３００ｎｍ程度のボロン濃度が１×
１０19〜１×１０21／ｃｍ 3 のボロンシリケートガラス
（ＢＳＧ）膜２４を形成する（図７）。
シリコン半導体基板１０上に膜厚５０μｍ程度、不純物
濃度が１×１０17ｃｍ-3程度のＮエピタキシャル層１１
を形成する。Ｎ型エピタキシャル層１１の表面領域にボ
ロンなどのＰ型不純物を注入してＰ＋ベース領域１２を
形成する（図４）。次に、Ｎエピタキシャル層１１表面
にシリコン酸化膜２２を堆積させ、これをパターニング
してエッチングに対するマスクを形成する（図５）。次
に、このマスク２２を用いて四塩化炭素と酸素との混合
ガスなどを利用した反応性イオンエッチング（ＲＩＥ）
により、Ｐ＋ベース領域１２表面から半導体基板１０表
面を少しエッチングするようにトレンチ２１を形成す
る。トレンチ２１の幅ｗは、６μｍ程度、深さｄは、Ｎ
型エピタキシャル層１１の膜厚５０μｍより幾分深くな
っている（図６）。トレンチ幅ｗは、２〜１０μｍが適
当である。次に、ＲＩＥダメージ除去などの処理を行っ
てから、ＣＶＤなどにより、トレンチ２１内部表面及び
マスク２２の表面、トレンチ２１の底面に露出する半導
体基板１０上に膜厚３００ｎｍ程度のボロン濃度が１×
１０19〜１×１０21／ｃｍ 3 のボロンシリケートガラス
（ＢＳＧ）膜２４を形成する（図７）。
【００１６】次に、ＲＩＥエッチングなどにより、マス
ク２２上及びトレンチ２１底面上のＢＳＧをエッチング
除去してＢＳＧ膜２４がトレンチ２１側壁にのみ堆積さ
せる（図８）。その後、トレンチ２１側壁上のＢＳＧ膜
２４を１０００℃〜１１００℃、例えば、１０５０℃、
Ｎ2 雰囲気中で熱処理させてボロンをトレンチ２１側壁
からＮエピタキシャル層１１内部に拡散させ、トレンチ
側壁周辺にストライプ状に形成されたＰベース領域２０
を形成する。Ｐベース領域２０は、Ｎエピタキシャル層
１１の表面領域においてＰ＋ベース領域１２と重なり、
重ならない領域２０ａは、Ｎエピタキシャル層の厚さ方
向である縦方向に不純物濃度分布が均一である。次に、
ＢＳＧ膜をウエットエッチングなどにより除去してか
ら、トレンチ２１に埋め込まれるようにピラー状のＮエ
ピタキシャル層を成長させ、これをドリフト領域１９と
する。Ｎピタキシャル層１１表面領域の１対のＮ型ソー
ス領域１３上、Ｐ＋ベース領域１２上及びドリフト領域
１９上にゲート酸化膜１４を形成し、その上にゲート電
極１５及びこれを保護する絶縁膜１８を形成する。次
に、半導体基板１０裏面にドレイン電極１７及びＮエピ
タキシャル層１１表面にソース電極１６を形成して図１
に示す縦型ＭＯＳＦＥＴを得る。
ク２２上及びトレンチ２１底面上のＢＳＧをエッチング
除去してＢＳＧ膜２４がトレンチ２１側壁にのみ堆積さ
せる（図８）。その後、トレンチ２１側壁上のＢＳＧ膜
２４を１０００℃〜１１００℃、例えば、１０５０℃、
Ｎ2 雰囲気中で熱処理させてボロンをトレンチ２１側壁
からＮエピタキシャル層１１内部に拡散させ、トレンチ
側壁周辺にストライプ状に形成されたＰベース領域２０
を形成する。Ｐベース領域２０は、Ｎエピタキシャル層
１１の表面領域においてＰ＋ベース領域１２と重なり、
重ならない領域２０ａは、Ｎエピタキシャル層の厚さ方
向である縦方向に不純物濃度分布が均一である。次に、
ＢＳＧ膜をウエットエッチングなどにより除去してか
ら、トレンチ２１に埋め込まれるようにピラー状のＮエ
ピタキシャル層を成長させ、これをドリフト領域１９と
する。Ｎピタキシャル層１１表面領域の１対のＮ型ソー
ス領域１３上、Ｐ＋ベース領域１２上及びドリフト領域
１９上にゲート酸化膜１４を形成し、その上にゲート電
極１５及びこれを保護する絶縁膜１８を形成する。次
に、半導体基板１０裏面にドレイン電極１７及びＮエピ
タキシャル層１１表面にソース電極１６を形成して図１
に示す縦型ＭＯＳＦＥＴを得る。
【００１７】次に、図９乃至図１１を参照して第２の実
施例を説明する。図９は、縦型ＭＯＳＦＥＴのセル構造
を示す断面図、図１０及び図１１は、このセル構造の製
造工程断面図である。この実施例のセル構造は、図１の
セル構造と実質的に同じである。Ｎ＋シリコン半導体基
板３０裏面にドレイン電極３７が形成されている。半導
体基板３０の表面側にはＮ型シリコンエピタキシャル層
（Ｎエピタキシャル層）３１が形成されている。Ｎエピ
タキシャル層３１には、その表面から半導体基板３０表
面の一部まで入り込むトレンチ４１が形成されおり、そ
の側壁周辺領域にはＰベース領域４０が垂直にストライ
プ状に形成されている。Ｎエピタキシャル層３１の表面
領域にはＰベース領域４０と連続的につながるＰ＋ベー
ス領域３２が形成されている。トレンチ４１内部にはＮ
型シリコンエピタキシャル層がピラー状に堆積されてお
り、この層はＮ型ドレインドリフト領域（ドリフト領
域）３９として用いられている。Ｐ＋ベース領域３２が
形成されている表面領域にはＮ＋不純物拡散領域がＮ＋
ソース領域３３として形成されている。Ｎ＋ソース領域
３３は、ピラー状のドリフト領域３９を挟んで所定の間
隔で１対形成されている。Ｎ＋ソース領域３３にはアル
ミニウムなどのソース電極３６が形成されている。
施例を説明する。図９は、縦型ＭＯＳＦＥＴのセル構造
を示す断面図、図１０及び図１１は、このセル構造の製
造工程断面図である。この実施例のセル構造は、図１の
セル構造と実質的に同じである。Ｎ＋シリコン半導体基
板３０裏面にドレイン電極３７が形成されている。半導
体基板３０の表面側にはＮ型シリコンエピタキシャル層
（Ｎエピタキシャル層）３１が形成されている。Ｎエピ
タキシャル層３１には、その表面から半導体基板３０表
面の一部まで入り込むトレンチ４１が形成されおり、そ
の側壁周辺領域にはＰベース領域４０が垂直にストライ
プ状に形成されている。Ｎエピタキシャル層３１の表面
領域にはＰベース領域４０と連続的につながるＰ＋ベー
ス領域３２が形成されている。トレンチ４１内部にはＮ
型シリコンエピタキシャル層がピラー状に堆積されてお
り、この層はＮ型ドレインドリフト領域（ドリフト領
域）３９として用いられている。Ｐ＋ベース領域３２が
形成されている表面領域にはＮ＋不純物拡散領域がＮ＋
ソース領域３３として形成されている。Ｎ＋ソース領域
３３は、ピラー状のドリフト領域３９を挟んで所定の間
隔で１対形成されている。Ｎ＋ソース領域３３にはアル
ミニウムなどのソース電極３６が形成されている。
【００１８】また、１対のＮ＋ソース領域３３間の上、
すなわちドリフト領域３９及びＰベース領域３０の上に
ゲート酸化膜３４を介してポリシリコンなどのゲート電
極３５が形成されている。ゲート電極３５は、シリコン
酸化膜などの絶縁膜３８により被覆保護されている。Ｐ
ベース領域４０は、Ｐ＋ベース領域３２とＮエピタキシ
ャル層３１の表面領域でつながっている。Ｐベース領域
４０は、Ｎエピタキシャル層３１の厚さ方向である縦方
向に不純物濃度分布が均一になっている。この縦型ＭＯ
ＳＦＥＴは、セルごとに細いピラー状のＮ型エピタキシ
ャル層がドリフト領域として形成され、その周囲がＰ型
不純物拡散領域に囲まれている。すなわち、縦方向のソ
ース・ドレイン電流路がＰベース領域に囲まれた構造と
なっている。この実施例ではストライプ状のＰベース領
域がエピタキシャル成長法によりドリフト領域の周囲に
形成されるので、このストライプ状領域は、不純物濃度
が前記Ｎエピタキシャル層３１に対して縦方向に均一で
あり、その結果セルの耐圧を従来より高くすることがで
きる。
すなわちドリフト領域３９及びＰベース領域３０の上に
ゲート酸化膜３４を介してポリシリコンなどのゲート電
極３５が形成されている。ゲート電極３５は、シリコン
酸化膜などの絶縁膜３８により被覆保護されている。Ｐ
ベース領域４０は、Ｐ＋ベース領域３２とＮエピタキシ
ャル層３１の表面領域でつながっている。Ｐベース領域
４０は、Ｎエピタキシャル層３１の厚さ方向である縦方
向に不純物濃度分布が均一になっている。この縦型ＭＯ
ＳＦＥＴは、セルごとに細いピラー状のＮ型エピタキシ
ャル層がドリフト領域として形成され、その周囲がＰ型
不純物拡散領域に囲まれている。すなわち、縦方向のソ
ース・ドレイン電流路がＰベース領域に囲まれた構造と
なっている。この実施例ではストライプ状のＰベース領
域がエピタキシャル成長法によりドリフト領域の周囲に
形成されるので、このストライプ状領域は、不純物濃度
が前記Ｎエピタキシャル層３１に対して縦方向に均一で
あり、その結果セルの耐圧を従来より高くすることがで
きる。
【００１９】次に、図１０及び図１１を参照してストラ
イプ状のＰベース領域を形成する方法を説明する。図６
に示した工程までは、第１の実施例と同じなので、ここ
までの説明は省略する。厚さ３００〜５００μｍ程度の
Ｎ＋シリコン半導体基板３０上に膜厚５０μｍ程度、不
純物濃度が１×１０17ｃｍ-3程度のＮエピタキシャル層
３１が形成され、この表面領域にボロンなどのＰ型不純
物を注入してＰ＋ベース領域３２が形成されている。そ
して、Ｎエピタキシャル層３１表面にシリコン酸化膜を
マスク４２として形成したトレンチ２１が設けられてい
る。トレンチ２１の幅ｗは、６μｍ程度、深さｄは、Ｎ
エピタキシャル層３１の膜厚５０μｍより幾分深くなっ
ている。トレンチ幅ｗは、２〜１０μｍが適当である。
次に、ＲＩＥダメージ除去などの処理を行ってから、Ｃ
ＶＤなどにより、トレンチ４１内部側面及びトレンチ４
１の底面に露出する半導体基板３０上にＰ型シリコンエ
ピタキシャル層（Ｐエピタキシャル層）４３を選択的に
成長させる（図１０）。
イプ状のＰベース領域を形成する方法を説明する。図６
に示した工程までは、第１の実施例と同じなので、ここ
までの説明は省略する。厚さ３００〜５００μｍ程度の
Ｎ＋シリコン半導体基板３０上に膜厚５０μｍ程度、不
純物濃度が１×１０17ｃｍ-3程度のＮエピタキシャル層
３１が形成され、この表面領域にボロンなどのＰ型不純
物を注入してＰ＋ベース領域３２が形成されている。そ
して、Ｎエピタキシャル層３１表面にシリコン酸化膜を
マスク４２として形成したトレンチ２１が設けられてい
る。トレンチ２１の幅ｗは、６μｍ程度、深さｄは、Ｎ
エピタキシャル層３１の膜厚５０μｍより幾分深くなっ
ている。トレンチ幅ｗは、２〜１０μｍが適当である。
次に、ＲＩＥダメージ除去などの処理を行ってから、Ｃ
ＶＤなどにより、トレンチ４１内部側面及びトレンチ４
１の底面に露出する半導体基板３０上にＰ型シリコンエ
ピタキシャル層（Ｐエピタキシャル層）４３を選択的に
成長させる（図１０）。
【００２０】次に、ＲＩＥエッチングなどによりトレン
チ４１底面上のＰ型シリコンエピタキシャル層４３をエ
ッチング除去してトレンチ４１に沿って形成されたスト
ライプ状のＰベース領域４０がトレンチ２１側壁上にの
み形成される（図１１）。その後、Ｐベース領域４０
は、Ｎエピタキシャル層３１の表面領域においてＰ＋ベ
ース領域３２とつながり、Ｎエピタキシャル層３１の厚
さ方向である縦方向に不純物濃度分布が均一である。次
にトレンチ４１に埋め込まれるようにピラー状のＮエピ
タキシャル層を成長させ、これをドリフト領域３９とす
る。Ｎエピタキシャル層３１表面領域に１対のＮ型ソー
ス領域３３上、Ｐ＋ベース領域３２上及びドリフト領域
３９上にゲート酸化膜３４を形成し、その上にゲート電
極３５及びこれを保護する絶縁膜３８を形成する。次
に、半導体基板３０裏面にドレイン電極１７及びＮエピ
タキシャル層３１表面にソース電極３６を形成して図９
に示す縦型ＭＯＳＦＥＴを得る。
チ４１底面上のＰ型シリコンエピタキシャル層４３をエ
ッチング除去してトレンチ４１に沿って形成されたスト
ライプ状のＰベース領域４０がトレンチ２１側壁上にの
み形成される（図１１）。その後、Ｐベース領域４０
は、Ｎエピタキシャル層３１の表面領域においてＰ＋ベ
ース領域３２とつながり、Ｎエピタキシャル層３１の厚
さ方向である縦方向に不純物濃度分布が均一である。次
にトレンチ４１に埋め込まれるようにピラー状のＮエピ
タキシャル層を成長させ、これをドリフト領域３９とす
る。Ｎエピタキシャル層３１表面領域に１対のＮ型ソー
ス領域３３上、Ｐ＋ベース領域３２上及びドリフト領域
３９上にゲート酸化膜３４を形成し、その上にゲート電
極３５及びこれを保護する絶縁膜３８を形成する。次
に、半導体基板３０裏面にドレイン電極１７及びＮエピ
タキシャル層３１表面にソース電極３６を形成して図９
に示す縦型ＭＯＳＦＥＴを得る。
【００２１】
【発明の効果】本発明は、以上の構成により、ドリフト
領域周囲に形成されるストライプ状のＰベース領域は、
不純物濃度が前記エピタキシャル層に対して縦方向に均
一に分布されており、その結果、オン抵抗を小さくする
とともにセル耐圧を高く維持することができる。また、
斜方インプラを用いた従来のように、トレンチ底部にＰ
型不純物が混入しないので、不必要な抵抗増が生じな
い。
領域周囲に形成されるストライプ状のＰベース領域は、
不純物濃度が前記エピタキシャル層に対して縦方向に均
一に分布されており、その結果、オン抵抗を小さくする
とともにセル耐圧を高く維持することができる。また、
斜方インプラを用いた従来のように、トレンチ底部にＰ
型不純物が混入しないので、不必要な抵抗増が生じな
い。
【図１】本発明の半導体装置の断面図。
【図２】図１に示す半導体装置の上面の一部を透視した
平面図。
平面図。
【図３】図１に示す半導体装置の上面の電極配置を説明
する平面図。
する平面図。
【図４】本発明の製造工程を説明する断面図。
【図５】本発明の製造工程を説明する断面図。
【図６】本発明の製造工程を説明する断面図。
【図７】本発明の製造工程を説明する断面図。
【図８】本発明の製造工程を説明する断面図。
【図９】本発明の半導体装置の断面図。
【図１０】本発明の製造工程を説明する断面図。
【図１１】本発明の製造工程を説明する断面図。
【図１２】従来の半導体装置の断面図。
【図１３】従来の半導体装置の断面図。
【図１４】従来の製造工程を説明する断面図。
【図１５】従来の製造工程を説明する断面図。
【図１６】従来の製造工程を説明する断面図。
【図１７】従来の製造工程を説明する断面図。
【図１８】従来の製造工程を説明する断面図。
１０、３０、１００、１２０・・・半導体基板、 １１、３１、１０１、ｌ２１・・・Ｎエピタキシャル
層、 １２、３２、１０２、１２２・・・Ｐベース領域、 １３、３３、１０３、１３２・・・Ｎソース領域、 １４、３４、１０４、１３４・・・ゲート酸化膜、 １５、３５、１０５、１３５・・・ゲート電極、 １６、３６、１０６、１２６・・・ソース電極、 １７、３７、１０７、１２７・・・ドレイン電極、 １８、３８、１２８・・・絶縁膜、 １９、３９、１２９・・・ドリフト領域、 ２０、２０ａ、４０、１３０・・・Ｐベース領域、 ２１、４１、１３１・・・トレンチ、 ２２、４２、１３２・・・シリコン酸化膜（マスク）、 ２４・・・ＢＳＧ膜、 ４３・・・Ｐエピタキシャル
層、 １３３・・・バッファ酸化膜。
層、 １２、３２、１０２、１２２・・・Ｐベース領域、 １３、３３、１０３、１３２・・・Ｎソース領域、 １４、３４、１０４、１３４・・・ゲート酸化膜、 １５、３５、１０５、１３５・・・ゲート電極、 １６、３６、１０６、１２６・・・ソース電極、 １７、３７、１０７、１２７・・・ドレイン電極、 １８、３８、１２８・・・絶縁膜、 １９、３９、１２９・・・ドリフト領域、 ２０、２０ａ、４０、１３０・・・Ｐベース領域、 ２１、４１、１３１・・・トレンチ、 ２２、４２、１３２・・・シリコン酸化膜（マスク）、 ２４・・・ＢＳＧ膜、 ４３・・・Ｐエピタキシャル
層、 １３３・・・バッファ酸化膜。
Claims (3)
- 【請求項１】 第１導電型半導体基板上に形成された第
１導電型半導体エピタキシャル層の表面領域に形成され
た１対の第１導電型ソース領域と、前記表面領域に前記
１対の第１導電型ソース領域を囲むように形成された第
１の第２導電型ベース領域、前記１対の第１導電型ソー
ス領域及び前記第１の第２導電型ベース領域の上にゲー
ト酸化膜を介して形成されたゲート電極と、前記第１導
電型半導体エピタキシャル層の前記ゲート電極直下の表
面から裏面を突き抜けて前記半導体基板の一部まで形成
されたトレンチに埋め込み形成された第１導電型ドリフ
ト領域と、前記トレンチ側壁周辺にストライプ状に形成
され、前記第１の第２導電型ベース領域に部分的に重な
る領域を有する第２の第２導電型ベース領域とを備え、
前記第２の第２導電型ベース領域の前記第１の第２導電
型ベース領域に重ならない領域は、前記エピタキシャル
層の厚さ方向である縦方向に不純物濃度が均一に分布し
ていることを特徴とする半導体装置。 - 【請求項２】 第１導電型半導体基板上に形成された第
１導電型半導体エピタキシャル層の表面領域に１対の第
１導電型ソース領域を形成する工程と、前記第１導電型
半導体エピタキシャル層の表面領域に、前記１対の第１
導電型ソース領域を囲むように第１の第２導電型ベース
領域を形成する工程と、前記１対の第１導電型ソース領
域間の表面から裏面を突き抜けて前記半導体基板の一部
に達するトレンチを形成する工程と、前記第１導電型半
導体エピタキシャル層表面及び前記トレンチ側壁にボロ
ンシリケートガラス膜を堆積させる工程と、前記ボロン
シリケートガラス膜を熱処理して前記トレンチ側壁から
ボロンを第１導電型半導体エピタキシャル層に拡散させ
て、前記トレンチ側壁周辺にストライプ状であり、且つ
前記第１の第２導電型ベース領域に部分的に重なる領域
を有する第２の第２導電型ベース領域を形成する工程
と、前記トレンチに埋め込まれるように第１導電型半導
体からなるピラー状のドリフト領域を形成する工程と、
前記第１導電型半導体エピタキシャル層表面領域の前記
１対の第１導電型ソース領域及び前記第１の第２導電型
ベース領域上にゲート酸化膜を介してゲート電極を形成
する工程とを備え、前記第２の第２導電型ベース領域の
前記第１の第２導電型ベース領域に重ならない領域は、
前記第１導電型半導体エピタキシャル層の厚さ方向であ
る縦方向に不純物濃度が均一に分布されていることを特
徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型半導体基板上に形成された第
１導電型半導体エピタキシャル層の表面領域に１対の第
１導電型ソース領域を形成する工程と、前記第１導電型
半導体エピタキシャル層の表面領域に、前記１対の第１
導電型ソース領域を囲むように第１の第２導電型ベース
領域を形成する工程と、前記１対の第１導電型ソース領
域間の表面から裏面を突き抜けて前記半導体基板の一部
に達するトレンチを形成する工程と、前記トレンチ内部
に第２導電型半導体をエピタキシャル成長させて、前記
トレンチ側壁周辺にストライプ状に前記第１の第２導電
型ベース領域に接続する第２の第２導電型ベース領域を
形成する工程と、前記トレンチに埋め込まれるように第
１導電型半導体からなるピラー状のドリフト領域を形成
する工程と、前記第１導電型半導体エピタキシャル層表
面領域の前記１対の第１導電型ソース領域及び前記第１
の第２導電型ベース領域上にゲート酸化膜を介してゲー
ト電極を形成する工程とを備え、前記第２の第２導電型
ベース領域は、前記第１導電型半導体エピタキシャル層
の厚さ方向である縦方向に不純物濃度が均一に分布され
ていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05983999A JP4135838B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05983999A JP4135838B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260982A true JP2000260982A (ja) | 2000-09-22 |
| JP4135838B2 JP4135838B2 (ja) | 2008-08-20 |
Family
ID=13124800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05983999A Expired - Fee Related JP4135838B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4135838B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410958B1 (en) | 2000-11-27 | 2002-06-25 | Kabushiki Kaisha Toshiba | Power MOSFET having laterally three-layered structure formed among element isolation regions |
| JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| JP2002368216A (ja) * | 2001-06-11 | 2002-12-20 | Toshiba Corp | 半導体素子及びその製造方法 |
| US6770539B2 (en) | 2002-04-30 | 2004-08-03 | Nec Electronics Corporation | Vertical type MOSFET and manufacturing method thereof |
| US6878989B2 (en) | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| US7224022B2 (en) | 2001-09-19 | 2007-05-29 | Kabushiki Kaisha Toshiba | Vertical type semiconductor device and method of manufacturing the same |
| JP2007515071A (ja) * | 2003-12-19 | 2007-06-07 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | 広いメサを備えた超接合ディバイスの製造方法 |
| JP2019009454A (ja) * | 2015-12-23 | 2019-01-17 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体デバイスを形成する方法 |
-
1999
- 1999-03-08 JP JP05983999A patent/JP4135838B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410958B1 (en) | 2000-11-27 | 2002-06-25 | Kabushiki Kaisha Toshiba | Power MOSFET having laterally three-layered structure formed among element isolation regions |
| KR100418972B1 (ko) * | 2000-11-27 | 2004-02-14 | 가부시끼가이샤 도시바 | 반도체장치 |
| JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| US6878989B2 (en) | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| US7226841B2 (en) | 2001-05-25 | 2007-06-05 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| JP4728508B2 (ja) * | 2001-06-11 | 2011-07-20 | 株式会社東芝 | 縦型電力用半導体素子の製造方法 |
| JP2002368216A (ja) * | 2001-06-11 | 2002-12-20 | Toshiba Corp | 半導体素子及びその製造方法 |
| US7224022B2 (en) | 2001-09-19 | 2007-05-29 | Kabushiki Kaisha Toshiba | Vertical type semiconductor device and method of manufacturing the same |
| US6770539B2 (en) | 2002-04-30 | 2004-08-03 | Nec Electronics Corporation | Vertical type MOSFET and manufacturing method thereof |
| JP2007515071A (ja) * | 2003-12-19 | 2007-06-07 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | 広いメサを備えた超接合ディバイスの製造方法 |
| JP2019009454A (ja) * | 2015-12-23 | 2019-01-17 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体デバイスを形成する方法 |
| US11139369B2 (en) | 2015-12-23 | 2021-10-05 | Infineon Technologies Ag | Method of forming a semiconductor device |
| US11888024B2 (en) | 2015-12-23 | 2024-01-30 | Infineon Technologies Ag | Method of forming a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4135838B2 (ja) | 2008-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6368921B1 (en) | Manufacture of trench-gate semiconductor devices | |
| JP4860858B2 (ja) | 低いオン抵抗を有する高電圧パワーｍｏｓｆｅｔ | |
| US8421151B2 (en) | Semiconductor device and process for production thereof | |
| KR100225409B1 (ko) | 트렌치 디-모오스 및 그의 제조 방법 | |
| KR100731141B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR100850689B1 (ko) | 파워 ｍｏｓｆｅｔ 및 이러한 파워 ｍｏｓｆｅｔ을 제조하는 방법 | |
| JP2005505921A (ja) | フローティングアイランド電圧維持層を有する半導体パワーデバイス | |
| JP2003533889A (ja) | トレンチゲート半導体装置 | |
| JP2000332246A (ja) | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス | |
| KR20020086726A (ko) | 감소된 임계 전압을 가진 트렌치 ｄｍｏｓ를 형성하는 방법 | |
| JPH0969528A (ja) | 半導体装置およびその製造方法 | |
| US6087224A (en) | Manufacture of trench-gate semiconductor devices | |
| JP2002368216A (ja) | 半導体素子及びその製造方法 | |
| KR100880872B1 (ko) | 감소된 도통-저항을 갖는 이중 확산 전계 효과 트랜지스터를 형성하는 방법 및 그러한 이중 확산 전계 효과 트랜지스터 | |
| JP4135838B2 (ja) | 半導体装置及びその製造方法 | |
| KR101386132B1 (ko) | 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법 | |
| JP3708998B2 (ja) | 電界効果により制御可能の半導体デバイスの製造方法 | |
| KR101026484B1 (ko) | 수직형 트랜지스터 및 그의 제조방법 | |
| US5786251A (en) | Method for producing a channel region layer in a voltage controlled semiconductor device | |
| CN216450645U (zh) | 半导体结构 | |
| JP2010141339A (ja) | 半導体装置を製造するための方法 | |
| CN113764511A (zh) | 具有动态载流子通道的低损耗超结igbt器件及其制造方法 | |
| US6228698B1 (en) | Manufacture of field-effect semiconductor devices | |
| CN117497602B (zh) | 一种分离栅沟槽型mosfet及其制备方法、芯片 | |
| JP2024068391A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040607 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080530 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080602 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |