JP4728508B2 - 縦型電力用半導体素子の製造方法 - Google Patents

縦型電力用半導体素子の製造方法 Download PDF

Info

Publication number
JP4728508B2
JP4728508B2 JP2001175041A JP2001175041A JP4728508B2 JP 4728508 B2 JP4728508 B2 JP 4728508B2 JP 2001175041 A JP2001175041 A JP 2001175041A JP 2001175041 A JP2001175041 A JP 2001175041A JP 4728508 B2 JP4728508 B2 JP 4728508B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
conductivity type
trench
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001175041A
Other languages
English (en)
Other versions
JP2002368216A (ja
Inventor
渉 齋藤
一郎 大村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001175041A priority Critical patent/JP4728508B2/ja
Priority to EP02012374A priority patent/EP1267415A3/en
Priority to US10/163,651 priority patent/US6693338B2/en
Priority to KR10-2002-0032304A priority patent/KR100491989B1/ko
Priority to CNB021482292A priority patent/CN1329999C/zh
Priority to CNA200510099510XA priority patent/CN1767211A/zh
Publication of JP2002368216A publication Critical patent/JP2002368216A/ja
Priority to US10/714,916 priority patent/US6919610B2/en
Application granted granted Critical
Publication of JP4728508B2 publication Critical patent/JP4728508B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、縦型電力用半導体素子及びその製造方法に関し、より詳細には半導体層中に導電型が異なる領域が埋設された構造を有する縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの縦型電力用半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子のうちで、半導体層中に導電型あるいはキャリア濃度が周囲と異なる領域を埋設した構造を有するものがある。以下、その一例として、縦型パワーＭＯＳＦＥＴを例に挙げて説明する。
【０００３】
図１８は、特開２０００−１８３３４８号公報に開示された縦型パワーＭＯＳＦＥＴの構造を模式的に表す断面図である。同図に表したＭＯＳＦＥＴの構造を説明すると以下の如くである。
【０００４】
まず、ｎ−型ドリフト層１０１の一方の表面にｎ＋型ドレイン層１０２が形成され、このｎ＋型ドレイン層１０２上にはドレイン電極１０３が形成されている。また、このｎ−型ドリフト層１０１の他方の表面には、複数のｐ型ベース層１０６が選択的に形成され、このｐ型ベース層１０６のそれぞれ表面側にはｎ＋型ソース層１０７が選択的に形成されている。
【０００５】
また、ｐ型ベース層１０６及びｎ＋型ソース層１０７からｎ−型ドリフト層１０１を介して他方のｐ型ベース層１０６及びｎ＋型ソース層１０７に至る領域上には、ゲート絶縁膜１０９を介してゲート電極１１０が形成されている。さらに、このゲート電極１１０を挟むように、一方のｐ型ベース層１０６及びｎ＋型ソース層１０７上には、各々ソース電極１０８が形成されている。
【０００６】
そして、ｐ型ベース層１０６とドレイン電極１０３との間のｎ−型ドリフト層１０１中には、ｐ型ベース層１０６に接続されたピラー状のｐ型リサーフ層１０４が形成されている。すなわち、図１８に表したＭＯＳＦＥＴは、ピラー状のｐ型リサーフ層１０４とｎ−層１０１とが交互に横方向に繰り返し配置された「縦型リサーフ（RESURF：REduced SURface Field）構造」を有する。
【０００７】
一般に、縦型パワーＭＯＳＦＥＴにおける損失を抑制するためには、オン時の抵抗すなわち「オン抵抗」を下げることが必要とされる。縦形パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。
【０００８】
このトレードオフには、素子材料により決まる限界が有り、この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である。図１８に表した構造は、この問題を解決すべく提案されたものである。
【０００９】
すなわち、図１８において、リサーフ層１０４の間隔（セル幅）を狭くすることによりｎ−層１０１の不純物濃度を上げることが可能となり、オン抵抗を下げることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１８に例示したような構造の場合、ｐ型リサーフ層１０４を形成することが容易ではないという問題があった。すなわち、図１８に表した構造の場合、ｎ−層１０１の中に、細く深くしかも微細なピッチで多数のｐ型リサーフ層１０４を形成することが必要とされる。
【００１１】
これを実現するひとつの手段として、イオン注入と結晶成長とを繰り返す方法がある。すなわち、図１８において、まず、ｎ−層１０１のうちの層１０１Ａの部分のみを成長し、その表面からｐ型ドーパントをイオン注入することにより、リサーフ層の一部１０４Ａを形成する。しかる後に、層１０１Ｂの部分を成長し、イオン注入よりリサーフ層の一部１０４Ｂを形成する。以下同様の工程を繰り返すことにより、細く深いリサーフ層１０４を形成することができる。
【００１２】
しかし、この製造方法を用いた場合、完成したｐ型リサーフ層１０４は、結晶成長毎に埋め込まれたｐ層を拡散させて、縦方向に接続させて形成される。このため、リサーフ層１０４とその周囲のｎ−層１０１には、複数の結晶成長界面が存在することとなり、結晶性の乱れや予期しない不純物の取り込みによって、耐圧の劣化などの電気的特性の変調が生ずる虞がある。
【００１３】
また、この方法の場合、オン抵抗を決めるｐ型リサーフ層１０４と前記ｎ−層１０１との間隔（セル幅）は、上下の埋め込みｐ層をつなぐ間隔により決定される。このため、セル幅を狭くする場合は、大きく拡散できないので厚い結晶成長ができない。つまり、結晶成長の回数が多くなってしまう。すなわち、細く深いピラー状のリサーフを形成するためには、膨大な回数の結晶成長とイオン注入とを繰り返す必要があり、工程が極めて煩雑になるとともに、成長界面の数も増える点で問題がある。
【００１４】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、回数の少ない結晶成長により得られ且つ低オン抵抗を有する大電力用半導体素子を提供するとともに、細く深い複数のピラー部を有する縦型電力用半導体素子を確実且つ容易に製造することができる製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の縦型電力用半導体素子の製造方法は、第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、前記トレンチの内壁側面に不純物を導入することにより前記リサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、前記トレンチ内に第２のドリフト層となる第１導電型の第３の半導体層を結晶成長させる工程と、を備え、前記第３の半導体層を結晶成長させる工程において、前記第３の半導体層が前記トレンチ内を埋め尽くす前に結晶成長を停止し、水素を含有した雰囲気での加熱処理により前記第３の半導体層を構成する原子を移動させて前記トレンチ内の残余の部分を埋めることを特徴とする。
【００１６】
上記構成によれば、一回の埋め込み結晶成長により半導体素子を形成することが可能である。
【００２０】
このようにすると、結晶成長した結晶界面を埋め込むことなく、且つ、同一材料のみ用いて界面の欠陥を抑制した構造を形成することが可能である。
【００２１】
または、本発明の縦型電力用半導体素子の製造方法は、第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、前記トレンチの内壁側面に不純物を導入することにより第１のリサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、前記トレンチ内に第２のドリフト層となる第１導電型の第３の半導体層を結晶成長させる工程と、を備え、前記第３の半導体層を結晶成長させる工程において、前記第３の半導体層が前記トレンチ内を埋め尽くす前に結晶成長を停止し、しかる後に、前記トレンチ内において露出した前記第３の半導体層の表面に不純物を導入することにより第２のリサーフ層となる第２導電型の半導体層を形成する工程と、前記トレンチ内に第３のドリフト層となる第１導電型の半導体層を結晶成長させる工程と、をさらに備えたことを特徴とする。
【００２２】
このようにすると、縦型リサーフのセル幅は、トレンチの間隔だけでなく、結晶成長の厚さにより制御できることが可能となり、従来よりも飛躍的に微細なピッチでリサーフ層を形成することができる。
【００２３】
または、本発明の縦型電力用半導体素子の製造方法は、第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、前記トレンチの内壁側面に不純物を導入することにより前記リサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、前記トレンチ内に露出した前記第２の半導体層の表面に不純物を導入することにより第２のドリフト層となる第１導電型の第３の半導体層を形成する工程と、水素を含有した雰囲気での加熱処理により前記第３の半導体層を構成する原子を移動させて前記トレンチ内の残余の部分を埋めることを特徴とする。
【００２４】
上記構成によれば、水素雰囲気での高温処理のみでトレンチを埋め込むため、結晶成長を行わずに半導体素子を製造することが可能となる。
【００２５】
または、本発明の縦型電力用半導体素子の製造方法は、第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、前記トレンチの内壁側面に不純物を導入することにより前記リサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、前記トレンチ内に第２のドリフト層となる第１導電型の第３の半導体層を結晶成長させる工程と、前記第１の半導体層に電気的に接続された第１の主電極、前記第１の半導体層と第２の半導体層と第３の半導体層の表面に選択的に形成されたベース層である第２導電型の第４の半導体層、前記第４の半導体層の表面に選択的に形成されたソース層である第１導電型の第５の半導体層、前記第４の半導体層と前記第５の半導体層の表面に接合するように形成された第２の主電極、前記第４の半導体層と前記第５の半導体層と前記第１の半導体層と前記第３の半導体層上にゲート絶縁膜を介して形成された制御電極をそれぞれ形成する工程と、を備えたことを特徴とする。
【００２６】
またここで、前記第１の半導体層に電気的に接続された第１の主電極、前記第１の半導体層と第２の半導体層と第３の半導体層の表面に選択的に形成されたベース層である第２導電型の第４の半導体層、前記第４の半導体層の表面に選択的に形成されたソース層である第１導電型の第５の半導体層、前記第４の半導体層と前記第５の半導体層の表面に接合するように形成された第２の主電極、前記第４の半導体層と前記第５の半導体層と前記第１の半導体層と前記第３の半導体層上にゲート絶縁膜を介して形成された制御電極をそれぞれ形成する工程をさらに備えることにより、いわゆるパワーＭＯＳＦＥＴを製造することができる。
【００２７】
一方、本発明の縦型電力用半導体素子は、第１導電型の第１のドリフト層と、前記第１のドリフト層の主面に対して垂直方向に埋設された第２の導電型の一対の第１のリサーフ層と、前記一対の第１のリサーフ層に挟まれた部分に埋め込まれた第１導電型の第２のドリフト層と、前記第１のドリフト層の主面に対して垂直方向に前記第２のドリフト層の中に埋設された第２導電型の一対の第２のリサーフ層と、前記一対の第２のリサーフ層に挟まれた部分に埋め込まれた第１導電型の第３のドリフト層と、を備え、前記第１のドリフト層の不純物濃度と前記第２のドリフト層の不純物濃度が異なることを特徴とする。
【００２９】
上記構成によれば、各層の不純物濃度を変化することが可能となり、設計の自由度を増すことができる。
【００３０】
また、本発明の縦型電力用半導体素子は、第１導電型の第１のドリフト層と、前記第１のドリフト層の主面に対して垂直方向に埋設された第２の導電型の一対の第１のリサーフ層と、前記一対の第１のリサーフ層に挟まれた部分に埋め込まれた第１導電型の第２のドリフト層と、前記第１のドリフト層の主面に対して垂直方向に前記第２のドリフト層の中に埋設された第２導電型の一対の第２のリサーフ層と、前記一対の第２のリサーフ層に挟まれた部分に埋め込まれた第１導電型の第３のドリフト層と、を備え、前記第１のドリフト層の幅と前記第２のドリフト層の幅が異なることを特徴とする。
【００３１】
上記構成によれば、各層の幅を変化することが可能となり、設計の自由度を増すことができる。
【００３９】
また、素子終端部に設けられ前記リサーフ層と同時に形成された複数の第２導電型の埋め込みガードリング層と、前記第２のドリフト層と同時に形成され前記埋め込みガードリング層と隣接して設けられた第１導電型の埋め込み層と、前記埋め込みガードリング層と前記埋め込み層の表面に形成された絶縁膜と、前記絶縁膜の上に形成された金属または導電性の半導体膜と、を備えたものとすることができる。
【００４０】
上記構成によれば、表面に形成した絶縁膜を介した金属膜もしくは導電性半導体膜により形成されるフィールドプレートにより終端構造を形成し、耐圧を保持することが可能である。
【００４１】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。なお、以下の説明においては、一例として、第１導電型をｎ型、第２導電型をｐ型とした。また、各図面において、同様の要素には同一の符号を付した。
【００４２】
（第１の実施形態）
まず、本発明の第１の実施の形態について説明する。
【００４３】
図１は、本発明の第１の実施の形態にかかるパワーＭＯＳＦＥＴの構成を模式的に表す断面図である。
【００４４】
このＭＯＳＦＥＴは、第１の半導体層としてｎ−型ドリフト層１の一方の主面上に高濃度半導体層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２の対向面上には、第１の主電極としてのドレイン電極３が形成されている。
【００４５】
このｎ−型ドリフト層１は、一例として、２×１０１５ｃｍ−３の不純物濃度で、約５０μｍの厚さに形成され、ｎ＋型ドレイン層２は、一例として、約６×１０１８ｃｍ−３の不純物濃度で、約２００μｍの厚さに形成されている。なお、ｎ＋型ドレイン層２は、必要に応じて形成すれば良い。
【００４６】
また、ｎ−型ドリフト層１中には、第２の半導体層としての複数のｐ型リサーフ層４が、互いに間隔をおいて選択的に、且つストライプ形状に拡散形成され、ｐ型リサーフ層４の間には第３の半導体層として第２のｎ−型ドリフト層５が形成されている。ｐ型リサーフ層４と第２のドリフト層５は、どちらも２×１０１５ｃｍ−３の不純物濃度で、４μｍの幅で形成されている。
【００４７】
図２は、図１のＡ−Ａ線で切断した平面図である。すなわち、同図は、第１のドリフト層１とリサーフ層４と第２のドリフト層５の配置関係を模式的に例示した平面図である。図２（ａ）の具体例の場合、リサーフ層４の平面形状は略環状であり、ドリフト層１の主面に対して略垂直方向に埋設されている。そして、略環状のリサーフ層４の内側に第２のドリフト層５が設けられている。但し、リサーフ層４の形状は図２に例示した具体例には限定されず、楕円、扁平円、多角形あるいは不定形などの外周形状を有する略環状の平面形状を同様に採用することができる。
【００４８】
また、図２（ｂ）の具体例の場合、リサーフ層４は、第２のドリフト層５を挟んだ平行平板状に形成されている。但しこの場合も、リサーフ層の形状は、平板状には限定されず、扁平円形などでもよい。
【００４９】
さて、図１に戻って説明を続けると、ｎ−ドリフト層１とｐ型リサーフ層４、第２のｎ−ドリフト層５の上には、第４の半導体層としてｐ型ベース層６が形成され、ｐ型ベース層６の上には第５の半導体層としてのｎ＋型ソース層７が、各々選択的に、且つストライプ形状に拡散形成されている。このｐ型ベース層６は、一例として、約３×１０１７ｃｍ−３の不純物濃度で、約２．０μｍの深さに形成され、前記ｎ＋型ソース層７は、一例として、約１×１０２０ｃｍ−３の不純物濃度で、約０．２μｍの深さに形成されている。
【００５０】
また、ｐ型ベース層６及びｎ＋型ソース層７からｎ−型ドリフト層１か第２のドリフト層５を介して他方のｐ型ベース層６およびｎ＋型ソース層７に至る領域の上には、膜厚約０．１μｍのゲート絶縁膜、例えばＳｉ（シリコン）酸化膜９を介して第１の制御電極としてゲート電極１０がストライプ形状に形成されている。そして、このゲート電極１０を挟むように、一方のｐ型ベース層６及びｎ＋型ソース層７上と、他方のｐ型ベース層６及びｎ＋型ソース層７上には、第２の主電極としてソース電極８がストライプ形状に形成されている。
【００５１】
図３は、本実施形態の縦型パワーＭＯＳＦＥＴの要部製造工程を表す工程断面図である。
【００５２】
すなわち、まず同図（ａ）に表したように、ｎ−ドリフト層１の表面にドライエッチングによりトレンチＴＧを形成する。
【００５３】
次に、図３（ｂ）に表したように、トレンチＴＧの内壁にｐ型不純物を導入する。その導入方法としては、例えば、斜め方向からボロン（Ｂ）などをイオン注入する方法を挙げることができる。但し、本発明はイオン注入に限定されるものではなく、例えば気相拡散法や固相拡散法などの方法を用いてもよい。このように不純物を導入することにより、ｐ型リサーフ層４となるべき部分の原型を形成することができる。
【００５４】
従って、トレンチＴＧの開口形状は、リサーフ層４の形状に応じて適宜決定される。例えば、図２（ａ）に例示した構造を作成する場合には、略環状のリサーフ層４の内周形状（すなわち第２のドリフト層５の外周形状）に準じた円形の開口形状を有するトレンチＴＧを形成すればよい。また、図２（ｂ）に例示した構造を作成する場合には、各対のリサーフ層４の間隔部分（すなわち第２のドリフト層５の外周形状）に準じた四角形の開口形状を有するトレンチＴＧを形成すればよい。
【００５５】
また、不純物の注入方法も、リサーフ層４の形状に応じて適宜決定することができる。
【００５６】
例えば、図２（ａ）に例示した構造を作成する場合には、円形のトレンチＴＧの内部側壁にむらなく不純物を導入する必要がある。このため、斜め方向からのイオン注入を用いる場合には、ウェーハを回転するなどしてトレンチＴＧの全ての内壁面にイオンが照射されるようにする必要がある。気相拡散法や固相拡散法を用いる場合には、そのまま拡散すればよい。
【００５７】
一方、図２（ｂ）に例示した構造を作成する場合には、四角形のトレンチＴＧの一対の側壁のみに不純物を導入する必要がある。このため、斜め方向からのイオン注入を用いる場合には、ウェーハを回転させず、トレンチＴＧ内の対向する側壁にそれぞれ斜め方向からイオンを照射すれば良い。気相拡散法や固相拡散法を用いる場合には、不純物を導入しないトレンチＴＧの内部側壁や底部をマスキングしておくか、あるいは導入後にエッチング除去することが望ましい。
【００５８】
また、図２（ｂ）ではｐ型リサーフ層４とｎ−ドリフト層５を組み合わせたものが格子状に配置している例を示したが、ｐ型リサーフ層４とｎ−ドリフト層５を素子部全体にわってストライプ状に配置しても実施可能である。
【００５９】
さて、このようにして不純物を導入したら、次に、図３（ｃ）に表したように、活性化アニールを施し、導入したｐ型不純物を活性化させてｐ型のリサーフ層４を形成する。
【００６０】
次に、図３（ｄ）に表したように、トレンチＴＧを埋め込むように結晶成長を行う。例えば、シラン（ＳｉＨ４）ガスを用いた化学気相成長法によりトレンチ内に第２のｎ−ドリフト層５を形成することができる。
【００６１】
次に、図３（ｅ）に表したように、ウェーハの表面を平坦化する。例えば、ＣＭＰ（Chemical Mechanical Polishing）により表面を削って平坦化を行うことができる。
【００６２】
次に、図３（ｆ）に表したように、ウェーハ表面にＭＯＳ構造を形成する。具体的には、まず、ｎ−ドリフト層１、ｐ型リサーフ層４及び第２のｎ−ドリフト層５の表面を熱酸化してゲート絶縁膜９を形成する。次に、ゲート絶縁膜９の表面にポリシリコンを堆積して、リソグラフィーによりパターンを形成してゲート電極１０とする。次に、ボロンのイオン注入を行い、ここでゲート電極１０がマスクの役目をするため選択的にベース層６が形成される。次に、選択的に絶縁膜９を取り除いて、砒素のイオン注入を行ってｎ＋ソース層７を形成し、アルミニウム（Ａｌ）を堆積して選択的に除去することによりソース電極８を形成する。
【００６３】
以上説明した工程により、図１に表した縦型ＭＯＳＦＥＴが完成する。
【００６４】
本発明によれば、図３（ａ）乃至（ｄ）に表したように、隣接するリサーフ層の間隔に相当する幅のトレンチＴＧを形成し、その内壁にリサーフ層を形成した後に埋め込み成長を行う。従って、図１８に関して前述したような結晶成長とイオン注入とを複数回繰り返す煩雑さを解消することができる。同時に、リサーフ層４やドリフト層１及び５が、成長界面により分断されることもなく、耐圧の劣化などの電気的特性の変調が生ずる心配も解消される。
【００６５】
またここで、仮にそれぞれのリサーフ層に対応する細くて深いトレンチを形成したとすると、埋め込み成長は容易でない。これに対して、本発明によれば、隣接するリサーフ層の間隔に相当する幅広いトレンチＴＧを形成するので、埋め込み成長を確実且つ容易に行うことができる。逆に、埋め込み成長ができる限りにおいてトレンチＴＧの幅を狭くできるので、個々のリサーフ層に対応するトレンチを形成する場合よりも、リサーフ層４の配列ピッチを狭く形成することも可能となる。
【００６６】
つまり、トレンチを形成した後、ｐ型半導体を埋め込み結晶成長する方法と比較して、本発明を用いることにより、ｎ層とｐ層の繰り返し周期を半分とすることができる。その結果として、ｎ−ドリフト層１と第２のｎ−ドリフト層５の不純物濃度を従来の２倍に上げることが可能となり、パワーＭＯＳＦＥＴのオン抵抗を半分にできる。
【００６７】
さらにまた、本実施形態によれば、リサーフ層４を取り囲むドリフト層のうちでドリフト層１とドリフト層５の不純物濃度などを別々に設定することができる。つまり、デバイス設計の自由度が増す点で有利である。
【００６８】
なお、以上説明した本実施形態の製造方法は、パワーＭＯＳＦＥＴに限らず、半導体中に導電型の異なる領域を埋設する必要がある全ての縦型電力用半導体素子に適用して同様の作用効果を得ることができる。
【００６９】
（第２の実施形態）
次に、本発明の第２の実施の形態として、埋め込み成長部に終端部を有する半導体素子について説明する。
【００７０】
図４は、本実施形態にかかるパワーＭＯＳＦＥＴの構成を模式的に表す断面図である。同図については、図１乃至図３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００７１】
本実施形態のＭＯＳＦＥＴは、ドリフト層５の中央に酸化物からなる終端部１１を有する。このような終端部を設けることにより、埋め込み成長界面を安定な状態に終端させ、リーク電流の発生や耐圧の劣化などを抑制することができる。以下、この点に関して製造方法を参照しつつ説明する。
【００７２】
図５は、本実施形態に係わるパワーＭＯＳＦＥＴにおける縦型リサーフ構造形成に関する製造工程の断面図である。図３に関して前述した工程と同様の部分には同一の符号を付して詳細な説明は省略する。
【００７３】
本実施形態においても、図５（ｄ）に表したように、第２のドリフト層５を結晶成長により形成する。この結晶成長工程においては、トレンチＴＧの両側内壁面から結晶が成長し、最終的には第２のドリフト層５の中央部においてぶつかり合うこととなる。つまり、ドリフト層５の中央部には成長界面が形成されるため、結晶欠陥が多く存在し、リーク電流の発生や耐圧の劣化などの原因となる虞もある。
【００７４】
本実施形態においては、この欠陥を減らすために、図５（ｄ）に表したように、結晶成長によりトレンチを完全に埋め込んでしまう前に結晶成長を停止する。そして、図５（ｅ）に表したように、熱酸化を行って、トレンチ内の残余の部分を酸化膜１１で完全に埋め込む。酸化膜１１は、熱酸化法により形成してもよく、あるいはＣＶＤ（Chemical Vapor Deposition）などの方法により堆積してもよい。このように酸化膜１１により界面を終端することで安定な界面を形成し、リーク電流を抑制できる。
【００７５】
酸化膜１１でトレンチを埋め込んだ後、図５（ｆ）に表したように平坦化を行った後に、表面にＭＯＳ構造を形成することによりパワーＭＯＳＦＥＴが形成される。
【００７６】
なお、本実施形態において、酸化膜１１の代わりに窒化膜あるいはその他の化合物を用いても同様の終端効果を得ることが可能である。
【００７７】
（第３の実施形態）
次に、本発明の第３の実施の形態として、埋め込み成長界面を水素により終端した半導体素子について説明する。
【００７８】
図６は、本実施形態に係るパワーＭＯＳＦＥＴにおける縦型リサーフ構造形成に関する製造工程を表す工程断面図である。同図については、図１乃至図５に表したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００７９】
本実施形態においても、前述した第２実施形態と同様に、第２のドリフト層５をトレンチＴＧ内に結晶成長し、トレンチＴＧを完全に埋め込む前に結晶成長を止める（図６（ｄ））。
【００８０】
次に、水素雰囲気中で高温熱処理を行と、表面付近のシリコン原子が拡散し、トレンチＴＧの残余の部分が埋まって平坦化され、成長界面の結晶欠陥を減少させることができる。ここで、水素雰囲気での高温処理を用いてトレンチＴＧの残余の部分を埋め込んだ場合、図６（ｅ）に例示したように空洞Ｖが形成されることがある。しかし、空洞Ｖの内壁表面のシリコン原子は水素原子で終端されるため、ダングリング・ボンドなどの欠陥を減少することができる。
【００８１】
この工程の後、６（ｆ）に表したようにエッチングを行って余分な結晶成長層を取り除いた後に、表面にＭＯＳ構造を形成することによりパワーＭＯＳＦＥＴが完成する。
【００８２】
トレンチを形成した後、斜めインプラにより前記ｐ型リサーフ層４を形成するのではなく、ｐ型半導体を結晶成長してトレンチＴＧを埋め込むことによりｐ型リサーフ層４を形成する場合においても、完全にトレンチを埋め込む前に結晶成長を止めて、水素雰囲気における高温処理によってトレンチの平坦化を行うことは可能であり、この場合も界面の欠陥を減らすのに有効である。
【００８３】
（第４の実施形態）
次に、本発明の第４の実施の形態として、「入れ子状」にリサーフ層を形成した半導体素子について説明する。
【００８４】
図７及び図８は、本実施形態に係る縦型リサーフ構造形成に関する要部製造工程を表す工程断面図である。同図についても、図１乃至図６に関して前述したものと同様の要素には同一Bの符号を付して詳細な説明は省略する。
【００８５】
本実施形態においても、まずｎ−ドリフト層１にトレンチＴＧを形成する（図７（ａ））。次に、斜め方向からのボロンのイオン注入などの方法によりｐリサーフ層４を形成し（図７（ｂ）、（ｃ））、結晶成長により第２のｎ−ドリフト層５を形成する（図７（ｄ））。但し、この埋め込み成長工程においては、トレンチＴＧを完全に埋め込まず、図示したように途中で停止する。この成長厚は、最終的に形成すべきリサーフ層のピッチに応じて適宜決定することができる。
【００８６】
次に、図８（ａ）及び（ｂ）に表したように、再びボロンを斜め方向からイオン注入することによりｐリサーフ層４を形成する。さらに、図８（ｃ）に表したように、埋め込み結晶成長により第２のｎ−ドリフト層５を形成する。
【００８７】
しかる後に、ウェーハ表面を平坦化することにより、第１のリサーフ層４Ａの間に第２のリサーフ層４Ｂが設けられた縦型リサーフ構造を形成することができる。
【００８８】
以上説明したように、本実施形態によれば、一対の第１のリサーフ層の間に、一対の第２のリサーフ層を「入れ子状」に形成することができる。そして、本実施形態の方法を用いることで、リサーフのセル幅を結晶成長の厚さにより制御することができる。
【００８９】
（第５の実施形態）
次に、本発明の第５の実施の形態として、高温熱処理による原子の移動を利用してトレンチを埋め込んだ半導体素子について説明する。
【００９０】
図９及び図１０は、本実施形態に係る縦型リサーフ構造形成に関する要部製造工程を表す工程断面図である。同図についても、図１乃至図８に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００９１】
本実施形態においても、まずｎ−ドリフト層１にトレンチＴＧを形成する（図９（ａ））。次に、斜め方向からのボロンのイオン注入などの方法によりｐリサーフ層４を形成する（図９（ｂ）、（ｃ））
次に、トレンチTGの内壁及びウェーハ表面にｎ型不純物を導入する。ここでも、斜め方向からのイオン注入や、気相拡散あるいは固相拡散などの方法を用いることができる。また、ｎ型不純物としては、例えば、リン（Ｐ）や砒素（Ａｓ）を用いることができる。
【００９２】
次に、図１０（ａ）に表したように、活性化熱処理によりｎ型不純物を活性化させてｎ型領域５’を形成する。
【００９３】
さらに、水素雰囲気中で高温熱処理を行うと、ウェーハ表面及びトレンチＴＧの内壁において原子の移動が生じ、ｎ型領域５’の原子がトレンチＴＧを埋め込んで平坦化され縦型リサーフ構造が形成される。この時に、ｎ−ドリフト層５の内部に空洞Ｖが形成される場合もあるが、第３実施形態に関して前述したように、空洞Ｖの内壁面の原子は水素により終端されているので、電気的な特性の劣化は抑制される。
【００９４】
以上説明したように、本実施形態によれば、トレンチＴＧの埋め込みに結晶成長を行う必要がなくなる。
【００９５】
（第６の実施形態）
次に、本発明の第６の実施の形態として、ドリフト層１とドリフト層５の不純物濃度及びサイズをそれぞれ最適化したパワーＭＯＳＦＥＴの一例について説明する。
【００９６】
図１に表した縦型リサーフ構造を有するパワーＭＯＳＦＥＴにおいて、ｐリサーフ層４、ｎ−ドリフト層１及び第２のｎ−ドリフト層５のそれぞれの不純物濃度をＮＡ、ＮＤ１、ＮＤ２とし、それぞれの幅をＷＡ、ＷＤ１、ＷＤ２とした場合、これらが以下の関係を満足する時に、ＭＯＳＦＥＴの耐圧が最大となる。
ＮＡＷＡ＝ＮＤ１ＷＤ１＋ＮＤ２ＷＤ２ （１）
すなわち、ｎ−ドリフト層１と第２のｎ−ドリフト層５の不純物濃度を同一にする必要はない。例えば、ｐリサーフ層４の不純物濃度を２×１０１５ｃｍ−３で、幅を４μｍとし、ｎ−ドリフト層１の不純物濃度を５×１０１４ｃｍ−３で、幅を２μｍとした場合には、第２のｎ−ドリフト層５の不純物濃度は、３．５×１０１５ｃｍ−３で、幅は２μｍとすることが望ましい。
【００９７】
一方、上記（１）式から分かるように、ｎ−ドリフト層１と第２のドリフト層５の幅も同一である必要はない。例えば、ｐリサーフ層４の不純物濃度を１×１０１５ｃｍ−３で、幅を４μｍとし、ｎ−ドリフト層１の不純物濃度を５×１０１４ｃｍ−３で、幅を１μｍとした場合には、第２のｎ−ドリフト層５の不純物濃度は５×１０１４ｃｍ−３で、幅は７μｍとすることが望ましい。
なお、本願明細書において、リサーフ層やドリフト層の「幅」とは、例えば、図１における横方向の幅をいう。すなわち、図１を例に挙げると、リサーフ層４の幅とは、図１におけるリサーフ層４の左右方向に見た幅のことである。これらの幅を縮小することにより、ドリフト層とリサーフ層の不純物濃度を上げることが可能となり、オン抵抗を下げることが可能となる。
【００９８】
（第７の実施形態）
次に、本発明の第７の実施の形態として、素子の外周の終端部に特徴を有する半導体素子について説明する。
【００９９】
図１１は、本実施形態に係るパワーＭＯＳＦＥＴの外周終端部の要部平面構造を模式的に表す平面図である。
【０１００】
また、図１２は、そのＢ−Ｂ線断面図である。
【０１０１】
これらの図についても、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０２】
図１１に表したように、素子本体部ＤＡにおいては、第１乃至第６実施形態に関して前述したような構造を有するセルが形成されている。図１１の具体例は、図２（ａ）に例示したものと同様なセル構造が形成された場合を表す。
【０１０３】
一方、素子終端部ＤＥにおいては、第６の半導体層として２対のｐ型埋め込みガードリング層１２が形成され、各対のガードリング層１２の間にはｎ型埋め込み層１３が形成されている。そして、各対のｐ型埋め込みガードリング層１２を接続するように選択的にガードリングｐ層１４が形成されている。なお、図１１においては、ガードリングｐ層１４やベース層６などの表面付近の要素は図示を省略した。
【０１０４】
埋め込みガードリング層１２は、リサーフ層４の形成時に、同様の工程によって同時に形成することが可能である。また、埋め込み層１３も、第２のｎ−ドリフト層５の形成時に同様の工程により同時に形成することができる。
【０１０５】
本実施形態によれば、ｐ型埋め込みガードリング層１２とガードリングｐ層１４とを接続することで、ガードリングの実効的な深さが深くなると共に、複数のｐ型埋め込みガードリング層１２を接続することで幅の広いガードリングを実現でき、高い耐圧を保持する終端構造を実現できる。
【０１０６】
また、ｎ−ドリフト層１の不純物濃度が、ｎ型埋め込み層１３の不純物濃度よりも低い場合は、高電圧印可時にｐ型埋め込みガードリング層１２とガードリングｐ層１４に加わる電界が小さくなり、より高い耐圧を保持できる構造を実現できる。
【０１０７】
（第８の実施形態）
次に、本発明の第８の実施の形態として、素子の外周の終端部に特徴を有する半導体素子について説明する。
【０１０８】
図１３は、本実施形態に係るパワーＭＯＳＦＥＴの外周終端部の要部平面構造を模式的に表す平面図である。
【０１０９】
また、図１４は、そのＣ−Ｃ線断面図である。
【０１１０】
これらの図についても、図１乃至図１２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１１１】
本実施形態においても、素子終端部において、第６の半導体層として２対のｐ型埋め込みガードリング層１５が形成され、各対のガードリング層１５の間にはｎ型埋め込み層１３が形成されている。そして、各対のｐ型埋め込みガードリング層１５を接続するように選択的にガードリングｐ層１４が形成されている。なお、図１４においても、ガードリングｐ層１４やベース層６などの表面付近の要素は図示を省略した。
【０１１２】
但し、本実施形態においては、各対のガードリング層１５は、底部において連結されている。
【０１１３】
本実施形態においても、埋め込みガードリング層１５は、リサーフ層４の形成時に、同様の工程によって同時に形成することが可能である。また、埋め込み層１３も、第２のｎ−ドリフト層５の形成時に同様の工程により同時に形成することができる。
そして、本実施形態においても、第７実施形態に関して前述したのと同様に、ｐ型埋め込みガードリング層１５とガードリングｐ層１４を接続することにより、ガードリングの実効的な深さが深くなる。
【０１１４】
さらに、本実施形態においては、各対のｐ型埋め込みガードリング層１５を底部で連結させて略Ｕ字型の断面構造とすることにより、幅の広いガードリングが提供できる。その結果として、より高い耐圧を保持できる終端構造を提供できる。
【０１１５】
本実施形態においては、このように、ｐ型埋め込みガードリング層１５が底部において連結されたＵ字型構造を有するが、この構造は、イオン注入の入射角度を変化させることにより形成できる。例えば、図１３に例示した素子平面パターンにおいて、パワーＭＯＳＦＥＴ構造が形成されている素子本体部ＤＡでは、千鳥状にｐリサーフ層４が形成され、終端部ＤＥでは、ストライプ状に前記ｐ型埋め込みガードリング層１５が形成されている。
これに対応して、素子部では千鳥状にトレンチを形成し、終端部ではストライプ状にトレンチを形成し、イオン注入の角度を一定として、ウェーハを回転させると、終端部ＤＥではトレンチの底部もイオンが注入されてｐ層が形成されるが、素子部ではトレンチの底部にはイオンが注入されないためにｐ層は形成されず、図１４に表した構造を形成することができる。
【０１１６】
（第９の実施形態）
次に、本発明の第９の実施の形態として、素子の外周の終端部に特徴を有する半導体素子について説明する。
【０１１７】
図１５は、本実施形態に係るパワーＭＯＳＦＥＴの外周終端部の要部断面構造を模式的に表す概念図である。同図についても、図１乃至図１４に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１１８】
また、図１５に対応する平面構造は、図１１及び図１３と概略同様であるので省略する。
【０１１９】
本実施形態においても、第８実施形態に関して前述したものと同様に、素子終端部において、２対のｐ型埋め込みガードリング層１５が形成され、これらの底部は連結されて略Ｕ字状の断面構造を有する。
【０１２０】
また、これら２対のガードリング層１５の間には、ｎ層１３が形成されている。
【０１２１】
但し、本実施形態においては、２対のｐ型埋め込みガードリング層１５を接続するようにｐ型埋め込みガードリング層１５とｎ−ドリフト層１の表面に選択的にガードリングｐ層１６が形成されている。
【０１２２】
ｐ型埋め込みガードリング層１５とガードリングｐ層１６とを接続することでガードリングの実効的な深さが深くなると共に、２対のｐ型埋め込みガードリング層１５を接続することにより、さらに幅の広いガードリングが提供でき、さらに高い耐圧を保持する終端構造を提供できる。
【０１２３】
（第１０の実施形態）
次に、本発明の第１０の実施の形態として、素子の外周の終端部に特徴を有する半導体素子について説明する。
【０１２４】
図１６は、本実施形態に係るパワーＭＯＳＦＥＴの外周終端部の要部断面構造を模式的に表す概念図である。同図についても、図１乃至図１５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２５】
また、図１６に対応する平面構造も、図１１及び図１３と概略同様であるので省略する。
【０１２６】
本実施形態においても、第７実施形態に関して前述したものと同様に、素子終端部において、２対のｐ型埋め込みガードリング層１２が形成され、各対のガードリング層１２の間には、ｎ層１３が形成されている。
【０１２７】
但し、本実施形態においては、２対のｐ型埋め込みガードリング層１２とｐベース層６を接続するようにｐ型埋め込みガードリング層１２とｎ−ドリフト層１の表面に選択的にリサーフｐ層１７が形成されている。
【０１２８】
具体的には、リサーフ層１７の幅を１００μｍ、不純物濃度を８×１０１１ｃｍ−２としても、耐圧が６００Ｖの素子において実施可能である。
【０１２９】
（第１１の実施形態）
次に、本発明の第１１の実施の形態として、素子の外周の終端部に特徴を有する半導体素子について説明する。
【０１３０】
図１７は、本実施形態に係るパワーＭＯＳＦＥＴの外周終端部の要部断面構造を模式的に表す概念図である。同図についても、図１乃至図１６に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１３１】
また、図１７に対応する平面構造も、図１１及び図１３と概略同様であるので省略する。
【０１３２】
本実施形態においても、第７実施形態に関して前述したものと同様に、素子終端部において、２対のｐ型埋め込みガードリング層１２が形成され、各対のガードリング層１２の間には、ｎ層１３が形成されている。
【０１３３】
但し、本実施形態においては、素子の外周側においてｐ型埋め込みガードリング層１２の表面に絶縁膜１８が形成され、さらにこの上に金属膜１９が形成されている。そして、金属膜１９が「フィールドプレート」の役目を果たすことにより高い耐圧を保持することができる。
【０１３４】
図１７に表した具体例においては、絶縁膜１８の厚さが２段階に変化しているが、厚さを１段階あるいは３段階以上としても実施可能である。また、金属膜１９は、導電性膜なら実施可能であり、金属でもドーピングされたポリシリコン等でもよい。さらにまた、金属膜１９は、単一のリング状の膜であってもよく、あるいは同心円状となるように設けられた２以上の金属膜を用いても実施可能である。そして、金属膜１９の下にあるリサーフ層１２の本数についても、何本でも実施可能である。
【０１３５】
以上、具体例を参照しつつ、本発明の第１乃至第１１の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１３６】
例えば、第１乃至第１１の実施形態において、縦型リサーフ構造のｐ層は、ストライプ状に限らず、メッシュ状や千鳥状に形成してもよい。
【０１３７】
また、第７乃至第１１の実施形態において、終端部のｐ型埋め込み層１２、１５は、ストライプ状に限らず、メッシュ状や千鳥状に形成してもよく、また、終端部のｐ型埋め込み層１２、１５の数は、２対に限定されず、１対もしくはこれ以上の数を有するように形成してもよい。
【０１３８】
また、第１乃至第１１の実施形態において、ｐ型ベース層及びｎ＋型ソース層は、ストライプ状でなく、ドット状などのパターンで形成してもよい。
【０１３９】
また、第１乃至第５の実施形態において、平坦化を行う工程を含めた製造方法を例示したが、イオン注入や結晶成長のマスクを基板上面に形成することにより、平坦化の無い工程でも実施可能である。
【０１４０】
また、半導体材料としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）等の化合物半導体を用いることもできる。
【０１４１】
また、第１乃至第１１の実施形態に関して、プレナー型のパワーＭＯＳＦＥＴを例示したが、本発明はトレンチ構造のパワーＭＯＳＦＥＴにも同様に適用可能である。
【０１４２】
またさらに、縦型リサーフ構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、縦型リサーフ構造あるいは半導体中に複数のピラー状部分を有する半導体素子であれば同様に適用が可能であり、例えば、ＳＢＤ（Schottky Barrier Diode）などについても適用可能である。
【０１４３】
【発明の効果】
以上詳述したように、本発明によれば、結晶成長の回数を大幅に減らしつつ、耐圧が高くオン抵抗が低いパワーＭＯＳＦＥＴを実現することができる。
【０１４４】
さらにまた、本発明は、パワーＭＯＳＦＥＴに限定されず、ドリフト層中に複数のリサーフ層が埋設された構造を有する縦型電力用半導体素子を確実且つ容易に実現することができる点で産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るトレンチを形成し、斜め方向からイオン注入と結晶成長により形成された縦型のリサーフ構造を有する縦形パワーＭＯＳＦＥＴの素子構造の断面図である。
【図２】図１のＡ−Ａ線で切断した平面図であり、ドリフト層１とリサーフ層４とドリフト層５の配置関係を模式的に例示した平面図である。
【図３】本発明の第１の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴをトレンチ形成と、斜め方向からイオン注入、結晶成長により形成する工程断面図である。
【図４】本発明の第２の実施形態に係る結晶成長界面を酸化膜で安定化させた縦型リサーフ構造を有するパワーＭＯＳＦＥＴの素子構造断面図である。
【図５】本発明の第２の実施形態に係る縦型リサーフ構造をトレンチ形成と、斜め方向のイオン注入、結晶成長により形成し、熱酸化により結晶成長界面を安定化した縦型リサーフ構造を形成する工程断面図である。
【図６】本発明の第３の実施形態に係る縦型リサーフ構造をトレンチ形成と、斜め方向のイオン注入、結晶成長により形成し、水素雰囲気での高温処理により結晶成長界面を安定化した縦型リサーフ構造を形成する工程断面図である。
【図７】本発明の第４の実施形態に係る縦型リサーフ構造をトレンチ形成と、斜め方向のイオン注入、結晶成長の繰り返しにより縦型リサーフ構造を形成する工程断面図である。
【図８】本発明の第４の実施形態に係る縦型リサーフ構造をトレンチ形成と、斜め方向のイオン注入、結晶成長の繰り返しにより縦型リサーフ構造を形成する工程断面図である。
【図９】本発明の第５の実施形態に係る縦型リサーフ構造をトレンチ形成と、斜め方向のイオン注入、水素雰囲気での高温処理により縦型リサーフ構造を形成する工程断面図である。
【図１０】本発明の第５の実施形態に係る縦型リサーフ構造をトレンチ形成と、斜め方向のイオン注入、水素雰囲気での高温処理により縦型リサーフ構造を形成する工程断面図である。
【図１１】本発明の第７の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端部まで含めた素子平面パターン図である。
【図１２】本発明の第７の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端構造まで含めた素子構造断面図である。
【図１３】本発明の第８の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端部まで含めた素子平面パターン図である。
【図１４】本発明の第８の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端構造まで含めた素子構造断面図である。
【図１５】本発明の第９の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端構造まで含めた素子構造断面図である。
【図１６】本発明の第１０の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端構造まで含めた素子構造断面図である。
【図１７】本発明の第１１の実施形態に係る縦型リサーフ構造を有するパワーＭＯＳＦＥＴの終端構造まで含めた素子構造断面図である。
【図１８】従来の複数回の結晶成長を用いて形成した縦型リサーフ構造を有するパワーＭＯＳＦＥＴの素子構造断面図である。
【符号の説明】
１、１０１ ｎ−型ドリフト層（第１の半導体層）
２、１０２ ｎ＋型ドレイン層（高濃度半導体層）
３、１０３ ドレイン電極Ｄ（第１の主電極）
４、１０４ ｐ型リサーフ層（第２の半導体層）
５ 第２のｎ−型ドリフト層（第３の半導体層）
６、１０６ ｐ型ベース層（第４の半導体層）
７、１０７ ｎ＋ソース層（第５の半導体層）
８、１０８ ソース電極（第２の主電極）
９、１０９ Ｓｉ酸化膜（ゲート絶縁膜）
１０、１１０ ゲート電極（第１の制御電極）
１１ 酸化膜
１２ ｐ型埋め込みガードリング層（第６の半導体層）
１３ ｎ型埋め込み層（第７の半導体層）
１４ ガードリングｐ層（第８の半導体層）
１５ 埋め込みガードリングｐ層
１６ ガードリングｐ層
１７ リサーフｐ層
１８ 絶縁層
１９ フィールドプレート金属膜

Claims (8)

  1. 第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、
    第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、
    前記トレンチの内壁側面に不純物を導入することにより前記リサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、
    前記トレンチ内に第２のドリフト層となる第１導電型の第３の半導体層を結晶成長させる工程と、
    を備え、
    前記第３の半導体層を結晶成長させる工程において、前記第３の半導体層が前記トレンチ内を埋め尽くす前に結晶成長を停止し、水素を含有した雰囲気での加熱処理により前記第３の半導体層を構成する原子を移動させて前記トレンチ内の残余の部分を埋めることを特徴とする縦型電力用半導体素子の製造方法。
  2. 第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、
    第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、
    前記トレンチの内壁側面に不純物を導入することにより第１のリサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、
    前記トレンチ内に第２のドリフト層となる第１導電型の第３の半導体層を結晶成長させる工程と、
    を備え、
    前記第３の半導体層を結晶成長させる工程において、前記第３の半導体層が前記トレンチ内を埋め尽くす前に結晶成長を停止し、
    しかる後に、
    前記トレンチ内において露出した前記第３の半導体層の表面に不純物を導入することにより第２のリサーフ層となる第２導電型の半導体層を形成する工程と、
    前記トレンチ内に第３のドリフト層となる第１導電型の半導体層を結晶成長させる工程と、
    をさらに備えたことを特徴とする縦型電力用半導体素子の製造方法。
  3. 第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、
    第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、
    前記トレンチの内壁側面に不純物を導入することにより前記リサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、
    前記トレンチ内に露出した前記第２の半導体層の表面に不純物を導入することにより第２のドリフト層となる第１導電型の第３の半導体層を形成する工程と、
    水素を含有した雰囲気での加熱処理により前記第３の半導体層を構成する原子を移動させて前記トレンチ内の残余の部分を埋めることを特徴とする縦型電力用半導体素子の製造方法。
  4. 第１導電型のドリフト層中にその主面に対して垂直方向に伸長する第２導電型の複数のリサーフ層が埋設されてなる縦型電力用半導体素子の製造方法であって、
    第１のドリフト層となる第１導電型の第１の半導体層の表面にトレンチを形成する工程と、
    前記トレンチの内壁側面に不純物を導入することにより前記リサーフ層となる第２導電型の半導体領域としての第２の半導体層を形成する工程と、
    前記トレンチ内に第２のドリフト層となる第１導電型の第３の半導体層を結晶成長させる工程と、
    前記第１の半導体層に電気的に接続された第１の主電極、前記第１の半導体層と第２の半導体層と第３の半導体層の表面に選択的に形成されたベース層である第２導電型の第４の半導体層、前記第４の半導体層の表面に選択的に形成されたソース層である第１導電型の第５の半導体層、前記第４の半導体層と前記第５の半導体層の表面に接合するように形成された第２の主電極、前記第４の半導体層と前記第５の半導体層と前記第１の半導体層と前記第３の半導体層上にゲート絶縁膜を介して形成された制御電極をそれぞれ形成する工程と、
    を備えたことを特徴とする縦型電力用半導体素子の製造方法。
  5. 前記第１の半導体層に電気的に接続された第１の主電極、前記第１の半導体層と第２の半導体層と第３の半導体層の表面に選択的に形成されたベース層である第２導電型の第４の半導体層、前記第４の半導体層の表面に選択的に形成されたソース層である第１導電型の第５の半導体層、前記第４の半導体層と前記第５の半導体層の表面に接合するように形成された第２の主電極、前記第４の半導体層と前記第５の半導体層と前記第１の半導体層と前記第３の半導体層上にゲート絶縁膜を介して形成された制御電極をそれぞれ形成する工程をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の縦型電力用半導体素子の製造方法。
  6. 前記第２の半導体層を形成する工程は、前記トレンチの深さ方向に対して斜め方向に前記不純物をイオン注入する工程を含むことを特徴とする請求項１〜３のいずれか１つに記載の縦型電力用半導体素子の製造方法。
  7. 前記第１の半導体層の不純物濃度と前記第３の半導体層の不純物濃度が異なることを特徴とする請求項１〜６のいずれか１つに記載の縦型電力用半導体素子の製造方法。
  8. 前記第１の半導体層の幅と前記第３の半導体層の幅が異なることを特徴とする請求項１〜７のいずれか１つに記載の縦型電力用半導体素子の製造方法。
JP2001175041A 2001-06-11 2001-06-11 縦型電力用半導体素子の製造方法 Expired - Fee Related JP4728508B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2001175041A JP4728508B2 (ja) 2001-06-11 2001-06-11 縦型電力用半導体素子の製造方法
EP02012374A EP1267415A3 (en) 2001-06-11 2002-06-06 Power semiconductor device having resurf layer
US10/163,651 US6693338B2 (en) 2001-06-11 2002-06-07 Power semiconductor device having RESURF layer
KR10-2002-0032304A KR100491989B1 (ko) 2001-06-11 2002-06-10 리서프층을 갖춘 전력용 반도체장치 및 그 제조방법
CNB021482292A CN1329999C (zh) 2001-06-11 2002-06-11 具有resurf层的功率用半导体器件
CNA200510099510XA CN1767211A (zh) 2001-06-11 2002-06-11 具有resurf层的功率用半导体器件
US10/714,916 US6919610B2 (en) 2001-06-11 2003-11-18 Power semiconductor device having RESURF layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001175041A JP4728508B2 (ja) 2001-06-11 2001-06-11 縦型電力用半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2002368216A JP2002368216A (ja) 2002-12-20
JP4728508B2 true JP4728508B2 (ja) 2011-07-20

Family

ID=19016245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001175041A Expired - Fee Related JP4728508B2 (ja) 2001-06-11 2001-06-11 縦型電力用半導体素子の製造方法

Country Status (2)

Country Link
JP (1) JP4728508B2 (ja)
CN (1) CN1767211A (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311673A (ja) * 2003-04-07 2004-11-04 Denso Corp 半導体装置の製造方法
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
KR100875159B1 (ko) 2007-05-25 2008-12-22 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US8466510B2 (en) * 2009-10-30 2013-06-18 Alpha And Omega Semiconductor Incorporated Staggered column superjunction
CN102403216B (zh) * 2010-09-09 2013-06-12 上海华虹Nec电子有限公司 使用湿法刻蚀制备超级结器件的方法
CN102468132B (zh) * 2010-11-15 2014-07-09 上海华虹宏力半导体制造有限公司 一种半导体器件的制作方法及器件结构
CN102522338B (zh) * 2011-12-27 2014-04-16 杭州士兰集成电路有限公司 高压超结mosfet结构及p型漂移区形成方法
CN104040692B (zh) * 2012-03-19 2016-11-09 富士电机株式会社 半导体装置的制造方法
US9117694B2 (en) 2013-05-01 2015-08-25 Infineon Technologies Austria Ag Super junction structure semiconductor device based on a compensation structure including compensation layers and a fill structure
US9024383B2 (en) 2013-05-01 2015-05-05 Infineon Technologies Austria Ag Semiconductor device with a super junction structure with one, two or more pairs of compensation layers
JP6221436B2 (ja) * 2013-07-10 2017-11-01 富士電機株式会社 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置
JP6231422B2 (ja) * 2014-04-09 2017-11-15 トヨタ自動車株式会社 半導体装置
JP6300638B2 (ja) * 2014-05-26 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US20150364550A1 (en) * 2014-06-16 2015-12-17 Infineon Technologies Ag Optimized layer for semiconductor
CN105895690A (zh) * 2015-02-16 2016-08-24 肖胜安 一种超级结器件结构及其制造方法
CN105895689A (zh) * 2015-02-16 2016-08-24 肖胜安 一种超级结器件结构及其制造方法
WO2017212773A1 (ja) * 2016-06-10 2017-12-14 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN107359125A (zh) * 2017-07-03 2017-11-17 苏州达晶微电子有限公司 一种优化体二极管反向恢复特性的方法及装置
CN107316899B (zh) * 2017-07-14 2020-08-28 南京溧水高新创业投资管理有限公司 半超结器件及其制造方法
CN108493241B (zh) * 2018-05-31 2020-09-29 电子科技大学 一种具有内置jfet结构的igbt器件
JP7417497B2 (ja) * 2020-09-11 2024-01-18 株式会社東芝 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223896A (ja) * 1997-02-10 1998-08-21 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2000260982A (ja) * 1999-03-08 2000-09-22 Toshiba Corp 半導体装置及びその製造方法
JP2001135819A (ja) * 1999-08-23 2001-05-18 Fuji Electric Co Ltd 超接合半導体素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223896A (ja) * 1997-02-10 1998-08-21 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2000260982A (ja) * 1999-03-08 2000-09-22 Toshiba Corp 半導体装置及びその製造方法
JP2001135819A (ja) * 1999-08-23 2001-05-18 Fuji Electric Co Ltd 超接合半導体素子

Also Published As

Publication number Publication date
CN1767211A (zh) 2006-05-03
JP2002368216A (ja) 2002-12-20

Similar Documents

Publication Publication Date Title
JP4728508B2 (ja) 縦型電力用半導体素子の製造方法
US6693338B2 (en) Power semiconductor device having RESURF layer
JP6919159B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP4088033B2 (ja) 半導体装置
TWI399815B (zh) 具有優化的可製造性的垂直功率裝置的高壓結構及方法
US8421151B2 (en) Semiconductor device and process for production thereof
US6770539B2 (en) Vertical type MOSFET and manufacturing method thereof
JP6855793B2 (ja) 半導体装置
JP4615217B2 (ja) フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法
CN111180522B (zh) 具有超结和嵌氧硅层的半导体器件
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
JP2005505921A (ja) フローティングアイランド電圧維持層を有する半導体パワーデバイス
JP2004342660A (ja) 半導体装置及びその製造方法
CN109755322B (zh) 碳化硅mosfet器件及其制备方法
JP2005322700A (ja) 半導体装置及びその製造方法
JP4990458B2 (ja) 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ
US20070029543A1 (en) Semiconductor device
WO2012137412A1 (ja) 半導体装置およびその製造方法
TW202407808A (zh) 功率半導體裝置及其製造方法
JP6005903B2 (ja) 半導体装置の製造方法
JP3551251B2 (ja) 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP2006140250A (ja) 半導体装置及びその製造方法
JP4622905B2 (ja) 絶縁ゲート型半導体装置の製造方法
CN216450645U (zh) 半导体结构
CN113410286A (zh) 半导体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090930

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110210

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110415

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees