CN102468132B - 一种半导体器件的制作方法及器件结构 - Google Patents

一种半导体器件的制作方法及器件结构 Download PDF

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Abstract

本发明公开了一种半导体器件的制作方法，在形成交替排列的P型和N型半导体薄层后，涂负性光刻胶，进行全面曝光并进行显影，得到将沟槽之上的负性光刻胶去除的图形；利用离子注入将P型杂质注入到所述沟槽的上部；将所述负性光刻胶去除，并将介质膜去除；将沟槽中的P型杂质进行再分布，使沟槽上部P型杂质的总量多于相应位置的N型杂质的总量，沟槽底部P型杂质总量等于或小于相应位置的N型杂质总量。本发明还公开了一种半导体器件结构。本发明能够提高器件BV的均匀性和器件的可靠性。

Description

一种半导体器件的制作方法及器件结构
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种具有交替排列的P型和N型硅外延柱层的超级结结构的半导体器件的制作方法。本发明还涉及所述半导体器件结构。
背景技术
超级结结构的器件通过利用N/P交替排列的结构来代替传统VDMOS(纵向双扩散金属氧化物半导体晶体管)中的N漂移区。它结合业内熟知的VDMOS工艺，就可以制作得到超级结结构的MOSFET(金属氧化物半导体场效应管)；它能在反向击穿电压与传统的VDMOS一致的情况下，通过使用低电阻率的外延层，使器件的导通电阻大幅降低。
现有N/P交替排列的结构的加工方法有多次外延和深沟槽填充两种方法。其中深沟槽填充的方法具有成本低，加工周期短的优点，成为超级结高压工艺的一个重要发展方向。作为深沟槽填充方法的一个重要工艺步骤一深沟槽加工工艺，为了保证超级结的完美形成，需要深沟槽达到足够的深度，达到或者接近外延的厚度，深沟槽也需要做到非常垂直，这样才能保证深沟槽内上下部填充硅的杂质浓度的一致性。在深沟槽内填充硅以后，再经过CMP(化学机械研磨-实现平坦化)最终可以得到N/P交替排列的超级结结构。深沟槽的刻蚀和硅填充在工艺上实现起来难度很大，特别是深沟槽中的P型杂质的浓度分布，变化会较大，这样就会带来器件反向击穿电压BV的较大的变化。在多次外延工艺中，有人提出利用垂直方向变化的杂质浓度分布来改善BV随P型杂质浓度变化的依存性，这在多次外延工艺中易于实现，但在深沟槽填充的工艺中，由于深沟槽的填充是一方面从硅片底部，同时也从沟槽侧壁淀积，因此控制P型杂质浓度在沟槽垂直方向的分布难以稳定的实现。
发明内容
本发明要解决的技术问题是提供一种超级结结构的半导体器件的制作方法，能够提高器件BV的均匀性和器件的可靠性；为此，本发明还要提供一种所述半导体器件结构。
为解决上述技术问题，本发明的半导体器件的制作方法包括如下步骤：
步骤一、在N+硅基板上依次形成N-外延层和介质膜，通过光刻刻蚀在所述N-外延层中形成沟槽；
步骤二、在所述沟槽中外延生长P型外延层，填充满所述沟槽；获得交替排列的P型和N型半导体薄层；
步骤三、涂负性光刻胶，进行全面曝光并进行显影，得到将沟槽之上的负性光刻胶去除的图形；其中，还包括：
步骤四、利用离子注入将P型杂质注入到所述沟槽的上部；
步骤五、将所述负性光刻胶去除，并将所述介质膜去除；
步骤六、将沟槽中的P型杂质进行再分布；使沟槽上部P型杂质的总量多于相应位置的N型杂质的总量，沟槽底部P型杂质总量等于或小于相应位置的N型杂质总量。
本发明所述的半导体器件结构包括，在N+硅基板上具有交替排列的P型和N型半导体薄层，且P型半导体薄层位于沟槽中，其中：在沟槽上部P型杂质总量多于相应位置的N型杂质总量，在沟槽底部P型杂质总量等于或小于相应位置的N型杂质总量。
本发明利用负性光刻胶的特性，实现自对准的高能量离子注入，得到在沟槽方向上P型薄层中不均匀的杂质浓度分布，以改善器件的BV对杂质浓度变化的灵敏度；通过得到P型杂质浓度的非均匀分布，改善器件的大电流处理能力(EAS)，提高器件BV的均匀性，并提高器件的可靠性。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1-7是本发明的方法一实施例控制流程示意图；
图8是采用本发明的方法制成的超级结NMOS器件单元结构示意图；
图9是P/N薄层中多数载流子杂质浓度分布示意图。
具体实施方式
实施例一，在本实施例中，所述半导体器件的制作方法如下：
步骤一、参见图1所示，在N+硅基板1上形成N-外延层2。N+硅基板1的电阻率一般在0.001-0.003欧姆.厘米；N-外延层2的厚度和电阻率是按照器件设计的要求来确定的，如对BVDS(源漏击穿电压)为600V的器件，其电阻率一般选取在2-10欧姆.厘米，厚度选取40-55微米。在所述N-外延层2上生长一层氧化硅膜31(该氧化硅膜可以做为沟槽刻蚀的掩膜，还可以做为化学机械研磨时的阻挡层)，在所述N-外延层2中通过光刻刻蚀得到沟槽的图形(这里沟槽可以穿过N-外延层2延伸到N+硅基板1的端面，也可以停留在N-外延层2中，按器件设计的要求而定)。
所述沟槽可以是垂直的，也可以是倾斜的。沟槽底部可以是平坦的，也可以是有弯曲弧度的。
所述氧化硅膜31可以通过热氧化得到，也可以通过化学汽相淀积(CVD)来实现。沟槽刻蚀可以是利用氧化硅膜31做为掩膜，也可以利用光刻胶做为掩膜进行刻蚀，刻蚀后的氧化硅膜31的厚度建议在1000埃以上。
步骤二、参见图2，在沟槽中外延生长P型硅外延柱层(P型薄层)41，填充所述沟槽。该P型硅外延柱层41为P型硅、P型硅加介质(如SiO2)或P型硅加不掺杂的硅，且填满沟槽。这里的P型硅中的杂质用于平衡相邻的N型薄层(N型硅外延柱层)中的N型杂质。为了得到理想的器件特性，P型薄层中的P型杂质总量要与N型薄层中的N型杂质总量差异控制在N型杂质总量的30％之内，当然随后步骤(参见步骤六)中注入的P型杂质也要考虑在内。为得到无缝的沟槽填充效果并减少工艺难度，P型硅外延柱层41中可以先填充掺杂的P型硅，之后填充介质膜，如BPSG(硼磷硅玻璃)，利用BPSG的流动性将沟槽完成填充好；也可以先填充一层P型硅后，再填充不掺杂的硅，利用不掺杂的硅中即使有空洞也不会有大的漏电的特性来得到好的器件特性。这里的P型硅可以是单晶硅、多晶硅或不定型硅。P型单晶硅的生长温度可以在650℃1200℃，P型多晶硅的生长温度可以在580℃到650℃，P型不定型硅的生长温度可以在510℃到579℃，本例中的沟槽中填充的都是P型硅，且杂质浓度在沟槽的方向上均匀分布，利用化学机械研磨或回刻将表面的硅除去。
步骤三、参见图3所示，在硅片表面(即氧化硅膜31和P型硅外延柱层41的表面)旋涂一层抗反射膜32；利用旋涂的方式，在沟槽中(即P型硅外延柱层41的表面)得到的抗反射膜32的厚度会大于在氧化硅膜31上的抗反射膜32的厚度。这里，抗反射膜32的厚度一般在300-2000埃。
步骤四、参见图4，进行回刻，将氧化硅膜31上的抗反射膜32除去，并使沟槽顶部位置表面上仍留有抗反射膜32。
步骤五、参见图5所示，涂负性光刻胶33，进行全面曝光并进行显影，得到将沟槽之上的负性光刻胶33去除的图形(结合图6所示)；这里负性光刻胶33可以是化学增幅型的光刻胶，厚度可以在10000-50000埃。由于抗反射膜32的存在，通过选择曝光时的条件，使氧化硅膜31上的负性光刻胶31不被除去，而抗反射膜32之上的负性光刻胶31都被去除掉，这样得到在氧化硅膜31上有负性光刻胶33，而沟槽顶部位置表面上有抗反射膜32的图形(参见图6)。
步骤六、参见图6所示，利用离子注入将P型杂质注入到沟槽上部，使得位于沟槽内的P型硅外延柱层41的上部内形成有掺杂的P型硅42；离子注入可以利用硼(B)，也可以利用二氟化硼(BF2)；注入的能量要保证离子注入不可以透过负性光刻胶33和氧化硅膜31到达沟槽以外的位置。所述的离子注入可以采用一次注入完成，也可以采用多次注入完成。当采用多次离子注入时，每次可以采用不同的注入能量。当采用不同的注入能量时，所形成的P型杂质在沿沟槽垂直方向的分布可以是连续的，也可以的间断的。一般离子注入的能量可以在100KEV-10MEV的范围，剂量可以在0.5E11/CM2～8E11/CM2的范围(要保证经过后面扩散后的，由离子注入引入的杂质浓度是N型薄层的杂质浓度的1/10的量级)。
步骤七、参见图7所示，将负性光刻胶33去除；并将氧化硅膜31和抗反射膜32去除，就得到了P型薄层和N型薄层交替排列的超级结结构。
步骤八、利用炉管进行推阱，将P型杂质进行再分布；这里推阱目的是将P型杂质分布推到需要的深度。
之后，利用成熟的VDMOS(vertical double-diffusionmetal-oxide-semiconductor纵向双扩散金属氧化物半导体)加工工艺得到对应的超级结NMOS器件单元结构，结合图8所示，包括：位于N-外延层2上端的栅氧化层5和多晶硅栅6，位于N-外延和P型薄层上部的P阱7，位于N-外延和P型薄层上部的N+源8，包覆所述多晶硅电极6的层间介质膜9，位于接触孔10中和层间介质膜9上方的源金属电极12，在接触孔中间并位于P型薄层上部的P+接触注入层11，将多晶栅6引出的多晶电极(未中图示)，位于N+硅基板1下端面的漏电极14(背面金属)。
而P型薄层中的P型杂质浓度，N型薄层中的N型杂质浓度沿沟槽方向的分布如图9所示。图8、9中A位置表示P阱7与N-外延层2区域中N型半导体之间结的位置，B表示P型硅外延柱层41区域中P型半导体与N型半导体之间结的位置。图9说明了交替的P/N薄层中P型区的P型杂质和N型区的N型杂质沿垂直于硅片表面方向上的浓度分布图：N型区的N型杂质沿垂直于硅片表面方向上的浓度是不变的，P型区的P型杂质沿垂直于硅片表面方向上的浓度是变化的，在接近交替排列的P/N薄层上表面的区域，P型杂质浓度高，且高于N型区的N型杂质浓度；在接近交替排列的P/N薄层下表面的区域，P型杂质浓度低，且低于N型区的N型杂质浓度。
采用本发明形成的超级结器件可以在P型沟槽的上部，通过离子注入和推阱，实现P型杂质在沟槽顶部比N型杂质多(Cp*B1＞Cn*A1)，沟槽底部N型杂质比P型杂质多(Cp*B3＜Cn*A3)，而在中间的某一部分或某一处，N型杂质总量等于P型杂质总量(Cp*B2＝Cn*A2)；这样，相对于P型薄层中杂质沿沟槽完全均匀分布的情况，本发明的器件的BV对杂质浓度偏移的敏感度就得到改善。
上式中A1，A2，A3分别是交替排列的P/N薄层中N型区中的上部，中部与下部(结合图8)，Cn是相应区域中N型杂质的浓度；B1，B2，B3分别是交替的P/N薄层中P型区中的上部，中部与下部(结合图8)，Cp是相应区域中P型杂质的浓度。
采用本发明形成的超级结器件，通过上述的杂质分布，使P型杂质在沿沟槽方向有一个不均匀的分布，从而在有些位置P型杂质有局域的变化，杂质浓度沿沟槽的局域分布就可以形成一个附加的纵向电场，从而是该处的电场较别的位置大，在器件工作于截止状态下，BV发生在P区中，提高器件的电流处理能力。
实施例二
本实施例与实施例一的不同地方是：不实施步骤三和步骤四，利用氧化硅膜31做为离子注入的阻档层，这样氧化硅膜31的厚度一般要在20000-50000埃之间，以保证P型注入时不能透过氧化硅膜31到达N-外延层2的表面。如果由于氧化硅膜31的厚度的限制，使离子注入的能量不能达到需要的高能量，可以在步骤八的推阱中利用更高的温度或更长的时间来加大P型杂质的扩散长度。
实施例三
本实施例与实施例一的不同地方是：步骤八的推阱不采用单独的步骤，而是利用后续工艺中的高温过程(P阱DRIVE IN，SD ANNEAL等)来实现P型杂质的再分布，以达到简化工艺的作用。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种半导体器件的制作方法，包括如下步骤：
步骤一、在N+硅基板上依次形成N-外延层和介质膜，通过光刻刻蚀在所述N-外延层中形成沟槽；
步骤二、在所述沟槽中外延生长P型外延层，填充满所述沟槽；获得交替排列的P型和N型半导体薄层；
步骤三、涂负性光刻胶，进行全面曝光并进行显影，得到将沟槽之上的负性光刻胶去除的图形；其特征在于，还包括：
步骤四、利用离子注入将P型杂质注入到所述沟槽的上部；
步骤五、将所述负性光刻胶去除，并将所述介质膜去除；
步骤六、将沟槽中的P型杂质进行再分布；使沟槽上部P型杂质的总量多于相应位置的N型杂质的总量，沟槽底部P型杂质总量等于或小于相应位置的N型杂质总量。
2.如权利要求1所述的制作方法，其特征在于，所述步骤二和步骤三之间还包括如下步骤：
在介质膜和P型外延层的表面旋涂一层抗反射膜，在P型外延层上方得到的抗反射膜的厚度大于在介质膜上方的抗反射膜的厚度；进行回刻，将介质膜上的抗反射膜去除，并使P型外延层上方仍留有部分抗反射膜。
3.如权利要求1所述的制作方法，其特征在于：步骤六所述的P型杂质再分布，采用炉管进行推阱的方法将P型杂质分布推到需要的深度。
4.如权利要求1所述的制作方法，其特征在于：步骤六所述的P型杂质再分布，利用后续工艺中的高温过程来实现。
5.如权利要求1所述的制作方法，其特征在于：步骤二中形成的P型外延层为P型硅、P型硅加介质或P型硅加不掺杂的硅。
6.如权利要求1所述的制作方法，其特征在于：步骤四中所述的离子注入采用一次注入完成，或者步骤四中所述的离子注入采用多次注入完成。
7.如权利要求6所述的制作方法，其特征在于：当采用多次离子注入时，每次离子注入采用不同的注入能量。
8.如权利要求7所述的制作方法，其特征在于：所述离子注入的能量为100KEV－10M EV。
9.如权利要求7所述的制作方法，其特征在于：当采用不同的注入能量时，所形成的P型杂质在沿沟槽垂直方向的分布是连续的或者间断的。
10.如权利要求1所述的制作方法，其特征在于：步骤二中所述P型外延层为单晶硅、多晶硅或无定型硅。
11.如权利要求1所述的制作方法，其特征在于：步骤一中形成的沟槽是垂直的或者倾斜的。
12.如权利要求1所述的制作方法，其特征在于：步骤一中形成的沟槽底部是平坦的或者是有弯曲弧度的。
13.如权利要求1所述的制作方法，其特征在于：步骤一中所述的沟槽穿透N-外延层或者停在N-外延层中。
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