CN102881723B - 一种半导体器件结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件结构，包括：一基片，其上生长有N型外延，N型外延具有至少一个P沟槽填充有P型硅；多个P阱，P阱排列在N型外延顶端；多个介质膜区域，位于P阱上方，介质膜区域上方具有表面金属，两个介质膜区域之间具有接触孔；其中，所述P沟槽至少分为2个区域，每个区域填充不同掺杂浓度的P型硅，利用非均匀分布的杂质分布方式实现P型薄膜，在P沟槽底部区域填充小于等于均匀掺杂浓度的P型硅，P沟槽顶部中间区域填充大于均匀掺杂浓度的P型硅。本发明还公开了所述器件结构的制作方法。本发明的半导体器件结构能在不影响器件的比导通电阻的情况下提高器件关断过程中的耐电流冲击能力。
Description
技术领域
本发明设计半导体集成电路制造领域，特别是涉及一种半导体器件结构。本发明还涉及一种半导体器件结构的制作方法。
背景技术
超级结结构的器件通过P/N交替配列的结构来代替传统VDMOS(垂直双扩散金属-氧化物半导体场效晶体管)中的N漂移区，结合业内熟知的VDMOS工艺，制作得到超级结结构的MOSFET(金属-氧化层-半导体-场效晶体管)，它能在反向击穿电压与传统的VDMOS一致的情况下，通过低电阻率的外延层，使器件的导通电阻大幅降低。P沟槽中P型杂质的载流子分布和N型杂质的载流子分布以及P型杂质的载流子和N型杂质的载流子的匹配会影响器件的特性，会影响器件反向击穿电压和电流处理能力。
一般器件设计中采用交替的P/N薄膜中达到最佳的电荷平衡(P型薄层中的P型载流子总量等于N型薄层中的N载流子总量)以得到器件的最大的反向击穿电压，N型外延是均匀掺杂，达到最佳电荷匹配对应的P型薄膜均匀掺杂浓度为P0，这样的器件的电流处理能力不够。
为了改善器件的电流处理能力，有一种做法是在多次外延的工艺中，使P型杂质浓度在垂直于硅片表面的方向上采用一种不均匀的分布，当P型薄膜宽度等于N型薄层宽度时，特点是P型杂质的浓度在上部区域大于N区域的杂质浓度，在下部区域P型杂质的浓度小于N区域的杂质浓度；为了得到更多的N型区域以得到更低的比导通电阻，P型薄膜的宽度小于N型薄膜的宽度，这时上部P型杂质的浓度就会更加高于N型杂质的浓度；P型杂质浓度比比邻的N型杂质浓度高，使得在P/N薄膜形成之后的热过程中，P型杂质就更多地扩散到N薄膜中，导致部分N型沟槽中的电子被中和掉而影响器件的通态电阻，这种影响在沟槽型MOSFET中变得更加严重。
如图1所示，当4-5位置的P型薄膜杂质浓度大于N型薄膜杂质浓度时，在P/N薄膜形成之后的热过程中，P型杂质就会扩散到N薄膜中，导致部分N型沟槽中的电子被中和掉，使经过5位置的PWELL(P阱)在接近于位置5.1的栅氧化膜的界面附近的N型沟道中流出的电子在分散区域b(PWELL与N漂移区和栅氧化膜交接的区域)的流动性变差，这种效应在分散区域b面积很小的情况，例如图中区域a的尺寸很小的情况下，以及P型沟槽宽度比N型沟槽小时，P0比N型外延的杂质浓度高的情况更加严重。
发明内容
本发明要解决的技术问题是提供一种半导体器件结构，不影响器件的比导通电阻的情况下提高器件关断过程中的耐电流冲击能力。本发明还提供了所述半导体器件结构的制作方法。
为解决上述技术问题，本发明的半导体器件结构，包括：
一基片，其上生长有N型外延，N型外延具有至少一个P沟槽填充有P型硅，形成P型薄膜；
多个P阱，P阱排列在N型外延顶端；
多个介质膜区域，位于P阱上方，介质膜区域上方具有表面金属，两个介质膜区域之间具有接触孔；
其中，所述P沟槽分为2个区域，区域1和区域2；
区域1，其下沿为P沟槽下沿，其上沿位于P沟槽上沿的两边边缘位置，是P沟槽上沿减去区域2上沿剩余的部分，区域1中填充的P型硅掺杂浓度为P1，P1≤P0；
区域2，其下沿位于区域1中，其上沿是P沟槽上沿减去区域1上沿剩余的部分，区域2中填充的P型硅掺杂浓度为P2，P2＞P0。
其中，所述P沟槽的区域1和区域2之间具有区域3；
区域1，其下沿为P沟槽下沿，其上沿位于P沟槽上沿的两边边缘位置，是P沟槽上沿减去区域2上沿和区域3上沿剩余的部分，区域1中填充的P型硅掺杂浓度为P1，P1≤P0；
区域3，位于区域1和区域2之间，其下沿位于区域1中，其上沿是P沟槽上沿减去区域1上沿和区域2上沿剩余的部分，区域3中填充的P型硅掺杂浓度为P3，P1≤P3≤P2；
区域2，其下沿位于区域3中，其上沿位于P沟槽上沿中间部位，是P沟槽上沿减去区域1上沿和区域3上沿剩余的部分，区域2中填充的P型硅掺杂浓度为P2，P2＞P0。
其中，所述P沟槽的区域3和区域2之间具有区域4；
区域1，其下沿为P沟槽下沿，其上沿位于P沟槽上沿的两边边缘位置，是P沟槽上沿减去区域2上沿、区域3上沿和区域4上沿剩余的部分，区域1中填充的P型硅掺杂浓度为P1，P1≤P0；
区域3，位于区域1和区域4之间，其下沿位于区域1中，其上沿是P沟槽上沿减去区域1上沿、区域2上沿和区域4上沿剩余的部分，区域3中填充的P型硅掺杂浓度为P3，P1≤P3≤P4≤P2；
区域4，位于区域3和区域2之间，其下沿位于区域3中，其上沿是P沟槽上沿减去区域1上沿、区域2上沿和区域3上沿剩余的部分，区域4中填充的P型硅掺杂浓度为P4，P1≤P3≤P4≤P2；
区域2，其下沿位于区域4中，其上沿位于P沟槽上沿中间部位，是P沟槽上沿减去区域1上沿、区域3和区域4上沿剩余的部分，区域2中填充的P型硅掺杂浓度为P2，P2＞P0。
所述区域1下沿与区域3下沿的距离范围是10微米至20微米。
所述区域1下沿与区域2下沿的距离范围是20微米至40微米。
所述介质膜厚度为5000埃至10000埃。
所述表面金属的厚度为10000埃至50000埃。
一种半导体器件结构的制作方法，包含以下步骤：
(1)在基片上生长N型外延；
(2)在P沟槽内填充掺杂浓度为P1的P型硅，P1≤P0，将P型硅填充至P沟槽上沿，不将P沟槽填满，预留P沟槽上部中间部分不填充P型硅；
(4)在P沟槽预留部分填充掺杂浓度为P2的P型硅，P2＞P0，将P区填满；
(5)将N外延的上表面的P型硅去除；
(6)在N型外延顶端形成P阱；
(7)在N型外延上方沉积层介质膜；
(8)在介质膜上形成接触孔；
(9)沉积表面金属和背面金属。
进一步改进所述方法，在步骤(3)和步骤(4)之间增加步骤，(A)在P沟槽预留部分填充掺杂浓度为PA的P型硅，P2≥PA≥P1，将P型硅填充至P沟槽上沿，不将P沟槽填满，预留P沟槽上部中间部分不填充P型硅。
进一步改进所述方法，在步骤(A)和步骤(4)之间增加步骤，(B)在P沟槽预留部分填充掺杂浓度为PB的P型硅，P2≥PA≥PB≥P1，将P型硅填充至P沟槽上沿，不将P沟槽填满，预留P区上部中间部分不填充P型硅。
进一步改进所述方法，步骤(3)中，填充的P型硅掺杂浓度P1与均匀掺杂浓度P0的浓度比为50％-100％。
进一步改进所述方法，步骤(A)中，填充的P型硅掺杂浓度PA与均匀掺杂浓度P0的浓度比为70％-130％。
进一步改进所述方法，步骤(4)中，填充的P型硅掺杂浓度P2与均匀掺杂浓度P0的浓度比为150％-500％。
本发明的级结半导体器件结构利用非均匀分布的杂质分布方式来实现P型薄膜，P薄膜的P型载流子分布沿纵向和横向具有至少两种的掺杂浓度，在P沟槽底部毗邻N基片区域中采用低浓度的P型掺杂，使得该区域的P型硅杂质浓度低于均匀掺杂时的浓度P0，从而使底部的P型载流子总量低于N型载流子总量，同时使与N型外延毗邻区域P型载流子浓度低于均匀掺杂时的浓度P0，减少了P型载流子往N型载流子中的扩散程度。
在P沟槽顶部填充高于均匀掺杂浓度P0的P型硅，使上部P型载流子总量大于N型载流子总量，由于P型薄膜在纵向和横向的非均匀掺杂，使得P型薄膜中的区域电场较大从而使器件的击穿发生在P型薄膜，在不影响器件的比导通电阻的情况下提高器件在关断过程中的耐电流冲击能力。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种均匀掺杂的半导体结构示意图。
图2是本发明的一实施例的结构示意图。
图3至图7是本发明制作方法一实施例的示意图。
图中标记说明
1是基片2是N外延
3是P沟槽4是P型硅
4.1、4.2、4.3、4.4、4.5离子注入经过扩散后的P型杂质区
4.6是区域14.7是区域3
4.8是区域25是N沟槽
5.1是栅氧化膜
6是N型硅7是P阱
8是N+区域9是介质膜
10是接触孔11是P+区域
12是表面金属13是背面金属。
具体实施方式
如图2所示，以反向击穿电压600V的器件为本发明一实施例，所用的N+基片的电阻率为0.001欧姆至0.003欧姆。P薄膜和N薄膜的宽度依次为4微米和8微米，N型硅是均匀掺杂，其掺杂浓度为3E15/CM3，为达到最佳电荷匹配，P型硅对应的均匀掺杂浓度为P0＝6E15/CM3，
本发明的超级结半导体器件结构，包括：
一N+基片(1)，其上生长有N型外延(2)，N型外延(2)具有多个P沟槽(3)，P沟槽填充有P型硅(4)，形成P型薄膜；
N型外延(2)顶端具有多个N沟槽(5)，N沟槽(5)内有氧化膜(5.1)，氧化膜(5.1)上填充有N型硅(6)，形成N型薄膜；
多个P阱(7)，P阱(7)与N沟槽(5)交替排列在N型外延(2)顶端，每一个P阱(7)具有两个N+区域(8)，两个N+区域(8)之间有P+区域(11)；
多个介质膜区域(9)，位于N沟槽(5)上方，介质膜区域(9)上方具有表面金属(12)，两个介质膜区域(9)之间具有接触孔(10)；
其中，所述P沟槽(3)分为三个区域，区域1(4.6)、区域3(4.7)和区域2(4.8)；
区域1(4.6)，其下沿为P沟槽(3)下沿，其上沿位于P沟槽(3)上沿的两边边缘位置，是P沟槽(3)上沿减去区域2(4.8)上沿和区域3区域3(4.7)上沿剩余的部分，区域1(4.6)中填充的P型硅掺杂浓度为P1，P1≤P0；
区域3(4.7)，位于区域1(4.6)和区域2(4.8)之间，其下沿位于区域1(4.6)中，其上沿是P沟槽(3)上沿减去区域1(4.6)上沿和区域2(4.8)上沿剩余的部分，区域3(4.7)中填充的P型硅掺杂浓度为P3，P1≤P3≤P2；
区域2(4.8)，其下沿位于区域3(4.7)中，其上沿位于P沟槽(3)上沿中间部位，是P沟槽(3)上沿减去区域1(4.6)上沿和区域3(4.7)上沿剩余的部分，区域2(4.8)中填充的P型硅掺杂浓度为P2，P2＞P0。
如图3至图7所示，本发明所述超级结半导体器件的制作方法的一实施例，包括：
(1)在基片(1)上生长45微米N型外延(2)，N型外延(2)的均匀掺杂浓度为N0＝3E15/CM3；
(2)如图3所示，利用光刻和刻蚀在N型外延(2)中形成P沟槽(3)，P沟槽3宽度为4微米，步进为12微米；
(3)如图4所示，在P沟槽(3)中填充掺杂浓度为P1＝5E15/CM3的P型硅，P1≤P0，填充至P沟槽(3)上沿，不将P沟槽(3)填满，形成区域1(4.6)，区域1下沿距离P沟槽(3)下沿的距离H1为10微米；
(4)如图5所示，在P沟槽中填充掺杂浓度为P3＝6.0E15/CM3的P型硅，P2≥P3≥P1，填充至P沟槽上沿，不将P沟槽填满，形成区域3(4.7)，区域2(4.8)下沿距离P沟槽(3)下沿的距离H2为30微米；
(5)如图6所示，在P沟槽(3)中填充掺杂浓度为P2＝2.0E16/CM3的P型硅，将P沟槽(3)填充满，形成区域2(4.8)；
(6)如图7所示，将N外延(2)的上表面的P型硅去除；
(7)在N外延(2)顶端形成N沟槽(5)，N沟槽(5)宽度小于2微米；
(8)在N沟槽(5)中形成栅氧化膜(5.1)，栅氧化膜(5.1)厚度为1000埃；
(9)在N沟槽(5)中填充N型硅，将表面的N型硅去除；
(10)在N型外延(2)顶端通过光刻和离子注入形成P阱(7)，P阱(7)浓度为1-3E17/CM3；
(11)在P阱(7)中通过光刻和离子注入形成N+区域(8)，N+区域(8)的掺杂浓度高于1-9E20/CM3；
(12)在N型外延(2)上方淀积层间介质膜(9)，介质膜(9)厚度5000-10000埃；
(13)通过光刻和刻蚀在介质膜上形成接触孔(10)；
(14)在P阱(7)中通过离子注入形成P+区域(11)，P+区域11的掺杂浓度高于1E18/CM3；
(15)淀积表面金属(12)并形成源极和栅极，金属的厚度为10000-50000埃；
(16)将硅片从背面减薄，沉积表面金属(12)和背面金属(13)。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (11)
1.一种半导体器件结构，包括：
一基片，其上生长有N型外延，N型外延具有至少一个P沟槽填充有P型硅，形成P型薄膜；
多个P阱，P阱排列在N型外延顶端，位于P沟槽的上方；
多个介质膜区域，位于N型外延上方，介质膜区域上方具有表面金属，两个介质膜区域之间具有接触孔；
其特征是：所述P沟槽分为区域1、区域2和区域3，区域3位于区域1和区域2之间；
区域1，其下沿为P沟槽下沿，其上沿位于P沟槽上沿的两边边缘位置，是P沟槽上沿减去区域2上沿和区域3上沿剩余的部分，区域1中填充的P型硅掺杂浓度为P1，P1＜P0；P0是达到最佳电荷匹配对应的均匀掺杂浓度；
区域3，位于区域1和区域2之间，其下沿位于区域1中，其上沿是P沟槽上沿减去区域1上沿和区域2上沿剩余的部分，区域3中填充的P型硅掺杂浓度为P3，P1＜P3＜P2；
区域2，其下沿位于区域3中，其上沿位于P沟槽上沿中间部位，是P沟槽上沿减去区域1上沿和区域3上沿剩余的部分，区域2中填充的P型硅掺杂浓度为P2，P2＞P0。
2.一种半导体器件结构，包括：
一基片，其上生长有N型外延，N型外延具有至少一个P沟槽填充有P型硅，形成P型薄膜；
多个P阱，P阱排列在N型外延顶端，位于P沟槽的上方；
多个介质膜区域，位于N型外延上方，介质膜区域上方具有表面金属，两个介质膜区域之间具有接触孔；
其特征是：所述P沟槽分为区域1、区域2、区域3和区域4，区域3位于区域1和区域2之间，区域4位于区域3和区域2之间；
区域1，其下沿为P沟槽下沿，其上沿位于P沟槽上沿的两边边缘位置，是P沟槽上沿减去区域2上沿、区域3上沿和区域4上沿剩余的部分，区域1中填充的P型硅掺杂浓度为P1，P1＜P0；P0是达到最佳电荷匹配对应的均匀掺杂浓度；
区域3，位于区域1和区域4之间，其下沿位于区域1中，其上沿是P沟槽上沿减去区域1上沿、区域2上沿和区域4上沿剩余的部分，区域3中填充的P型硅掺杂浓度为P3，P1＜P3＜P4＜P2；
区域4，位于区域3和区域2之间，其下沿位于区域3中，其上沿是P沟槽上沿减去区域1上沿、区域2上沿和区域3上沿剩余的部分，区域4中填充的P型硅掺杂浓度为P4，P1＜P3＜P4＜P2；
区域2，其下沿位于区域4中，其上沿位于P沟槽上沿中间部位，是P沟槽上沿减去区域1上沿、区域3和区域4上沿剩余的部分，区域2中填充的P型硅掺杂浓度为P2，P2＞P0。
3.如权利要求1或2所述的半导体器件结构，其特征是：区域1下沿与区域3下沿的距离范围是10微米至20微米。
4.如权利要求1或2所述的半导体器件结构，其特征是：区域1下沿与区域2下沿的距离范围是20微米至40微米。
5.如权利要求1或2所述的半导体器件结构，其特征是：介质膜厚度为5000埃至10000埃。
6.如权利要求1或2所述的半导体器件结构，其特征是：表面金属的厚度为10000埃至50000埃。
7.一种半导体器件结构的制作方法，包含以下步骤:
（1）在基片上生长N型外延；
（2）在N型外延中形成P沟槽；
（3）在N型外延中的P沟槽内填充掺杂浓度为P1的P型硅，P1＜P0，将P型硅填充至P沟槽上沿，不将P沟槽填满，预留P沟槽上部中间部分不填充P型硅；P0是达到最佳电荷匹配对应的均匀掺杂浓度；
（4）在P沟槽预留部分填充掺杂浓度为P2的P型硅，P2＞P0，将P区填满；
（5）将N外延的上表面的P型硅去除；
（6）在N型外延顶端P沟槽上方形成P阱；
（7）在N型外延上方沉积层介质膜；
（8）在介质膜上形成接触孔；
（9）沉积表面金属和背面金属；
其特征是：在步骤（3）和步骤（4）之间增加步骤，（A）在P沟槽预留部分填充掺杂浓度为PA的P型硅，P2＞PA＞P1，将P型硅填充至P沟槽上沿，不将P沟槽填满，预留P沟槽上部中间部分不填充P型硅。
8.如权利要求7所述的制作方法，其特征是：在步骤（A）和步骤（4）之间增加步骤，（B）在P沟槽预留部分填充掺杂浓度为PB的P型硅，P2＞PB＞PA＞P1，将P型硅填充至P沟槽上沿，不将P沟槽填满，预留P沟槽上部中间部分不填充P型硅。
9.如权利要求7或8所述的制作方法，其特征是：步骤（3）中，填充的P型硅掺杂浓度P1与均匀掺杂浓度P0的浓度比为大于等于50％小于100％。
10.如权利要求7或8所述的制作方法，其特征是：步骤（A）中，填充的P型硅掺杂浓度PA与均匀掺杂浓度P0的浓度比为大于等于70％小于等于130％。
11.如权利要求7或8所述的制作方法，其特征是：步骤（4）中，填充的P型硅掺杂浓度P2与均匀掺杂浓度P0的浓度比为大于等于150％小于等于500％。
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Legal Events
| Date | Code | Title | Description |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140108 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20140108 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |